CN116234308B - 存储单元、存储器及其控制方法、电子设备 - Google Patents

存储单元、存储器及其控制方法、电子设备 Download PDF

Info

Publication number
CN116234308B
CN116234308B CN202210847191.XA CN202210847191A CN116234308B CN 116234308 B CN116234308 B CN 116234308B CN 202210847191 A CN202210847191 A CN 202210847191A CN 116234308 B CN116234308 B CN 116234308B
Authority
CN
China
Prior art keywords
transistor
memory cell
word line
gate
electrically connected
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202210847191.XA
Other languages
English (en)
Other versions
CN116234308A (zh
Inventor
朱正勇
康卜文
赵超
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Beijing Superstring Academy of Memory Technology
Original Assignee
Beijing Superstring Academy of Memory Technology
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Beijing Superstring Academy of Memory Technology filed Critical Beijing Superstring Academy of Memory Technology
Priority to CN202210847191.XA priority Critical patent/CN116234308B/zh
Priority to PCT/CN2022/140774 priority patent/WO2024007543A1/zh
Publication of CN116234308A publication Critical patent/CN116234308A/zh
Application granted granted Critical
Publication of CN116234308B publication Critical patent/CN116234308B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)
  • Static Random-Access Memory (AREA)
  • Dram (AREA)
  • Semiconductor Memories (AREA)

Abstract

本申请实施例提供了一种存储单元、存储器及其控制方法、电子设备。在本申请实施例提供的存储单元中，第一晶体管的第一极被配置为与第一位线电连接，第一晶体管的第一主栅极被配置为与第一字线电连接、第一晶体管的第二主栅极被配置为与第二字线电连接、第三晶体管的栅极被配置为与第三字线电连接以及第四晶体管的栅极被配置为与第四字线电连接，能够避免读取用的字线和第一位线的串扰。

Description

存储单元、存储器及其控制方法、电子设备
技术领域
本申请涉及半导体技术领域，具体而言，本申请涉及一种存储单元、存储器及其控制方法、电子设备。
背景技术
主流的DRAM(Dynamic Random Access Memory，动态随机存取存储器)的存储单元通常为1T(Transistor，晶体管)1C(Capacitor，电容器)结构。
对于1T1C结构的DRAM而言，为了降低刷新率以及保障读取准确度，电容的电容值需要足够大，这会使得DRAM的结构不紧凑、集成度较低。目前，部分厂商采用2T结构的存储单元，以避免在存储单元中设置电容器。
但是，目前2T结构的DRAM中，在工作过程中，由于读取用的字线、位线分别与一个晶体管的源极、漏极电连接，从而导致字线和位线容易发生串扰的问题。
发明内容
本申请提出一种存储单元、存储器及其控制方法、电子设备，至少用以改善背景技术中的不足。
第一个方面，本申请实施例提供了一种存储单元，包括：
第一晶体管，第一晶体管配置为写晶体管，包括：第一极、第一主栅极、第一辅助栅极；其中，第一极被配置为与第一位线电连接，第一主栅极被配置为与第一字线电连接；
第一电容，与第一晶体管连接，其中，第一电容的一电极与第一辅助栅极为共用电极；
第二晶体管，第二晶体管配置为读晶体管，包括：第二主栅极和第二辅助栅极，第二主栅极配置为与第二字线电连接；
第二电容，与第二晶体管连接，其中，第二电容的一电极与第二辅助栅极为共用电极；
第三晶体管，第三晶体管为写晶体管，包括：第二极和栅极，第二极与第一辅助栅极电连接，栅极被配置为与第三字线电连接；
第四晶体管，第四晶体管为写晶体管；第四晶体管包括：第一极、第二极、栅极；第一极分别与第一晶体管的第二极、第二晶体管的第二极、第三晶体管的第一极连接；第二极与第二辅助栅极电连接，栅极被配置为与第四字线电连接。
可选地，第一主栅极和第三晶体管的栅极均与第一控制端电连接；
第二主栅极和第四晶体管的栅极均与第二控制端电连接。
可选地，第三晶体管的半导体层和第四晶体管的半导体层的材料包括金属氧化物半导体。
可选地，第二晶体管的第一极被配置为与第二位线电连接；第一位线和第二位线与不同的控制端连接。
第二个方面，本申请实施例提供了一种存储器，包括：
多条第一位线，在衬底上沿第一方向延伸；
多条第一字线，在衬底上沿第二方向延伸；
多条第二字线，在衬底上沿第二方向延伸；
多条第三字线，在衬底上沿第二方向延伸；
多条第四字线，在衬底上沿第二方向延伸；
其中，第一方向和第二方向垂直；
多个如上述第一个方面中任一的存储单元，多个存储单元呈阵列排布；
位于同一列的各存储单元中，各第一晶体管的第一极与同一条第一位线电连接；
位于同一行的各存储单元中，各第一晶体管的第一主栅极与同一条第一字线电连接，各第二晶体管的第二主栅极与同一条第二字线电连接，各第三晶体管的栅极与同一条第三字线电连接，各第四晶体管的栅极与同一条第四字线电连接。
可选地，存储器还包括：多条第二位线，第二位线平行于第一方向；
位于同一列的各存储单元中，各第二晶体管的第一极与同一条第二位线电连接。
可选地，位于同一行的各存储单元中，第一字线与第三字线合并为与第一控制端电连接的第五字线，第二字线与第四字线合并为与第二控制端电连接的另第六字线。
可选地，存储器还包括：参考电位线，各存储单元中第二晶体管的第一极与参考电位线电连接。
第三个方面，本申请实施例提供了一种电子设备，包括：如上述第二个方面所提供的任一存储器。
第四个方面，本申请实施例提供了一种存储器的控制方法，包括：
在第一读取阶段，通过第二字线向待读取存储单元的第二主栅极施加第一电平，通过第一字线向待读取存储单元的第一主栅极施加第二电平，以使得第一位线感测待读取存储单元的第一电容的存储数据；第一电平高于第二电平。
可选地，在第一读取阶段，包括：通过第六字线向待读取存储单元的第二主栅极和第四晶体管的栅极施加第一电平，通过第五字线向待读取存储单元的第一主栅极和第三晶体管的栅极施加第二电平，以使得第一位线感测待读取存储单元的第一电容的存储数据；第一电平小于第四晶体管的阈值电压，第二电平小于第三晶体管的阈值电压；
在第二读取阶段，通过第六字线向待读取存储单元的第二主栅极和第四晶体管的栅极施加第二电平，通过第五字线向待读取存储单元的第一主栅极和第三晶体管的栅极施加第一电平，以使得第二位线感测待读取存储单元的第二电容的存储数据；第一电平小于第三晶体管的阈值电压，第二电平小于第四晶体管的阈值电压。
可选地，控制方法还包括：在第二读取阶段，通过第二字线向待读取存储单元的第二主栅极施加第二电平，通过第一字线向待读取存储单元的第一主栅极施加第一电平，以使得第一位线或第二位线感测待读取存储单元的第二电容的存储数据。
可选地，控制方法还包括：
在第一写入阶段，通过第一字线向待写入存储单元的第一主栅极施加第三电平以使得第一晶体管导通，通过第三字线向待写入存储单元中第三晶体管的栅极施加第四电平以使得第三晶体管导通，通过第一位线向待写入存储单元的第一电容传输存储信号，以将存储信号写入待写入存储单元的第一电容作为存储数据；
在第二写入阶段，通过第二字线向待写入存储单元的第二主栅极施加第五电平以使得第二晶体管导通，通过第四字线向待写入存储单元中第四晶体管的栅极施加第六电平以使得第四晶体管导通，通过第二位线向待写入存储单元的第二电容传输存储信号，以将存储信号写入待写入存储单元的第二电容作为存储数据。
可选地，控制方法还包括：
在第一写入阶段，通过第一字线向待写入存储单元的第一主栅极施加第三电平以使得第一晶体管导通，通过第三字线向待写入存储单元中第三晶体管的栅极施加第四电平以使得第三晶体管导通，通过第一位线向待写入存储单元的第一电容传输存储信号，以将存储信号写入待写入存储单元的第一电容作为存储数据；
在第二写入阶段，通过第一字线向待写入存储单元的第一主栅极施加第三电平以使得第一晶体管导通，通过第四字线向待写入存储单元中第四晶体管的栅极施加第六电平以使得第四晶体管导通，通过第一位线向待写入存储单元的第二电容传输存储信号，以将存储信号写入待写入存储单元的第二电容作为存储数据。
本申请实施例提供的技术方案带来的有益技术效果包括：
在本申请实施例提供的存储单元中，第一晶体管的第一极被配置为与第一位线电连接，第一主栅极被配置为与第一字线电连接、第二主栅极被配置为与第二字线电连接、第三晶体管的栅极被配置为与第三字线电连接以及第四晶体管的栅极被配置为与第四字线电连接，从而能够避免上述字线中读取用的字线与各晶体管的第一极或第二极电连接的情况出现，在晶体管导通状态下，能够避免出现读取用的字线与第一位线电连接的情况，能够避免读取用的字线和第一位线的串扰，进而能够保障存储单元的工作。
而且，本申请实施例提供的存储单元中，通过设置包括第一辅助栅极的第一晶体管和包括第二辅助栅极的第二晶体管，使得存储单元能够存储两位数据。
本申请附加的方面和优点将在下面的描述中部分给出，这些将从下面的描述中变得明显，或通过本申请的实践了解到。
附图说明
本申请上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：
图1为本申请实施例提供的一种存储单元的电路原理示意图；
图2为本申请实施例提供的另一种存储单元的电路原理示意图；
图3为本申请实施例提供的又一种存储单元的电路原理示意图；
图4a为本申请实施例的一种存储器的电路原理示意图；
图4b为本申请实施例的图4a所示一种存储器的电路原理示意图中的A处放大示意图；
图5a为本申请实施例的另一种存储器的电路原理示意图；
图5b为本申请实施例的图5a所示另一种存储器的电路原理示意图中的B处放大示意图；
图6a为本申请实施例的又一种存储器的电路原理示意图；
图6b为本申请实施例的图6a所示另一种存储器的电路原理示意图中的C处放大示意图；
图7为本申请实施例提供的一种电子设备的框架结构示意图；
图8为在写入不同的数据时存储器中第一晶体管的转移特性曲线图。
附图标记说明：
10-存储单元；
11-第一晶体管；111-第一晶体管的第一极；112-第一晶体管的第二极；113-第一主栅极；114-第一辅助栅极；115-第一电容；
12-第二晶体管；121-第二晶体管的第一极；122-第二晶体管的第二极；123-第二主栅极；124-第二辅助栅极；125-第二电容；
13-第三晶体管；131-第三晶体管的第一极；132-第三晶体管的第二极；133-第三晶体管的栅极；
14-第四晶体管；141-第四晶体管的第一极；142-第四晶体管的第二极；143-第四晶体管的栅极；
15-第一控制端；16-第二控制端；
20-第一位线；
30-第一字线；40-第二字线；50-第三字线；60-第四字线；35-第五字线；46-第六字线；
70-第二位线；80-参考电位端；90-参考电位线；
101-行解码器；102-列解码器。
具体实施方式
下面结合本申请中的附图描述本申请的实施例。应理解，下面结合附图所阐述的实施方式，是用于解释本申请实施例的技术方案的示例性描述，对本申请实施例的技术方案不构成限制。
本技术领域技术人员可以理解，除非特意声明，这里使用的单数形式“一”、“一个”、“所述”和“该”也可包括复数形式。应该进一步理解的是，本申请的说明书中使用的措辞“包括”是指存在所述特征、整数、步骤、操作、元件和/或组件，但不排除实现为本技术领域所支持其他特征、信息、数据、步骤、操作、元件、组件和/或它们的组合等。应该理解，当我们称一个元件被“连接”或“耦接”到另一元件时，该一个元件可以直接连接或耦接到另一元件，也可以指该一个元件和另一元件通过中间元件建立连接关系。此外，这里使用的“连接”或“耦接”可以包括无线连接或无线耦接。这里使用的术语“和/或”指该术语所限定的项目中的至少一个，例如“A和/或B”可以实现为“A”，或者实现为“B”，或者实现为“A和B”。
为使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请实施方式作进一步地详细描述。
首先对本申请涉及的几个名词进行介绍和解释：
2T结构，指的是采用两个晶体管实现数据的存取。具体的，2T结构，包括一个写入晶体管和一个读取晶体管，写入晶体管的栅极电连接写入字线，写入晶体管的源极电连接写入位线，写入晶体管的漏极电连接读取晶体管的栅极，读取晶体管的源极电连接读取字线，读取晶体管的漏极电连接读取位线，数据存储于写入晶体管的漏极和读取晶体管的栅极之间。
目前主流DRAM的存储单元通常为1T1C结构。为了降低1T1C结构的刷新率，降低功耗，以及避免设置电容值较大的电容，部分厂商采用2T结构的存储单元。
对于目前的2T结构，由于读取晶体管的源极电连接读取字线，读取晶体管的漏极电连接读取位线，在写入晶体管的漏极和读取晶体管的栅极之间存储高电平信号时，高电平信号容易导致读取晶体管的栅极开启，即导致读取晶体管导通，在包括阵列排布的2T结构的DRAM中，容易导致读取字线和读取位线发生串扰的问题，进而导致DRAM不能正常工作。
为了降低读取字线和读取位线发生串扰的几率，现有技术往往需要设置单独的控制电路，导致DRAM设计难度的增加，导致DRAM制造成本的增加，而且，控制电路会占用较大的外围面积，从而降低DRAM中单位面积内存储单元的数量。
而且，对于目前的2T结构，数据的存储需要一个写入晶体管，数据的读取需要一个读取晶体管，每个晶体管需要配制一条字线和一条位线，2T结构中存储和读取一位数据，需要两条字线和两条位线，这会增大DRAM中走线的数量，导致DRAM的设计难度、制造难度以及制造成本的增加。
本申请提供的存储单元、存储器及其控制方法、电子设备，旨在解决现有技术的如上技术问题。
下面以具体地实施例对本申请的技术方案进行详细说明。
本申请实施例提供了一种存储单元，该存储单元的电路原理示意图如图1所示，包括：第一晶体管11、第二晶体管12、第三晶体管13和第四晶体管14。
第一晶体管11，第一晶体管11配置为写晶体管，包括：第一极111、第一主栅极113、第一辅助栅极114；其中，第一极111被配置为与第一位线20电连接，第一主栅极113被配置为与第一字线30电连接。
第一电容115，与第一晶体管11连接，其中，第一电容115的一电极与第一辅助栅极114为共用电极。
第二晶体管12，第二晶体管12配置为读晶体管，包括：第二主栅极123和第二辅助栅极124，第二主栅极123配置为与第二字线40电连接。
第二电容125，与第二晶体管12连接，其中，第二电容125的一电极与第二辅助栅极124为共用电极。
第三晶体管13，第三晶体管13为写晶体管，包括：第二极132和栅极133，第二极132与第一辅助栅极114电连接，栅极133被配置为与第三字线50电连接。
第四晶体管14，第四晶体管14为写晶体管；第四晶体管14包括：第一极141、第二极142、栅极143；第一极141分别与第一晶体管11的第二极112、第二晶体管12的第二极122、第三晶体管13的第一极131连接；第二极142与第二辅助栅极124电连接，栅极143被配置为与第四字线60电连接。
在本申请实施例提供的存储单元10中，第一晶体管11的第一极111被配置为与第一位线20电连接，第一晶体管11的第一主栅极113被配置为与第一字线30电连接、第二晶体管12的第二主栅极123被配置为与第二字线40电连接、第三晶体管13的栅极133被配置为与第三字线50电连接以及第四晶体管14的栅极143被配置为与第四字线60电连接，从而能够避免上述字线中读取用的字线与各晶体管的第一极或第二极电连接的情况出现，从而在晶体管导通状态下，能够避免出现读取用的字线与第一位线20电连接的情况，能够避免读取用的字线和第一位线20的串扰，进而能够保障存储单元10的工作。
而且，本申请实施例提供的存储单元10中，通过设置包括第一辅助栅极114的第一晶体管11和包括第二辅助栅极124的第二晶体管12，使得存储单元10能够存储两位数据。
本申请实施例中，如图1所示，存储单元10包括四个晶体管。可选地，第一晶体管11、第二晶体管12、第三晶体管13和第四晶体管14均为MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor，金属-氧化物半导体场效应晶体管)。
本申请实施例中，每个晶体管均包括第一极和第二极，本领域技术人员理解的是，第一极为源极和漏极中的一个，第二极为源极和漏极中的另一个。本申请实施例中，以第一晶体管11、第二晶体管12、第三晶体管13和第四晶体管14均为N型晶体管为例进行说明，第一极为源极，第二极为漏极。
本申请实施例中，第一晶体管11的第一辅助栅极114为背栅极，可选地，第一辅助栅极114和第一晶体管11的第一极111、第一晶体管11的第二极112以及其它导电部位中的至少一个形成第一晶体管11的第一电容115，从而使得第一晶体管11能够存储数据，第一辅助栅极114为第一电容115的一电极。
第一晶体管11的第一极111被配置为与第一位线20电连接，第一主栅极113被配置为与第一字线30电连接，第一晶体管11的第二极112与第三晶体管13的第一极131电连接，第一辅助栅极114与第三晶体管13的第二极132电连接，且第三晶体管13的栅极133被配置为与第三字线50电连接，从而通过第一字线30和第三字线50施加的开启电平，能够控制第一晶体管11和第三晶体管13的开启，从而通过第一位线20向第一电容115传输存储信号，以将存储信号写入第一电容115作为存储数据。
本申请实施例中，由于第一辅助栅极114存在背栅效应，即第一辅助栅极114的电位会对第一晶体管11的阈值电压产生影响，因此在读取存储数据时用于开启第一晶体管11的电压的大小在第一晶体管11存储“1”时的阈值电压以及晶体管存储“0”时的阈值电压之间。具体的控制方法会在后文中进行说明，此处不再赘述。
同理，第二晶体管12中，第二辅助栅极124和第二晶体管12的第一极121、第二晶体管12的第二极122以及其它导电部位中的至少一个形成第二晶体管12的第二电容125，从而使得第二晶体管12能够存储数据，第二辅助栅极124为第二电容125的一电极。由于第二晶体管12也能够存储数据，通过控制第一晶体管11或第二晶体管12的开启，以及控制第四晶体管14的开启，能够将存储信号写入第二电容125作为存储数据。
本申请实施例中，如图1所示，第一晶体管11的第二极112、第二漏极122、第一晶体管13的第一极131和第四晶体管14的第一极141连接于一个节点，图1中用黑点表示该节点。
本申请实施例中，如图1所示，由于第一主栅极113被配置为与第一字线30电连接、第二主栅极123被配置为与第二字线40电连接、第三晶体管13的栅极133被配置为与第三字线50电连接以及第四晶体管14的栅极143被配置为与第四字线60电连接，能够避免上述字线中读取用的字线与各晶体管的第一极或第二极电连接的情况出现，即能够避免读取用的字线与各晶体管的源极或漏极电连接的情况出现，从而在存储单元10的工作过程中，能够避免第一字线30、第二字线40、第三字线50以及第四字线60出现与第一位线20电连接的情况，能够避免上述各字线和第一位线20之间出现串扰问题，特别是，能够避免读取用的字线与第一位线20出现的串扰问题，进而能够保障存储单元10的工作。
本申请实施例中，通过设置包括第一辅助栅极114的第一晶体管11和包括第二辅助栅极124的第二晶体管12，使得存储单元10能够存储两bit(位)数据，从而能够避免设置电容结构，能够减小存储单元10的结构体积，便于存储单元10的集成化发展。
而且，本申请实施例中，如图1所示，存储单元10只需要配置第一位线20、第一字线30、第二字线40、第三字线50以及第四字线60共五条走线，即可实现两位数据的存取，相较于现有的2T结构，能够大大减小走线的数量，从而能够降低设计难度，能够降低制造难度，进而能够降低存储单元10的制造成本。
同时，相较于现有的2T结构，能够避免设置单独的抗串扰控制电路，从而能够进一步降低设计难度，能够进一步降低制造难度以及制造成本，能够提高存储器中单位面积内存储单元10的数量。
在本申请的一个实施例中，第二晶体管12的第一极121被配置为与第二位线70电连接，第一位线20和第二位线70与不同的控制端连接。
本申请实施例中，如图1所示，第二晶体管12的第一极121被配置为与第二位线70电连接。在如图1所示存储单元10的写入阶段中，通过控制第二字线40和第四字线60施加的开启电平，能够控制第二晶体管12和第四晶体管14的开启，从而通过第二位线70向第二电容125传输存储信号，以将存储信号写入第二电容125作为存储数据。
本申请实施例中，如图1所示存储单元10，在写入阶段中，通过第一晶体管11和第三晶体管13能够实现一位数据的存储，通过第二晶体管12和第四晶体管14能够实现另一位数据的存储，使得存储单元10能够存储两位数据。
本申请实施例中，第二晶体管12的第一极121被配置为与第二位线70电连接，且第一位线20和第二位线70与不同的控制端连接，可选地，第二位线70与参考电位端80电连接，则可以等价为如图2所示的电路，即第二晶体管12的第一极121被配置为与参考电位端80电连接，参考电位端80提供一参考电位Vrefn，在存储单元10的工作过程中，该参考电位Vrefn稳定不变。
本申请实施例，在如图2所示存储单元10的写入阶段中，通过第一字线30和第四字线60施加的开启电平，能够控制第一晶体管11和第四晶体管14的开启，从而通过第一位线20向第二电容125传输存储信号，以将存储信号写入第二电容125作为存储数据。
本申请实施例中，如图2所示存储单元10，在写入阶段中，通过第一晶体管11和第三晶体管13能够实现一位数据的存储，通过第一晶体管11和第四晶体管14能够实现另一位数据的存储，使得存储单元10能够存储两位数据。本申请实施例中，第二晶体管12只在读取阶段参与工作，具体会在后文的控制方法中进行说明，此处不再赘述。
在本申请的一个实施例中，第一主栅极113和第三晶体管13的栅极133均与第一控制端15电连接；第二主栅极123和第四晶体管14的栅极143均与第二控制端16电连接。
本申请实施例中，如图3所示，第一晶体管11的第一主栅极113和第三晶体管13的栅极133均与第一字线30电连接，第一字线30与第一控制端15电连接，即通过第一控制端15能够向第一主栅极113和第三晶体管13的栅极133施加相同的控制电压。
由于第一辅助栅极114存在背栅效应，即第一辅助栅极114的电位会对第一晶体管11的阈值电压产生影响，因此在读取存储数据时用于开启第一晶体管11的电压的大小在第一晶体管11存储“1”时的阈值电压以及晶体管存储“0”时的阈值电压之间，从而通过第一控制端15向第一主栅极113和第三晶体管13的栅极133施加相同的控制电压，且该控制电压小于第三晶体管13的阈值电压，从而能够控制第一晶体管11开启，而第三晶体管13不开启，从而能够实现第一电容115存储数据的读取。
本申请实施例中，如图3所示，第二晶体管12的第二主栅极123和第四晶体管14的栅极143均第二字线40电连接，第二字线40与第二控制端16电连接，即通过第二控制端16能够向第二主栅极123和第四晶体管14的栅极143施加相同的控制电压。同理，通过第二控制端16向第二主栅极123和第四晶体管14的栅极143施加相同的控制电压，且该控制电压小于第四晶体管14的阈值电压，从而能够控制第二晶体管12开启，而第四晶体管14不开启，从而能够实现第二电容125存储数据的读取。
本申请实施例中，如图3所示，能够进一步减小存储单元10需要配置的走线数量，从而能够降低设计难度，能够降低制造难度，进而能够降低存储单元10的制造成本。
在本申请的一个实施例中，第三晶体管13的半导体层和第四晶体管14的半导体层的材料包括金属氧化物半导体。
本申请实施例中，第三晶体管13的半导体层和第四晶体管14的半导体层的制备材料均包括金属氧化物半导体，从而能够减小第三晶体管13和第四晶体管14的漏电流，由此能够降低存储单元的刷新率，能够降低存储单元的功耗。
可选地，金属氧化物半导体包括IGZO(Indium Gallium Zinc Oxide，氧化铟镓锌)、IWO(Indium Wolfram Oxide，掺钨氧化铟)、ITO(氧化铟锡)、ZnOx(氧化锌)、InOx(氧化铟)、In2O3(三氧化二铟)、InWO(氧化铟钨)、SnO2(二氧化锡)、TiOx(氧化钛)、InSnOx(氧化铟锡)、ZnxOyNz(掺氮氧化锌)、MgxZnyOz(氧化镁锌)、InxZnyOz(氧化铟锌)、InxGayZnzOa(氧化铟镓锌)、ZrxInyZnzOa(氧化锆铟锌)、HfxInyZnzOa(氧化铪铟锌)、SnxInyZnzOa(氧化锡铟锌)、AlxZnO(氧化铝锌)、AlxSnyInzZnaOd(氧化铝锡铟锌)、SixInyZnzOa(氧化硅铟锌)、ZnxSnyOz(氧化锌锡)、AlxZnySnzOa(氧化铝锌锡)、GaxZnySnzOa(氧化镓锌锡)、ZrxZnySnzOa(氧化锆锌锡)以及InGaSiO(氧化铟镓硅)等材料。本领域技术人员可以根据实际情况进行调整，只要保证三晶体管13和第四晶体管14的漏电流能满足要求即可。
应该说明的是，上述各个材料的化学式中，下标字母x、y、z、a以及d表示对应原子的数目。上述材料的粒径均为纳米级。
可选地，本申请实施例中，第三晶体管13和第四晶体管14可以是VGAA(Verticalgate-all-around，垂直全环栅)晶体管，从而能够减小存储单元10的结构体积，能够提高单位面积内的存储密度。
基于同一发明构思，本申请实施例提供了一种存储器，该存储器的电路原理示意图如图4a所示，包括：多条第一位线20、多条第一字线30、多条第二字线40、多条第三字线50、多条第四字线60和多个存储单元10。
本申请实施例中，第一位线20在衬底上沿第一方向延伸，第一字线30在衬底上沿第二方向延伸，第二字线40在衬底上沿第二方向延伸，第三字线50在衬底上沿第二方向延伸，第四字线60在衬底上沿第二方向延伸；其中，第一方向和第二方向垂直。
本申请实施例中，如图4a所示，多个存储单元10呈阵列排布，形成多个平行于第一方向的存储单元列和多个平行于第二方向的存储单元列。
本申请实施例中，如图4a所示，位于同一列的各存储单元10中，各第一晶体管11的第一极111与同一条第一位线20电连接。
位于同一行的各存储单元10中，各第一晶体管11的第一主栅极113与同一条第一字线30电连接，各第二晶体管12的第二主栅极123与同一条第二字线40电连接，各第三晶体管13的栅极133与同一条第三字线50电连接，各第四晶体管14的栅极143与同一条第四字线60电连接。
本申请实施例中，由于存储器采用了前述各实施例提供的任一种存储单元，其原理和技术效果请参阅前述各实施例，在此不再赘述。
在本申请的一个实施例中，存储器还包括：多条第二位线70，第二位线70平行于第一方向；位于同一列的各存储单元10中，各第二晶体管12的第一极121与同一条第二位线70电连接。
本申请实施例中，如图4a和图4b所示，所示，存储器包括多个阵列排布的如图1所示的存储单元10，该存储器中，对于位于同一列的各存储单元10，各第一晶体管11的第一极111与同一条第一位线20电连接，各第二晶体管12的第一极121与同一条第二位线70电连接。
对于图4a所示的存储器而言，在写入阶段，第一位线20用于向第一电容115中存储数据，第二位线70用于向第二电容125中存储数据；同理，在刷新阶段，第一位线20用于刷新第一电容115的存储数据，第二位线70用于刷新第二电容125的存储数据。关于读取阶段，会在后文控制方法中详细说明，此处不再赘述。
本申请实施例中，如图4a所示，存储器中每个存储单元10只需要配置第一位线20、第二位线70、第一字线30、第二字线40、第三字线50和第四字线60共计六条走线即可，相较于现有的2T结构的DRAM，能够大大减小走线的数量，从而能够降低设计难度，能够降低制造难度，进而能够降低存储单元10的制造成本。
在本申请的一个实施例中，位于同一行的各存储单元10中，第一字线30与第三字线50合并为与第一控制端15电连接的第五字线35，第二字线40与第四字线60合并为与第二控制端16电连接的第六字线46。
本申请实施例，如图5a和图5b所示，该存储器包括多个阵列排布的如图3所示的存储单元10，该存储器中，对于位于同一列的各存储单元10，各第一晶体管11的第一极111与同一条第一位线20电连接，各第二晶体管12的第一极121与同一条第二位线70电连接。
对于图5a所示的存储器而言，在写入阶段，第一位线20用于向第一电容115中存储数据，第二位线70用于向第二电容125中存储数据；同理，在刷新阶段，第一位线20用于刷新第一电容115的存储数据，第二位线70用于刷新第二电容125的存储数据。关于读取阶段，会在后文控制方法中详细说明，此处不再赘述。
本申请实施例中，如图5a所示，存储器中每个存储单元10只需要配置第一位线20、第二位线70、第五字线35和第六字线46共计四条走线即可，相较于现有的2T结构的DRAM，能够进一步减小走线的数量，从而能够降低设计难度，能够降低制造难度，进而能够降低存储单元10的制造成本。
可选地，结合图2，可以将第二晶体管12的第一极121被配置为与参考电位端80电连接，从而能够省去设置第二位线70，能够进一步减小走线的数量，从而能够降低设计难度，能够降低制造难度，进而能够降低存储单元10的制造成本。
在本申请的一个实施例中，存储器还包括：参考电位线90，各存储单元10中第二晶体管12的第一极121与参考电位线90电连接。
本申请实施例中，如图6a和图6b所示，该存储器包括多个阵列排布的如图2所示的存储单元10，该存储器中，对于位于同一列的各存储单元10，各第一晶体管11的第一极111与同一条第一位线20电连接。
如图6a所示，该存储器中，各存储单元10中第二晶体管12的第一极121与参考电位线90电连接，参考电位线90提供一参考电位Vrefn，在存储单元10的工作过程中，该参考电位Vrefn稳定不变。
本申请实施例中，如图6a所示，存储器中每个存储单元10只需要配置第一位线20、第一字线30、第二字线40、第三字线50和第四字线60共计五条走线即可，相较于现有的2T结构的DRAM，能够减小走线的数量，从而能够降低设计难度，能够降低制造难度，进而能够降低存储单元10的制造成本。
本申请实施例中，对于图6a所示的存储器而言，在写入阶段，第一位线20用于向第一电容115和第二电容125中存储数据；同理，在刷新阶段，第一位线20用于刷新第一电容115和第二电容125的存储数据，即在写入阶段和刷新阶段，第二晶体管12均不会参与工作，第二晶体管12在读取阶段参与工作。关于读取阶段，会在后文控制方法中详细说明，此处不再赘述。
本申请实施例中，如图4a-图6a所示，存储器均包括与位线电连接的行解码器101和与字线电连接的列解码器102。
基于同一发明构思，本申请实施例提供了一种电子设备，该电子设备的框架结构示意图如图7所示，该电子设备，包括：如上述各个实施例所提供的任一存储器。
本申请实施例中，由于电子设备采用了前述各实施例提供的任一种存储器，其原理和技术效果请参阅前述各实施例，在此不再赘述。
可选地，电子设备包括智能电话、计算机、平板电脑、人工智能设备、可穿戴设备或移动电源。
应该说明的是，电子设备并不局限于上述几种，本领域技术人员可以根据实际的应用需求，在不同的设备中设置本申请上述各个实施例所提供的任一种存储器，从而得到本申请实施例所提供的电子设备。
本技术领域技术人员可以理解，本申请实施例提供的电子设备可以为所需的目的而专门设计和制造，或者也可以包括通用计算机中的已知设备。这些设备具有上述各个实施例所提供的任一存储器。
基于同一发明构思，本申请实施例提供了一种存储器的控制方法，该控制方法包括：
在第一读取阶段，通过第二字线10向待读取存储单元10的第二主栅极123施加第一电平，通过第一字线30向待读取存储单元10的第一主栅极113施加第二电平，以使得第一位线20感测待读取存储单元10的第一电容115的存储数据；第一电平高于第二电平。
本申请实施例中，在存储器的读取阶段，通过第一字线30控制施加于第一晶体管11的第一主栅极113的电平，通过第二字线40控制施加于第二晶体管12的第二主栅极123电平，同时，通过检测第一位线20上电流或电压的变化大小，实现数据的读取。
可选地，本申请实施例提供了的存储器的控制方法，用于上述各个实施例所提供的任一存储器。
本申请实施例，对于图4a所示的存储器而言，以检测电连接于一个存储单元10的第一位线20的电流变化来说明读取阶段的具体原理。
具体的，当存储单元10中第一电容115之前存储的是数据“1”时，由于背栅效应，用于开启第一晶体管11的阈值电压会减小，当通过第二字线40向第二主栅极123施加较高的第一电平后，第二晶体管12会处于导通状态，然后通过第一字线30向第一主栅极113施加于较低的第二电平后，第一晶体管11也会处于导通状态，从而能在第一位线20测得较为明显的电流，此种情况判断读取的数据为“1”，也即第一位线20感测待读取存储单元10的第一电容115存储的数据“1”。
如果存储单元10中第一电容115之前存储的是数据“0”，当通过第一字线30向第一主栅极113施加于较低的第二电平后，第一晶体管11还会处于关闭状态，从而不能在第一位线20测得较为明显的电流，此种情况判断读取的数据为“0”，也即第一位线20感测待读取存储单元10的第一电容115存储的数据“0”。
同理，可以根据第二位线70感测待读取存储单元10的第二电容125存储的数据是“1”还是“0”。
需要说明的是，晶体管的阈值电压的大小和辅助栅极上电位的大小相关，对于N型场效应晶体管(晶体管导通时载流子为电子)，辅助栅极上的电位越高，阈值电压越小；辅助栅极上的电位越低，阈值电压越大。本申请实施例中的第一晶体管11、第二晶体管12、第三晶体管13和第四晶体管14均为N型场效应晶体管。
可选地，本申请实施例中，以图8来说明包括第一晶体管11的背栅效应。图8中的横坐标为施加在第一主栅极113上的电压，纵坐标为第一晶体管11的输出电流。当施加在第一主栅极113的电压为某一特定值(图8中虚线位置)时，第一辅助栅极124上电压的高低(即第一晶体管11写入的数据是“1”还是“0”)会使第一晶体管11的输出电流(即通过位线20所测的电流)的大小具有显著的差别。通过检测第一位线20上电流的变化即可实现将数据从存储单元10中读出，当晶体管写入数据“1”时，晶体管的输出电流较大，因此读取的数据也是“1”；当晶体管写入的数据是“0”时，晶体管的输出电流极为微弱，因此读取的数据也是“0”。
本申请实施例中，较低的第二电平的数值可根据晶体管的参数以及在进行写操作时施加给第一辅助栅极124上电压的大小确定。本领域技术人员可通过实验或者模拟的方法确定最合适的第二电平的值，以使第一晶体管11在不同的状态下进行读操作时输出电流的差异最大，以提高读取性能。
在本申请的一个实施例中，控制方法还包括：在第二读取阶段，通过第二字线40向待读取存储单元10的第二主栅极123施加第二电平，通过第一字线30向待读取存储单元10的第一主栅极113施加第一电平，以使得第一位线20或第二位线70感测待读取存储单元10的第二电容125的存储数据。
可选地，对于图4a所示的存储器而言，在第二读取阶段，通过第二字线40向待读取存储单元10的第二主栅极123施加第二电平，通过第一字线30向待读取存储单元10的第一主栅极113施加第一电平，以使得第一位线20感测待读取存储单元10的第二电容125的存储数据。在第二读取阶段，第一晶体管11和第二晶体管12为读晶体管。
可选地，对于图6a所示的存储器而言，在第二读取阶段，通过第二字线40向待读取存储单元10的第二主栅极123施加第二电平，通过第一字线30向待读取存储单元10的第一主栅极113施加第一电平，以使得第二位线70感测待读取存储单元10的第二电容125的存储数据。在第二读取阶段，第一晶体管11和第二晶体管12为读晶体管。
在本申请的一个实施例中，对于图5a所示的存储器而言，在第一读取阶段，包括：通过第六字线46向待读取存储单元10的第二主栅极123和第四晶体管14的栅极143施加第一电平，通过第五字线35向待读取存储单元10的第一主栅极113和第三晶体管13的栅极133施加第二电平，以使得第一位线20感测待读取存储单元10的第一电容115的存储数据；第一电平小于第四晶体管14的阈值电压，第二电平小于第三晶体管13的阈值电压。在第一读取阶段，第一晶体管11和第二晶体管12为读晶体管。
在第二读取阶段，通过第六字线46向待读取存储单元10的第二主栅极123和第四晶体管14的栅极143施加第二电平，通过第五字线35向待读取存储单元10的第一主栅极113和第三晶体管13的栅极133施加第一电平，以使得第二位线70感测待读取存储单元10的第二电容125的存储数据；第一电平小于第三晶体管13的阈值电压，第二电平小于第四晶体管14的阈值电压。在第二读取阶段，第一晶体管11和第二晶体管12为读晶体管。
本申请实施例中，对于图5a所示的存储器而言，在第一读取阶段和第二读取阶段，由于第三晶体管13和第四晶体管14均不会被开启，从而不影响读取第一电容115、第二电容125的存储数据。
在本申请的一个实施例中，控制方法还包括：在第一写入阶段，通过第一字线30向待写入存储单元10的第一主栅极113施加第三电平以使得第一晶体管11导通，通过第三字线50向待写入存储单元10中第三晶体管13的栅极133施加第四电平以使得第三晶体管13导通，通过第一位线20向待写入存储单元的第一电容115传输存储信号，以将存储信号写入待写入存储单元10的第一电容115作为存储数据；在第二写入阶段，通过第二字线40向待写入存储单元10的第二主栅极123施加第五电平以使得第二晶体管12导通，通过第四字线60向待写入存储单元10中第四晶体管14的栅极143施加第六电平以使得第四晶体管14导通，通过第二位线70向待写入存储单元10的第二电容125传输存储信号，以将存储信号写入待写入存储单元10的第二电容125作为存储数据。
可选地，对于图4a所示的存储器而言，在第一写入阶段，可以通过控制第一晶体管11和第三晶体管13的开启，并通过第一位线20向待写入存储单元10的第一电容115传输存储信号，以将存储信号写入待写入存储单元10的第一电容115作为存储数据。在第一写入阶段，第一晶体管11和第三晶体管13为写晶体管。
以及，在第二写入阶段可以通过控制第二晶体管12和第四晶体管14的开启，并通过第二位线70待写入存储单元10的第二电容125传输存储信号，以将存储信号写入待写入存储单元10的第二电容125作为存储数据。在第二写入阶段，第二晶体管12和第四晶体管14为写晶体管。
可选地，对于图5a所示的存储器而言，控制方法还包括：在第一写入阶段，通过第一控制端15向第一字线30与第三字线50合并形成的第五字线35施加开启电平(此时，第三电平等于第四电平)，以使得第一晶体管11和第三晶体管13导通，通过第一位线20向待写入存储单元10的第一电容115传输存储信号，以将存储信号写入待写入存储单元10的第一电容115作为存储数据。在第一写入阶段，第一晶体管11和第三晶体管13为写晶体管。
以及，在第二写入阶段，通过第二控制端16向第二字线40与第四字线60合并形成的第六字线46施加开启电平(此时，第五电平等于第六电平)，以使得第二晶体管12和第四晶体管14导通，通过第二位线70向待写入存储单元10的第二电容125传输存储信号，以将存储信号写入待写入存储单元10的第二电容125作为存储数据。在第二写入阶段，第二晶体管12和第四晶体管14为写晶体管。
在本申请的一个实施例中，控制方法还包括：在第一写入阶段，通过第一字线30向待写入存储单元10的第一主栅极113施加第三电平以使得第一晶体管11导通，通过第三字线50向待写入存储单元10中第三晶体管13的栅极133施加第四电平以使得第三晶体管13导通，通过第一位线20向待写入存储单元10的第一电容115传输存储信号，以将存储信号写入待写入存储单元10的第一电容115作为存储数据；在第二写入阶段，通过第一字线30向待写入存储单元10的第一主栅极113施加第三电平以使得第一晶体管11导通，通过第四字线60向待写入存储单元10中第四晶体管14的栅极143施加第六电平以使得第四晶体管14导通，通过第一位线20向待写入存储单元10的第二电容125传输存储信号，以将存储信号写入待写入存储单元10的第二电容125作为存储数据。
可选地，对于图6a所示的存储器而言，在第一写入阶段，可以通过控制第一晶体管11和第三晶体管13的开启，并通过第一位线20向待写入存储单元10的第一电容115传输存储信号，以将存储信号写入待写入存储单元10的第一电容115作为存储数据。在第一写入阶段，第一晶体管11和第三晶体管13为写晶体管。
以及，在第二写入阶段可以通过控制第一晶体管11和第四晶体管14的开启，并通过第一位线20向待写入存储单元10的第二电容125传输存储信号，以将存储信号写入待写入存储单元10的第二电容125作为存储数据。在第二写入阶段，第一晶体管11和第四晶体管14为写晶体管。
本申请实施例中，对于图6a所示的存储器而言，第二晶体管12并不参与存储单元10的第一写入阶段和第二写入阶段，即第二晶体管12只为读晶体管。
本申请实施例中，控制方法中刷新阶段的具体步骤可以参考写入阶段，此处不再赘述。
应用本申请实施例，至少能够实现如下有益效果：
在本申请实施例提供的存储单元10中，第一晶体管11的第一极111被配置为与第一位线20电连接，第一晶体管11的第一主栅极113被配置为与第一字线30电连接、第二晶体管12的第二主栅极123被配置为与第二字线40电连接、第三晶体管13的栅极133被配置为与第三字线50电连接以及第四晶体管14的栅极143被配置为与第四字线60电连接，从而能够避免上述字线中读取用的字线与各晶体管的第一极或第二极电连接的情况出现，从而在晶体管导通状态下，能够避免出现读取用的字线与第一位线20电连接的情况，能够避免读取用的字线和第一位线20的串扰，进而能够保障存储单元10的工作。
而且，本申请实施例提供的存储单元10中，通过设置包括第一辅助栅极114的第一晶体管11和包括第二辅助栅极124的第二晶体管12，使得存储单元10能够存储两位数据。
本技术领域技术人员可以理解，本申请中已经讨论过的各种操作、方法、流程中的步骤、措施、方案可以被交替、更改、组合或删除。进一步地，具有本申请中已经讨论过的各种操作、方法、流程中的其他步骤、措施、方案也可以被交替、更改、重排、分解、组合或删除。进一步地，现有技术中的具有与本申请中公开的各种操作、方法、流程中的步骤、措施、方案也可以被交替、更改、重排、分解、组合或删除。
在本申请的描述中，词语“中心”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方向或位置关系，为基于附图所示的示例性的方向或位置关系，是为了便于描述或简化描述本申请的实施例，而不是指示或暗示所指的装置或部件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。
术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，除非另有说明，“多个”的含义是两个或两个以上。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。
在本说明书的描述中，具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
以上所述仅是本申请的部分实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请的方案技术构思的前提下，采用基于本申请技术思想的其他类似实施手段，同样属于本申请实施例的保护范畴。

Claims (14)

1.一种存储单元，其特征在于，包括：
第一晶体管，所述第一晶体管配置为写晶体管，包括：第一极、第一主栅极、第一辅助栅极；其中，所述第一极被配置为与第一位线电连接，所述第一主栅极被配置为与第一字线电连接；
第一电容，与所述第一晶体管连接，其中，所述第一电容的一电极与所述第一辅助栅极为共用电极；
第二晶体管，所述第二晶体管配置为读晶体管，包括：第二主栅极和第二辅助栅极，所述第二主栅极配置为与第二字线电连接；
第二电容，与所述第二晶体管连接，其中，所述第二电容的一电极与所述第二辅助栅极为共用电极；
第三晶体管，所述第三晶体管为写晶体管，包括：第二极和栅极，所述第二极与所述第一辅助栅极电连接，所述栅极被配置为与第三字线电连接；
第四晶体管，所述第四晶体管为写晶体管；第四晶体管包括：第一极、第二极、栅极；所述第一极分别与所述第一晶体管的第二极、所述第二晶体管的第二极、所述第三晶体管的第一极连接；所述第二极与所述第二辅助栅极电连接，所述栅极被配置为与第四字线电连接。
2.根据权利要求1所述的存储单元，其特征在于，所述第一主栅极和所述第三晶体管的栅极均与第一控制端电连接；
所述第二主栅极和所述第四晶体管的栅极均与第二控制端电连接。
3.根据权利要求1所述的存储单元，其特征在于，所述第三晶体管的半导体层和所述第四晶体管的半导体层的材料包括金属氧化物半导体。
4.根据权利要求1所述的存储单元，其特征在于，所述第二晶体管的第一极被配置为与第二位线电连接；所述第一位线和所述第二位线与不同的控制端连接。
5.一种存储器，其特征在于，包括：
多条第一位线，在衬底上沿第一方向延伸；
多条第一字线，在衬底上沿第二方向延伸；
多条第二字线，在衬底上沿第二方向延伸；
多条第三字线，在衬底上沿第二方向延伸；
多条第四字线，在衬底上沿第二方向延伸；
其中，所述第一方向和第二方向垂直；
多个如上述权利要求1-4中任一所述的存储单元，多个所述存储单元呈阵列排布；
位于同一列的各所述存储单元中，各所述第一晶体管的第一极与同一条所述第一位线电连接；
位于同一行的各所述存储单元中，各所述第一晶体管的第一主栅极与同一条所述第一字线电连接，各所述第二晶体管的第二主栅极与同一条所述第二字线电连接，各所述第三晶体管的栅极与同一条所述第三字线电连接，各所述第四晶体管的栅极与同一条所述第四字线电连接。
6.根据权利要求5所述的存储器，其特征在于，还包括：多条第二位线，所述第二位线沿所述第一方向延伸；
位于同一列的各所述存储单元中，各所述第二晶体管的第一极与同一条所述第二位线电连接。
7.根据权利要求6所述的存储器，其特征在于，位于同一行的各所述存储单元中，所述第一字线与所述第三字线合并为与第一控制端电连接的第五字线，所述第二字线与所述第四字线合并为与第二控制端电连接的第六字线。
8.根据权利要求5所述的存储器，其特征在于，还包括：参考电位线，各所述存储单元中所述第二晶体管的第一极与所述参考电位线电连接。
9.一种电子设备，其特征在于，包括：如上述权利要求5-8中任一所述的存储器。
10.一种如权利要求7所述的存储器的控制方法，其特征在于，包括：
在第一读取阶段，通过第二字线向待读取存储单元的第二主栅极施加第一电平，通过第一字线向所述待读取存储单元的第一主栅极施加第二电平，以使得第一位线感测所述待读取存储单元的第一电容的存储数据；所述第一电平高于所述第二电平。
11.根据权利要求10所述的控制方法，其特征在于，所述在第一读取阶段，包括：
通过第六字线向所述待读取存储单元的所述第二主栅极和第四晶体管的栅极施加所述第一电平，通过第五字线向所述待读取存储单元的所述第一主栅极和第三晶体管的栅极施加所述第二电平，以使得所述第一位线感测所述待读取存储单元的所述第一电容的存储数据；所述第一电平小于所述第四晶体管的阈值电压，所述第二电平小于所述第三晶体管的阈值电压；
在第二读取阶段，通过所述第六字线向所述待读取存储单元的所述第二主栅极和第四晶体管的栅极施加所述第二电平，通过所述第五字线向所述待读取存储单元的所述第一主栅极和第三晶体管的栅极施加所述第一电平，以使得第二位线感测所述待读取存储单元的第二电容的存储数据；所述第一电平小于所述第三晶体管的阈值电压，所述第二电平小于所述第四晶体管的阈值电压。
12.根据权利要求10所述的控制方法，其特征在于，还包括：
在第二读取阶段，通过所述第二字线向所述待读取存储单元的所述第二主栅极施加所述第二电平，通过所述第一字线向所述待读取存储单元的所述第一主栅极施加所述第一电平，以使得所述第一位线或第二位线感测所述待读取存储单元的第二电容的存储数据。
13.根据权利要求10所述的控制方法，其特征在于，还包括：
在第一写入阶段，通过第一字线向待写入存储单元的第一主栅极施加第三电平以使得第一晶体管导通，通过第三字线向所述待写入存储单元中第三晶体管的栅极施加第四电平以使得所述第三晶体管导通，通过第一位线向所述待写入存储单元的第一电容传输存储信号，以将存储信号写入所述待写入存储单元的第一电容作为存储数据；
在第二写入阶段，通过第二字线向所述待写入存储单元的第二主栅极施加第五电平以使得第二晶体管导通，通过第四字线向所述待写入存储单元中第四晶体管的栅极施加第六电平以使得所述第四晶体管导通，通过第二位线向所述待写入存储单元的第二电容传输存储信号，以将存储信号写入所述待写入存储单元的第二电容作为存储数据。
14.根据权利要求10所述的控制方法，其特征在于，还包括：
在第一写入阶段，通过第一字线向待写入存储单元的第一主栅极施加第三电平以使得第一晶体管导通，通过第三字线向所述待写入存储单元中第三晶体管的栅极施加第四电平以使得所述第三晶体管导通，通过第一位线向所述待写入存储单元的第一电容传输存储信号，以将存储信号写入所述待写入存储单元的第一电容作为存储数据；
在第二写入阶段，通过第一字线向待写入存储单元的第一主栅极施加第三电平以使得第一晶体管导通，通过第四字线向所述待写入存储单元中第四晶体管的栅极施加第六电平以使得所述第四晶体管导通，通过第一位线向所述待写入存储单元的第二电容传输存储信号，以将存储信号写入所述待写入存储单元的第二电容作为存储数据。
CN202210847191.XA 2022-07-07 2022-07-07 存储单元、存储器及其控制方法、电子设备 Active CN116234308B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN202210847191.XA CN116234308B (zh) 2022-07-07 2022-07-07 存储单元、存储器及其控制方法、电子设备
PCT/CN2022/140774 WO2024007543A1 (zh) 2022-07-07 2022-12-21 存储单元、存储器及其控制方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202210847191.XA CN116234308B (zh) 2022-07-07 2022-07-07 存储单元、存储器及其控制方法、电子设备

Publications (2)

Publication Number Publication Date
CN116234308A CN116234308A (zh) 2023-06-06
CN116234308B true CN116234308B (zh) 2024-02-20

Family

ID=86575536

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210847191.XA Active CN116234308B (zh) 2022-07-07 2022-07-07 存储单元、存储器及其控制方法、电子设备

Country Status (2)

Country Link
CN (1) CN116234308B (zh)
WO (1) WO2024007543A1 (zh)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090065030A (ko) * 2007-12-17 2009-06-22 삼성전자주식회사 저항체를 이용한 비휘발성 메모리 장치
JP2020017327A (ja) * 2018-07-27 2020-01-30 株式会社半導体エネルギー研究所 記憶装置、半導体装置、および電子機器
CN111316423A (zh) * 2017-11-24 2020-06-19 株式会社半导体能源研究所 半导体装置及动态逻辑电路

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004241473A (ja) * 2003-02-04 2004-08-26 Renesas Technology Corp 半導体記憶装置
CN101889340A (zh) * 2007-10-01 2010-11-17 佛罗里达大学研究基金公司 双晶体管浮体动态存储单元
WO2011114866A1 (en) * 2010-03-17 2011-09-22 Semiconductor Energy Laboratory Co., Ltd. Memory device and semiconductor device
WO2011135999A1 (en) * 2010-04-27 2011-11-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
US8902637B2 (en) * 2010-11-08 2014-12-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device comprising inverting amplifier circuit and driving method thereof
US8743591B2 (en) * 2011-04-26 2014-06-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device and method for driving the same
US11631447B2 (en) * 2019-07-25 2023-04-18 Taiwan Semiconductor Manufacturing Co., Ltd. Memory circuit and manufacturing method thereof
US11244721B2 (en) * 2019-07-26 2022-02-08 Samsung Electronics Co., Ltd. Memory device for controlling unselected memory cells in accordance with adjacency to selected memory cell, and method for operating the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090065030A (ko) * 2007-12-17 2009-06-22 삼성전자주식회사 저항체를 이용한 비휘발성 메모리 장치
CN111316423A (zh) * 2017-11-24 2020-06-19 株式会社半导体能源研究所 半导体装置及动态逻辑电路
JP2020017327A (ja) * 2018-07-27 2020-01-30 株式会社半導体エネルギー研究所 記憶装置、半導体装置、および電子機器

Also Published As

Publication number Publication date
WO2024007543A1 (zh) 2024-01-11
CN116234308A (zh) 2023-06-06

Similar Documents

Publication Publication Date Title
CN114863970B (zh) 动态存储器、其制作方法、读取方法及存储装置
US11843059B2 (en) Semiconductor device and electronic device
US11657867B2 (en) Semiconductor device, memory device, and electronic device
JP2007110083A (ja) 金属−絶縁体転移膜の抵抗体を含む半導体メモリ素子
EP3958319B1 (en) Memory, forming method therefor and control method therefor
US9087577B2 (en) Hybrid memory
CN116234308B (zh) 存储单元、存储器及其控制方法、电子设备
WO2024032122A1 (zh) 存储单元及制作方法、动态存储器、存储装置、读写方法
US6984859B2 (en) Semiconductor memory device with static memory cells
US6898106B2 (en) Using FeRam/MRAM cells having a high degree of flexibility and compact construction and method of operating the memory device
US6433377B1 (en) Chain RAM and method for fabricating the same
CN116209253B (zh) 存储单元、动态存储器、其读取方法及电子设备
CN116209252B (zh) 存储单元、动态存储器、其读取方法及电子设备
CN116234298B (zh) 动态存储器及soc芯片
TWI814355B (zh) 記憶體電路、記憶體裝置及其操作方法
US11956943B2 (en) Memory and manufacturing method thereof, and electronic device
CN116234300B (zh) 动态存储单元及动态存储装置
WO2023221582A1 (zh) 存储阵列及存储阵列的制备方法
US20170287555A1 (en) Resistive random access memory cell having bottom-side oel layer and/or optimized access signaling
US20080273410A1 (en) Tungsten digitlines
US20210288062A1 (en) Semiconductor memory device
WO2021258305A1 (zh) 一种铁电存储器及存储设备
WO2023115418A1 (zh) 一种铁电存储器及电子设备
WO2002073621A1 (en) Memory based on a four-transistor storage cell
CN113744776A (zh) 存储器电路及其数据写入和读取方法、存储器、电子设备

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant