KR20090065030A - 저항체를 이용한 비휘발성 메모리 장치 - Google Patents

저항체를 이용한 비휘발성 메모리 장치 Download PDF

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KR20090065030A
KR20090065030A KR1020070132450A KR20070132450A KR20090065030A KR 20090065030 A KR20090065030 A KR 20090065030A KR 1020070132450 A KR1020070132450 A KR 1020070132450A KR 20070132450 A KR20070132450 A KR 20070132450A KR 20090065030 A KR20090065030 A KR 20090065030A
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강상범
조우영
이형섭
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삼성전자주식회사
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Abstract

저항체를 이용한 비휘발성 메모리 장치가 제공된다. 상기 비휘발성 메모리 장치는 제1 및 제2 비트 라인, 워드 라인, 커먼 소오스 라인, 제1 비트 라인, 워드 라인 및 커먼 소오스 라인과 연결된 제1 메모리 셀과, 제1 비트 라인, 워드 라인 및 커먼 소오스 라인과 연결된 제2 메모리 셀을 포함하는 트윈 메모리 셀로서, 제1 메모리 셀은 제1 가변 저항 소자와 제1 억세스 트랜지스터를 포함하되, 제1 억세스 트랜지스터의 제1 노드는 워드 라인과 연결되고, 제1 억세스 트랜지스터의 제2 노드는 커먼 소오스 라인과 연결되고, 제1 가변 저항 소자는 제1 비트 라인과 제1 억세스 트랜지스터의 제3 노드 사이에 연결되고, 제2 메모리 셀은 제2 가변 저항 소자와 제2 억세스 트랜지스터를 포함하되, 제2 억세스 트랜지스터의 제4 노드는 워드 라인과 연결되고, 제2 억세스 트랜지스터의 제5 노드는 커먼 소오스 라인과 연결되고, 제2 가변 저항 소자는 제2 비트 라인과 제2 억세스 트랜지스터의 제6 노드 사이에 연결된 트윈 메모리 셀을 포함한다.
트윈 메모리 셀(twin memory cell), 커먼 소오스 라인

Description

저항체를 이용한 비휘발성 메모리 장치{Nonvolatile memory device using variable resistive element}
본 발명은 저항체를 이용한 비휘발성 메모리 장치에 관한 것이다.
저항체(resistance material)를 이용한 비휘발성 메모리 장치에는 저항 메모리 장치(RRAM: Resistive RAM), 자기 메모리 장치(MRAM: Magnetic RAM), 상변화 메모리 장치(PRAM: Phase change Random Access Memory), 등 있다. 동적 메모리 장치(DRAM: Dynamic RAM)나 플래시 메모리 장치는 전하(charge)를 이용하여 데이터를 저장하는 반면, 저항체를 이용한 비휘발성 메모리 장치는 가변 저항체의 저항 변화(RRAM), 강자성체의 자화상태에 따른 MTJ(Magnetic Tunnel Junction) 박막의 저항 변화(MRAM), 캘코제나이드 합금(chalcogenide alloy)과 같은 상변화 물질의 상태 변화(PRAM) 등을 이용하여 데이터를 저장한다.
여기서, 저항 메모리 셀은 상부 전극과 하부 전극 사이에 가변 저항 소자를 포함하고, 상부 및 하부 전극에 제공되는 전압에 따라 가변 저항 소자의 저항 레벨이 변하는 특성을 갖는다. 가변 저항 소자가 고저항 상태인 경우를 리셋 데이터(1 데이터), 고저항 데이터로 정의하고, 저저항 상태인 경우를 셋 데이터(0 데이터), 저저항 데이터로 정의한다.
본 발명이 해결하고자 하는 과제는, 트윈 메모리 셀(twin memory cell)을 포함하는 저항체를 이용한 비휘발성 메모리 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 비휘발성 메모리 장치의 일 태양은 제1 및 제2 비트 라인, 워드 라인, 커먼 소오스 라인, 제1 비트 라인, 워드 라인 및 커먼 소오스 라인과 연결된 제1 메모리 셀과, 제1 비트 라인, 워드 라인 및 커먼 소오스 라인과 연결된 제2 메모리 셀을 포함하는 트윈 메모리 셀로서, 제1 메모리 셀은 제1 가변 저항 소자와 제1 억세스 트랜지스터를 포함하되, 제1 억세스 트랜지스터의 제1 노드는 워드 라인과 연결되고, 제1 억세스 트랜지스터의 제2 노드는 커먼 소오스 라인과 연결되고, 제1 가변 저항 소자는 제1 비트 라인과 제1 억세스 트랜지스터의 제3 노드 사이에 연결되고, 제2 메모리 셀은 제2 가변 저항 소자와 제2 억세스 트랜지스터를 포함하되, 제2 억세스 트랜지스터의 제4 노드는 워드 라인과 연결되고, 제2 억세스 트랜지스터의 제5 노드는 커먼 소오스 라인과 연결되고, 제2 가변 저항 소자는 제2 비트 라인과 제2 억세스 트랜지스터의 제6 노드 사이에 연결된 트윈 메모리 셀을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 비휘발성 메모리 장치의 다른 태양은 기판, 기판 내에 서로 분리되고 제1 방향으로 연장된 제1 및 제2 단위 액티브, 기판 상에 제1 방향과 다른 제2 방향으로 연장되어 제1 및 제2 액티브를 가로지르는 형성된 제1 및 제2 워드 라인, 제1 및 제2 워드 라인 사이의 제1 액티브 내에 형성된 제1 정션 영역과, 제1 및 제2 워드 라인 각각에 대해서 제1 정션 영역의 반대편의 제1 액티브 내에 형성된 제2 정션 영역들, 제1 및 제2 워드 라인 사이의 제2 액티브 내에 형성된 제3 정션 영역과, 제1 및 제2 워드 라인 각각에 대해서 제3 정션 영역의 반대편의 제2 액티브 내에 형성된 제4 정션 영역들, 제1 및 제3 정션 영역과 연결되고 제1 방향으로 연장된 커먼 소오스 라인, 제2 정션 영역들과 제4 정션 영역들과 각각 연결된 가변 저항 소자들, 제2 정션 영역들과 연결된 가변 저항 소자들과 커플링된 제1 비트 라인, 및 제4 정션 영역들과 연결된 가변 저항 소자들과 커플링된 제2 비트 라인을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명 세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용 어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 본 발명의 실시예들은 저항성 메모리 장치(RRAM: Resistive RAM)를 이용하여 설명할 것이다. 그러나, 본 발명은 MTJ를 사용하는 강유전체 메모리 장치(FRAM: Ferroelectric RAM), 캘코제나이드 합금(chalcogenide alloy)을 사용하는 상변화 메모리 장치(PRAM: Phase change Random Access Memory)와 같이 저항체를 이용한 비휘발성 메모리 장치에 모두 적용될 수 있음은 본 발명이 속하는 기술의 당업자에게 자명하다.
도 1은 본 발명의 실시예들에 따른 비휘발성 메모리 장치에서 사용되는 트윈 메모리 셀(twin memory cell)을 설명하기 위한 도면이다.
도 1을 참조하면, 트윈 메모리 셀(TMC)은 제1 메모리 셀(MC1) 및 제2 메모리 셀(MC2)를 포함한다.
구체적으로 설명하면, 제1 메모리 셀(MC1)은 제1 비트 라인(BL), 워드 라인(WL) 및 커먼 소오스 라인(CSL)과 연결되고, 제2 메모리 셀(MC2)은 제2 비트 라인(/BL), 워드 라인(WL) 및 커먼 소오스 라인(CSL)과 연결된다.
특히, 제1 메모리 셀(MC1)은 제1 가변 저항 소자(R1)와 제1 억세스 트랜지스터(A1)를 포함한다. 제1 억세스 트랜지스터(A1)의 제1 노드(예를 들어, 게이트 노드)는 워드 라인(WL)과 연결되고, 제1 억세스 트랜지스터(A1)의 제2 노드(예를 들 어, 소오스 노드)는 커먼 소오스 라인(CSL)과 연결되고, 제1 가변 저항 소자(R1)는 제1 비트 라인(BL)과 제1 억세스 트랜지스터(A1)의 제3 노드(예를 들어, 드레인 노드) 사이에 연결된다.
제2 메모리 셀(MC2)은 제2 가변 저항 소자(R2)와 제2 억세스 트랜지스터(A2)를 포함한다. 제2 억세스 트랜지스터(A2)의 제4 노드(예를 들어, 게이트 노드)는 워드 라인(WL)과 연결되고, 제2 억세스 트랜지스터(A2)의 제5 노드(예를 들어, 소오스 노드)는 커먼 소오스 라인(CSL)과 연결되고, 제2 가변 저항 소자(R2)는 제2 비트 라인(/BL)과 제2 억세스 트랜지스터(A2)의 제6 노드(예를 들어, 드레인 노드) 사이에 연결된다.
특히, 본 발명의 실시예들에 따른 비휘발성 메모리 장치에서 제1 및 제2 억세스 트랜지스터(A1, A2)가 커먼 소오스 라인(CSL2)과 연결되고, 제1 및 제2 가변 저항 소자(R1, R2)가 각각 제1 및 제2 비트 라인(BL, /BL)에 연결된다. 이와 같이 배치하는 것은, 트윈 메모리 셀(TMC)을 레이아웃 구현을 할 때 사이즈를 최소화하기 위함이다. 즉, 본원 발명의 실시예들에 따른 비휘발성 메모리 장치는, 제1 및 제2 억세스 트랜지스터가 비트 라인에 연결되고 제1 및 제2 가변 저항 소자가 커먼 소오스 라인에 연결되는 것에 비해 레이아웃 사이즈를 줄일 수 있다. 예시적인 레이아웃에 대해서는 도 6을 참조하여 후술한다.
제1 및 제2 가변 저항 소자(R1, R2)는 예를 들어, 페로브스카이트(perovskite)를 포함할 수 있다. 페로브스카이트는 망가나이트(Pr0 .7Ca0 .3MnO3, Pr0 .5Ca0 .5MnO3, 기타 PCMO, LCMO 등), 타이터네이트(STO:Cr), 지르코네이트(SZO:Cr, Ca2Nb2O7:Cr, Ta2O5:Cr) 등의 조합물(composition)을 사용할 수 있다. 가변 저항 소자(R1, R2)로 페로브스카이트를 예로 들었으나, 이에 한정되는 것은 아니다.
특히, 이러한 제1 및 제2 가변 저항 소자(R1, R2)는 극성을 가질 수 있는데, 제1 및 제2 가변 저항 소자(R1, R2)의 극성은 서로 동일한 방향으로 배치될 수 있다. 예를 들어, 제1 및 제2 가변 저항 소자(R1, R2)는 위쪽에 제1 극성(예를 들어, 양극(+))이 있고 아래쪽으로 제2 극성(예를 들어, 음극(-))이 있을 수 있다. 더 자세하게는, 제1 가변 저항 소자(R1)는 제1 비트 라인(BL) 방향으로 제1 극성(+)이 있고 제1 억세스 트랜지스터(A1) 방향으로 제2 극성(-)이 있을 수 있고, 제2 가변 저항 소자(R2)는 제2 비트 라인(/BL) 방향으로 제1 극성(+)이 있고 제2 억세스 트랜지스터(A2) 방향으로 제2 극성(-)이 있을 수 있다. 그런데, 양극(+), 음극(-)은 정의하는 방식에 따라 달라질 수 있는데, 본 명세서에서는 양극(+)에 인가되는 전압이 음극(-)에 인가되는 전압보다 높을 때, 제1 및 제2 가변 저항 소자(R1, R2)에 리셋 데이터가 라이트되는 것으로 정의한다.
특히, 제1 및 제2 메모리 셀(MC1, MC2)은 서로 다른 데이터가 저장된다. 이와 같이 함으로써, 하나의 메모리 셀(예를 들어, MC1)에 저장된 데이터를 리드할 때, 다른 메모리 셀(예를 들어, MC2)에 저장된 데이터를 레퍼런스로 사용할 수 있다. 즉, 센싱 마진이 향상되기 때문에, 리드 동작에서의 신뢰성이 향상된다. 한편, 제1 메모리 셀(MC1)을 레퍼런스로 사용할지, 제2 메모리 셀(MC2)을 레퍼런스로 사 용할지 여부는 설계에 따라 달라질 수 있다.
제1 및 제2 메모리 셀(MC1, MC2)에 데이터를 라이트하는 방법은 도 4를 참조하여 후술하고, 제1 및 제2 메모리 셀(MC1, MC2)로부터 데이터를 리드하는 방법은 도 5를 참조하여 후술한다.
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 회로도이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는 다수의 비트 라인(BL1~BLn, /BL1~/BLn), 다수의 워드 라인(WL0~WLn), 다수의 커먼 소오스 라인(CSL1~CSLn), 도 1에서 설명된 다수의 트윈 메모리 셀(TMC), 소오스 라인 선택부(10_1~10_n), 비트 라인 선택부(20_1~20_n), 데이터 라인(DL, /DL), 라이트 드라이버(30), 센스 앰프(40)를 포함한다.
소오스 라인 선택부(10_1~10_n)는 대응되는 커먼 소오스 라인(CSL1~CSLn)과 연결되어서, 선택 여부에 따라 커먼 소오스 라인(CSL2)의 전압 레벨을 조절한다. 예를 들어, 소오스 라인 선택부(10_1~10_n)는 소오스 라인 선택 신호(S1~Sn)에 응답하여 턴온되는 NMOS 트랜지스터일 수 있다.
비트 라인 선택부(20_1~20_n)는 대응되는 비트 라인(BL1~BLn, /BL1~/BLn)과 연결되어서, 비트 라인(BL1~BLn, /BL1~/BLn)과 데이터 라인(DL, /DL)을 선택적으로 연결한다.
라이트 드라이버(30)는 선택된 트윈 메모리 셀(TMC)에 데이터를 라이트하도록, 선택된 트윈 메모리 셀(TMC)과 커플링된 비트 라인(예를 들어, BLn, /BLn)의 전압을 조절하는 역할을 한다.
센스 앰프(40)는 선택된 트윈 메모리 셀(TMC)에 저장된 데이터를 리드할 수 있도록, 선택된 트윈 메모리 셀(TMC)과 커플링된 비트 라인(예를 들어, BLn, /BLn)의 전압을 조절하는 역할을 한다.
본 발명의 일 실시예에서는 다수의 비트 라인(BL1~BLn, /BL1~/BLn)이 제1 방향(예를 들어, 도면에서는 상하 방향)으로 연장되어 있고, 다수의 워드 라인(WL0~WLn)은 제1 방향과 다른 제2 방향(예를 들어, 도면에서는 좌우 방향)으로 연장되어 있을 수 있다. 다수의 커먼 소오스 라인(CSL2)은 다수의 비트 라인(BL1~BLn, /BL1~/BLn)과 나란하게 제1 방향으로 연장되어 있을 수 있다.
도 3은 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 회로도이다.
도 3을 참조하면, 본 발명의 다른 실시예가 일 실시예와 다른 점은, 다수의 커먼 소오스 라인(CSL2)이 다수의 워드 라인(WL0~WLn)과 나란하게 제2 방향으로 연장되어 있다는 점이다.
도 4는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 라이트 동작을 설명하기 위한 도면이다. 도 5는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 리드 동작을 설명하기 위한 도면이다.
도 4를 참조하여, 라이트 동작이 시작되면 우선 데이터를 라이트할 트윈 메모리 셀(TMC)을 선택한다. 도 4에서는 워드 라인(WL1)과 연결된 트윈 메모리 셀(TMC)에 데이터를 라이트하는 것을 예시하였다.
선택된 트윈 메모리 셀(TMC)의 제1 메모리 셀(MC1)에 리셋 데이터(고저항)를 라이트하고, 제2 메모리 셀(MC2)에 셋 데이터(저저항)를 라이트하는 경우는 다음과 같다. 선택된 트윈 메모리 셀(TMC)과 커플링된 제1 비트 라인(BLi, i=1~n)에 제1 라이트 전압을 인가하고 제2 비트 라인(/BLi, i=1~n)에 제1 라이트 전압보다 낮은 레벨의 제2 라이트 전압을 인가한다. 이 때, 커먼 소오스 라인(CSLi, i=1~n)은 플로팅시킨다. 그러면, 제1 비트 라인(BLi)에서 제2 비트 라인(/BLi)으로 전류(IWRITE(H))가 흐르게 된다. 이 경우, 제1 메모리 셀(MC1)에는 리셋 데이터가 라이트되고, 제2 메모리 셀(MC2)에는 셋 데이터가 라이트된다.
반대로, 선택된 트윈 메모리 셀(TMC)의 제1 메모리 셀(MC1)에 셋 데이터(저저항)를 라이트하고, 제2 메모리 셀(MC2)에 리셋 데이터(고저항)를 라이트하는 경우는 다음과 같다. 선택된 트윈 메모리 셀(TMC)과 커플링된 제1 비트 라인(BLi, i=1~n)에 제1 라이트 전압을 인가하고 제2 비트 라인(/BLi, i=1~n)에 제1 라이트 전압보다 높은 레벨의 제2 라이트 전압을 인가한다. 이 때, 커먼 소오스 라인(CSLi, i=1~n)은 플로팅시킨다. 그러면, 제2 비트 라인(/BLi)에서 제1 비트 라인(BLi)으로 전류(IWRITE(L))가 흐르게 된다. 이 경우, 제1 메모리 셀(MC1)에는 셋 데이터가 라이트되고, 제2 메모리 셀(MC2)에는 리셋 데이터가 라이트된다.
도 5를 참조하여, 리드 동작이 시작되면 우선 데이터를 리드할 트윈 메모리 셀(TMC)을 선택한다. 도 5에서는 워드 라인(WL1)과 연결된 트윈 메모리 셀(TMC)로부터 데이터를 리드하는 것을 예시하였다.
선택된 트윈 메모리 셀(TMC)과 커플링된 제1 비트 라인(BLi, i=1~n)에 제1 리드 전압을 인가하고 제2 비트 라인(/BLi, i=1~n)에 제2 리드 전압을 인가한다. 여기서, 제1 및 제2 리드 전압은 서로 동일할 수도 있으나, 이에 한정되는 것은 아니다. 이 때, 커먼 소오스 라인(CSLi, i=1~n)은 접지시킨다. 그러면, 제1 비트 라인(BLi)에서 커먼 소오스 라인(CSL2)을 통해서 접지로 전류(IREAD1)가 흐르고, 제2 비트 라인(/BLi)에서 커먼 소오스 라인(CSL2)을 통해서 전류(IREAD2)가 흐르게 된다. 제1 및 제2 메모리 셀(MC2)의 저항값에 따라 전류(IREAD1, IREAD2) 레벨이 달라진다. 센스 앰프(40)는 두 전류(IREAD1, IREAD2)간의 차이를 센싱할 수 있다.
도면에는 정확하게 도시하지는 않았으나, 커먼 소오스 라인(CSL2)에는 접지 전압을 인가하고, 센스 앰프(40)가 제1 및 제2 비트 라인(BLi, /BLi)에 제1 및 제2 리드 전류를 인가하고 유기되는 전압차를 센싱하여 제1 및 제2 메모리 셀(MC1, MC2)에 저장된 데이터를 리드할 수도 있다.
도 6은 본 발명의 실시예들에 따른 비휘발성 메모리 장치에서 사용되는 트윈 메모리 셀을 설명하기 위한 레이아웃도이다. 도 6에 도시된 레이아웃도는 예시적인 것에 불과하고, 본 발명의 권리 범위가 이에 한정되는 것은 아니다. 또한, 도 6에 도시된 레이아웃도는 도 2에 도시된 회로도 일부를 구현한 것이다. 도 7a 내지 도 7d는 각각 도 6의 A-A', B-B', C-C', D-D'를 따라 절단한 단면도이다. 도 6의 상측과 하측에 각각 2개의 트윈 메모리 셀(TMC)이 배치된 것을 예시적으로 도시한다.
도 6 내지 도 7d를 참조하면, 기판(sub) 내에 서로 분리되고 제1 방향으로 연장된 제1 및 제2 단위 액티브(active1, active2)가 형성되어 있다.
기판(sub) 상에는 제1 방향과 다른 제2 방향으로 연장되어 제1 및 제2 액티브(active1, active2)를 가로지르는 제1 및 제2 워드 라인(WL0, WL1)이 형성된다.
제1 및 제2 워드 라인(WL0, WL1) 사이의 제1 액티브(active1) 내에 제1 정션 영역(J1)이 형성되어 있고, 제1 및 제2 워드 라인(WL0, WL1) 각각에 대해서 제1 정션 영역(J1)의 반대편의 제1 액티브(active1) 내에 제2 정션 영역들(J2)이 형성되어 있다.
제1 및 제2 워드 라인(WL0, WL1) 사이의 제2 액티브(active2) 내에 제3 정션 영역(미도시)이 형성되어 있고, 제1 및 제2 워드 라인(WL0, WL1) 각각에 대해서 제3 정션 영역(J3)의 반대편의 제2 액티브(active2) 내에 제4 정션 영역들(J4)이 형성되어 있다.
제1 정션 영역(J1) 및 제3 정션 영역(J3)과 연결되고 제1 방향으로 연장된 커먼 소오스 라인(CSL2)이 형성되어 있다. 구체적으로, 커먼 소오스 라인(CSL2)은 각각 컨택(C3, C4)를 통해서 제1 정션 영역(J1)과 제3 정션 영역(J3)과 연결되어 있다.
가변 저항 소자들(R1, R2, R3, R4)는 각각 컨택(C1, C2, C5, C6)을 통해서 제2 정션 영역(J2)과 제4 정션 영역(J4)과 연결되어 있다. 가변 저항 소자들(R1, R2, R3, R4)은 페로브스카이트(perovskite) 또는 MTJ(Magnetic Tunnel Junction)일 수 있다. 즉, 저항 메모리 셀일 경우에는 페로브스카이트일 수 있고, 자기 메모리 셀일 경우에는 MTJ일 수 있다.
제1 비트 라인(BL2)은 제2 정션 영역들(J2)과 연결된 가변 저항 소자들(R1, R3)과 연결되어 있다.
제2 비트 라인(/BL2)은 제4 정션 영역들(J4)과 연결된 가변 저항 소자들(R2, R4)과 연결되어 있다.
도 7a 및 도 7b에 도시된 바와 같이, 가변 저항 소자들(R1, R2, R3, R4)은 커먼 소오스 라인(CSL2)보다 높은 레벨에 위치한다. 가변 저항 소자들(R1, R2, R3, R4)은 열 등에 의해 손상(damage)를 입을 수 있기 때문에, 가변 저항 소자들(R1, R2, R3, R4)보다 높은 레벨로는 배선 공정 등을 적게하는 것이 좋다. 즉, 커먼 소오스 라인(CSL2)이 가변 저항 소자들(R1, R2, R3, R4)보다 낮게 위치하고 있기 때문에, 커먼 소오스 라인이 가변 저항 소자들보다 높이 위치하는 경우에 비해 커먼 소오스 라인(CSL2)은 손상을 적게 입을 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1은 본 발명의 실시예들에 따른 비휘발성 메모리 장치에서 사용되는 트윈 메모리 셀(twin memory cell)을 설명하기 위한 도면이다.
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 회로도이다.
도 3은 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 회로도이다.
도 4는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 라이트 동작을 설명하기 위한 도면이다.
도 5는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 리드 동작을 설명하기 위한 도면이다.
도 6은 본 발명의 실시예들에 따른 비휘발성 메모리 장치에서 사용되는 트윈 메모리 셀을 설명하기 위한 레이아웃도이다.
도 7a 내지 도 7d는 각각 도 6의 A-A', B-B', C-C', D-D'를 따라 절단한 단면도이다.
(도면의 주요부분에 대한 부호의 설명)
BL1~BLn, /BL1~/BLn : 비트 라인 WL0~WLn : 워드 라인
CSL1~CSLn : 커먼 소오스 라인 TMC : 트윈 메모리 셀
10_1~10_n : 소오스 라인 선택부
20_1~20_n : 비트 라인 선택부
30 : 라이트 드라이버
40 : 센스 앰프

Claims (8)

  1. 제1 및 제2 비트 라인;
    워드 라인;
    커먼 소오스 라인; 및
    상기 제1 비트 라인, 상기 워드 라인 및 상기 커먼 소오스 라인과 연결된 제1 메모리 셀과, 상기 제1 비트 라인, 상기 워드 라인 및 상기 커먼 소오스 라인과 연결된 제2 메모리 셀을 포함하는 트윈 메모리 셀로서,
    상기 제1 메모리 셀은 제1 가변 저항 소자와 제1 억세스 트랜지스터를 포함하되, 상기 제1 억세스 트랜지스터의 제1 노드는 상기 워드 라인과 연결되고, 상기 제1 억세스 트랜지스터의 제2 노드는 상기 커먼 소오스 라인과 연결되고, 상기 제1 가변 저항 소자는 상기 제1 비트 라인과 상기 제1 억세스 트랜지스터의 제3 노드 사이에 연결되고,
    상기 제2 메모리 셀은 제2 가변 저항 소자와 제2 억세스 트랜지스터를 포함하되, 상기 제2 억세스 트랜지스터의 제4 노드는 상기 워드 라인과 연결되고, 상기 제2 억세스 트랜지스터의 제5 노드는 상기 커먼 소오스 라인과 연결되고, 상기 제2 가변 저항 소자는 상기 제2 비트 라인과 상기 제2 억세스 트랜지스터의 제6 노드 사이에 연결된 트윈 메모리 셀을 포함하는 비휘발성 메모리 장치.
  2. 제 1항에 있어서,
    상기 제1 메모리 셀의 제1 가변 저항 소자의 극성과, 상기 제2 메모리 셀의 제2 가변 저항 소자의 극성은 동일한 방향으로 배치된 비휘발성 메모리 장치.
  3. 제 1항 또는 제 2항에 있어서,
    상기 제1 비트 라인에 제1 라이트 전압을 인가하고 상기 제2 비트 라인에 상기 제1 라이트 전압보다 낮은 레벨의 제2 라이트 전압을 인가하고 상기 커먼 소오스 라인은 플로팅시켜, 상기 제1 비트 라인에서 상기 제2 비트 라인으로 전류를 흐르게 하여 상기 제1 및 제2 메모리 셀에 각각 서로 다른 논리 레벨의 데이터를 라이트하는 비휘발성 메모리 장치.
  4. 제 1항 또는 제 2항에 있어서,
    상기 제1 및 제2 비트 라인에 제1 및 제2 리드 전압을 인가하고 상기 커먼 소오스 라인은 상기 제1 및 제2 리드 전압보다 낮은 레벨의 전압을 인가하여, 상기 제1 및 제2 메모리 셀에 저장된 데이터를 리드하는 비휘발성 메모리 장치.
  5. 제 1항 또는 제 2항에 있어서,
    상기 제1 및 제2 비트 라인에 제1 및 제2 리드 전류를 인가하고 상기 커먼 소오스 라인은 접지 전압을 인가하여, 상기 제1 및 제2 메모리 셀에 저장된 데이터를 리드하는 비휘발성 메모리 장치.
  6. 기판;
    상기 기판 내에 서로 분리되고 제1 방향으로 연장된 제1 및 제2 단위 액티브;
    상기 기판 상에 상기 제1 방향과 다른 제2 방향으로 연장되어 상기 제1 및 제2 액티브를 가로지르는 형성된 제1 및 제2 워드 라인;
    상기 제1 및 제2 워드 라인 사이의 상기 제1 액티브 내에 형성된 제1 정션 영역과, 상기 제1 및 제2 워드 라인 각각에 대해서 상기 제1 정션 영역의 반대편의 제1 액티브 내에 형성된 제2 정션 영역들;
    상기 제1 및 제2 워드 라인 사이의 상기 제2 액티브 내에 형성된 제3 정션 영역과, 상기 제1 및 제2 워드 라인 각각에 대해서 상기 제3 정션 영역의 반대편의 제2 액티브 내에 형성된 제4 정션 영역들;
    상기 제1 및 제3 정션 영역과 연결되고 상기 제1 방향으로 연장된 커먼 소오스 라인;
    상기 제2 정션 영역들과 상기 제4 정션 영역들과 각각 연결된 가변 저항 소자들;
    상기 제2 정션 영역들과 연결된 가변 저항 소자들과 커플링된 제1 비트 라인; 및
    상기 제4 정션 영역들과 연결된 가변 저항 소자들과 커플링된 제2 비트 라인을 포함하는 비휘발성 메모리 장치.
  7. 제 6항에 있어서,
    상기 가변 저항 소자들은 상기 커먼 소오스 라인보다 높은 레벨에 위치하는 비휘발성 메모리 장치.
  8. 제 6항에 있어서,
    상기 가변 저항 소자는 페로브스카이트(perovskite) 또는 MTJ(Magnetic Tunnel Junction)인 비휘발성 메모리 장치.
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