JP2010079974A - 半導体記憶装置 - Google Patents
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Abstract
【課題】温度の変動や電源の変動に対するデータの読み出し動作への影響を低減する。
【解決手段】半導体記憶装置10は、記憶データに基づいて第1の抵抗状態と第2の抵抗状態とを有するメモリセルMCと、メモリセルMCに接続されたビット線BLと、メモリセルMCの記憶データを判別するための参照電流を生成し、かつ第1の抵抗状態に固定された参照セルRCと、参照セルRCに接続された参照ビット線RBLと、メモリセルMCに印加される読み出し電圧と、参照セルRCに印加される参照電圧とを生成する生成回路15とを含む。
【選択図】 図8
【解決手段】半導体記憶装置10は、記憶データに基づいて第1の抵抗状態と第2の抵抗状態とを有するメモリセルMCと、メモリセルMCに接続されたビット線BLと、メモリセルMCの記憶データを判別するための参照電流を生成し、かつ第1の抵抗状態に固定された参照セルRCと、参照セルRCに接続された参照ビット線RBLと、メモリセルMCに印加される読み出し電圧と、参照セルRCに印加される参照電圧とを生成する生成回路15とを含む。
【選択図】 図8
Description
本発明は、半導体記憶装置に係り、例えば記憶データに基づいて抵抗値が変化する抵抗変化素子を備えた半導体記憶装置に関する。
抵抗変化型メモリの一種として、磁気ランダムアクセスメモリ(MRAM:magnetic random access memory)が知られている。MRAMは、磁気抵抗(magnetoresistive)効果を利用してメモリセルに“1”または“0”情報を蓄積させることでメモリ動作を行うデバイスであり、不揮発性、高集積性、高信頼性、低消費電力性、及び高速動作を兼ね備えたユニバーサルなメモリデバイスの候補の一つとして位置付けられている。
磁気抵抗効果のうち、トンネル磁気抵抗(TMR: tunneling magnetoresistive)効果を示す素子を用いたMRAMが数多く報告されている。TMR効果素子としては、2枚の強磁性層とこれらに挟まれた非磁性層とからなる積層構造を有し、スピン偏極トンネル効果による磁気抵抗の変化を利用したMTJ(magnetic tunnel junction)素子を使用するのが一般的である。MTJ素子は、2枚の強磁性層の磁化配列によって、低抵抗状態と高抵抗状態とをとり得る。低抵抗状態を“0”と定義し、高抵抗状態を“1”と定義する。
MTJ素子を用いたMRAMのデータ読み出しは、MTJ素子に所定の読出し電圧を印加し、出力される信号電流を参照電流と比較することで、MTJ素子の抵抗値を判定する方法で行う。或いは、MTJ素子に所定の読出し電流を印加し、出力される信号電圧を参照電圧と比較することで、MTJ素子の抵抗値を判定する方法で行っても良い。
ところで、特許文献1には、ある読出し電圧を印加したときの“0”メモリセル電流と“1”メモリセル電流との中間の電流が参照セルに流れるように制御される参照電圧を生成する方法が開示されている。しかし、特許文献1に示される方法では、参照電圧の生成に多くのオペアンプを必要とするため、消費電力の増大、回路面積の増大という問題がある。
米国特許第6,385,109号明細書
本発明は、温度の変動や電源の変動に対するデータの読み出し動作への影響を低減することで、高精度な読み出し動作を実現することが可能な半導体記憶装置を提供する。
本発明の一態様に係る半導体記憶装置は、記憶データに基づいて第1の抵抗状態と第2の抵抗状態とを有するメモリセルと、前記メモリセルに接続されたビット線と、前記メモリセルの記憶データを判別するための参照電流を生成し、かつ前記第1の抵抗状態に固定された参照セルと、前記参照セルに接続された参照ビット線と、前記メモリセルに印加される読み出し電圧と、前記参照セルに印加される参照電圧とを生成する生成回路とを具備する。また、前記生成回路は、第1のノードに接続された定電流源と、前記第1のノードと第2のノードとの間に接続され、かつ前記第1の抵抗状態に固定された第1のレプリカセルと、前記第2のノードと第3のノードとの間に接続され、かつ前記第2の抵抗状態に固定された第2のレプリカセルと、前記第1のノードと第4のノードとの間に接続された第1の抵抗素子と、前記第4のノードと前記第3のノードとの間に接続され、かつ前記第1の抵抗素子と同じ抵抗値を有する第2の抵抗素子とを具備する。そして、前記読み出し電圧は、前記第2のノードから出力され、前記参照電圧は、前記第4のノードから出力される。
本発明によれば、温度の変動や電源の変動に対するデータの読み出し動作への影響を低減することで、高精度な読み出し動作を実現することが可能な半導体記憶装置を提供することができる。
以下、本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
[第1の実施形態]
[1.抵抗変化型メモリ10の構成]
図1は、本発明の第1の実施形態に係る抵抗変化型メモリ10の構成を示す概略図である。抵抗変化型メモリ10は、メモリコア11、周辺回路(peripheral circuit)12、及び制御回路(controller)13を備えている。周辺回路12は、メモリコア11に対して、アドレスの供給、各種電圧の供給、及びデータの入出力などの動作を実行する。制御回路13は、データの書き込み動作、及びデータの読み出し動作などに必要な各種の制御信号をメモリコア11に供給することで、メモリコア11の動作を制御する。
[1.抵抗変化型メモリ10の構成]
図1は、本発明の第1の実施形態に係る抵抗変化型メモリ10の構成を示す概略図である。抵抗変化型メモリ10は、メモリコア11、周辺回路(peripheral circuit)12、及び制御回路(controller)13を備えている。周辺回路12は、メモリコア11に対して、アドレスの供給、各種電圧の供給、及びデータの入出力などの動作を実行する。制御回路13は、データの書き込み動作、及びデータの読み出し動作などに必要な各種の制御信号をメモリコア11に供給することで、メモリコア11の動作を制御する。
メモリコア11は、複数のメモリユニットMUが行列状に配置されて構成されている。各メモリユニットMUは、メモリセルアレイMCA、ロウデコーダRD、カラムデコーダCD、センスアンプSA、及び書き込み回路(ライトドライバ)WDなどを含む。メモリユニットMUの具体的な構成については、後述する。
メモリコア11に含まれるメモリユニットMUの数については特に制限はなく、本実施形態では、一例として、(4×4)個のメモリユニットMUを図1に示している。メモリコア11の列数は、抵抗変化型メモリ10の入出力(IO)数に対応する。本実施形態では、行方向には4個のメモリユニットMUが配列されているので、IO数は4である。抵抗変化型メモリ10のIO数が4である場合、データの読み出し時又は書き込み時には、行方向に配列された4個のメモリユニットMUが同時に活性化される。
図2は、1個のメモリユニットMUの構成を示すブロック図である。なお、図2のメモリユニットMUは、読み出し系の部分を抽出して示している。
メモリセルアレイMCAは、マトリクス状に配置された(m×n)個のメモリセルMCから構成されている。“m”及び“n”はそれぞれ、1以上の自然数である。メモリセルアレイMCAには、それぞれが行方向に延在するように、m本のワード線WL1〜WLmが配設されている。また、メモリセルアレイMCAには、それぞれが列方向に延在するように、n本のビット線BL1〜BLnが配設されている。ビット線BLとワード線WLとの交差領域には、メモリセルMCが配置され、各メモリセルMCは、これに対応するビット線BL及びワード線WLに接続される。
メモリセルアレイMCAに対応して設けられたm個の参照セルRCは、メモリセルアレイMCAのロウ方向に隣接して配置されている。m個の参照セルRCは、カラム方向に延在する1本の参照ビット線RBLに接続され、カラム方向に並んで配置される。また、m個の参照セルRCはそれぞれ、m本のワード線WL1〜WLmに接続されている。参照セルRCは、メモリセルMCに記憶されたデータを判別するために必要な参照電流を生成する役割を担う。
ワード線WL1〜WLmには、ロウデコーダRDが接続されている。ロウデコーダRDは、周辺回路12から送られるアドレスに基づいて、ワード線WL1〜WLmのいずれかを選択する。
ビット線BL1〜BLnには、カラムデコーダCDが接続されている。カラムデコーダCDは、周辺回路12から送られるアドレスに基づいて、ビット線BL1〜BLnのいずれかを選択する。また、参照ビット線RBLには、カラムデコーダCDが接続されている。カラムデコーダCDは、データ読み出し時に、参照ビット線RBLを選択する。
電圧調整回路14は、周辺回路12に含まれる電圧生成回路15から供給される読み出し電圧VM、及び参照電圧VRを受ける。そして、電圧調整回路14は、カラムデコーダCDによって選択されたビット線BL(すなわち、アクセスされたメモリセルMCに接続されたビット線BL)を読み出し電圧VMに設定する。また、電圧調整回路14は、参照ビット線RBLを参照電圧VRに設定する。
センスアンプSAは、データの読み出し時に、カラムデコーダCDによって選択されたビット線BLに流れるセル電流と、参照ビット線RBLに流れる参照電流とを用いて、アクセスされたメモリセルMCのデータを検知増幅する。
[2.メモリセルMCの構成]
抵抗変化型メモリとしては、磁気ランダムアクセスメモリ(MRAM:magnetic random access memory)、ReRAM(resistance random access memory)、相変化ランダムアクセスメモリ(PRAM:phase-change random access memory)など様々な種類のメモリを使用することが可能である。本実施形態では、MRAMを一例に挙げて説明する。MRAMは、トンネル磁気抵抗(TMR:tunneling magnetoresistive)効果を利用するMTJ(magnetic tunnel junction)素子を記憶素子として備え、このMTJ素子の磁化状態により情報を記憶する。
抵抗変化型メモリとしては、磁気ランダムアクセスメモリ(MRAM:magnetic random access memory)、ReRAM(resistance random access memory)、相変化ランダムアクセスメモリ(PRAM:phase-change random access memory)など様々な種類のメモリを使用することが可能である。本実施形態では、MRAMを一例に挙げて説明する。MRAMは、トンネル磁気抵抗(TMR:tunneling magnetoresistive)効果を利用するMTJ(magnetic tunnel junction)素子を記憶素子として備え、このMTJ素子の磁化状態により情報を記憶する。
図3は、メモリセルMCの構成を示す回路図である。メモリセルMCは、抵抗変化素子としてのMTJ素子(磁気抵抗素子)20、及び選択トランジスタ21を備えている。選択トランジスタ21は、例えばNチャネルMOSFET(metal oxide semiconductor field effect transistor)から構成される。MTJ素子20の一端は、ビット線BLに接続され、その他端は、選択トランジスタ21のドレインに接続されている。選択トランジスタ21のゲートは、ワード線WLに接続されている。選択トランジスタ21のソースは、データの読み出し時、例えばソース線を介して接地される(接地電圧VSSが印加される)。
図4は、MTJ素子20の構成を示す断面図である。MTJ素子20は、下部電極22、固定層23、中間層(非磁性層)24、記録層(自由層)25、上部電極26が順に積層されて構成されている。なお、MTJ素子20を構成する層は、積層順序が逆転していても構わない。
固定層23は、強磁性材料からなり、その磁化方向が固定されている。例えば、固定層23に隣接して反強磁性層(図示せず)を設けることで、固定層23の磁化方向を固定することができる。自由層25は、強磁性材料からなり、その磁化方向が可変である。中間層24は、非磁性材料からなり、具体的には、非磁性金属、非磁性半導体、絶縁体などを用いることが可能である。
固定層23及び自由層25の容易磁化方向は膜面に垂直であってもよいし(垂直磁化)、膜面に平行であってもよい(面内磁化)。垂直磁化型の場合、面内磁化型のように磁化方向を決定するのに素子形状を制御する必要がなく、微細化に適しているという利点がある。
なお、固定層23及び自由層25の各々は、図示するような単層に限定されず、複数の強磁性層からなる積層構造であってもよい。また、固定層23及び自由層25の各々は、第1の強磁性層/非磁性層/第2の強磁性層の3層からなり、第1及び第2の強磁性層の磁化方向が反平行状態となるように磁気結合(層間交換結合)した反強磁性結合構造であってもよいし、第1及び第2の強磁性層の磁化方向が平行状態となるように磁気結合(層間交換結合)した強磁性結合構造であってもよい。
また、MTJ素子20は、ダブルジャンクション構造を有していてもよい。ダブルジャンクション構造のMTJ素子20は、第1の固定層、第1の中間層、自由層、第2の中間層、第2の固定層が順に積層された積層構造を有する。このようなダブルジャンクション構造は、スピン注入による自由層25の磁化反転を制御しやすいという利点がある。
図5(a)及び(b)はそれぞれ、MTJ素子20の低抵抗状態及び高抵抗状態を説明する図である。以下に、スピン注入書き込み方式によるMTJ素子20の低抵抗状態及び高抵抗状態について説明する。なお、この説明において、電流とは、電子の流れをいうものとする。
まず、固定層23と自由層25との磁化方向が平行となる平行状態(低抵抗状態)について説明する。この場合、固定層23から自由層25へ向かう電流を供給する。固定層23を通過した電子のうちマジョリティーな電子は、固定層23の磁化方向と平行なスピンを有する。このマジョリティーな電子のスピン角運動量が自由層25に移動することにより、スピントルクが自由層25に印加され、自由層25の磁化方向は、固定層23の磁化方向と平行に揃えられる。この平行配列のときはMTJ素子20の抵抗値は最も小さくなり、この場合を “0”データと規定する。また、この低抵抗状態の抵抗値をRminと表記する。
次に、固定層23と自由層25との磁化方向が反平行となる反平行状態(高抵抗状態)について説明する。この場合、自由層25から固定層23へ向かう電流を供給する。固定層23によって反射された電子のうちマジョリティーな電子は、固定層23の磁化方向と反平行のスピンを有する。このマジョリティーな電子のスピン角運動量が自由層25に移動することにより、スピントルクが自由層25に印加され、自由層25の磁化方向は、固定層23の磁化方向と反平行に揃えられる。この反平行配列のときはMTJ素子20の抵抗値は最も大きくなり、この場合を “1”データと規定する。また、この高抵抗状態の抵抗値をRmaxと表記する。
図6は、参照セルRCの構成を示す回路図である。参照セルRCは、固定抵抗素子30、及び選択トランジスタ31を備えている。選択トランジスタ31は、例えばNチャネルMOSFETから構成される。固定抵抗素子30の一端は、参照ビット線RBLに接続され、その他端は、選択トランジスタ31のドレインに接続されている。選択トランジスタ31のゲートは、ワード線WLに接続されている。選択トランジスタ31のソースは、例えばソース線を介して接地されている。
固定抵抗素子30は、低抵抗状態のメモリセルMCの抵抗値Rminに固定される。固定抵抗素子30は、MTJ素子20と同様のプロセスで形成され、MTJ素子20と同様の積層構造を有している。そして、固定抵抗素子30を構成する2つの磁性層は、これらの磁化状態が平行配列になるように固定される。
[3.電圧生成回路15の構成]
次に、各メモリユニットMUに読み出し電圧VM、及び参照電圧VRを供給する電圧生成回路15の構成について説明する。図7は、電圧生成回路15の構成を示す概略図である。電圧生成回路15は、周辺回路12に含まれ、全メモリユニットMUに対して1個設けられる。そして、電圧生成回路15は、読み出し電圧VM、及び参照電圧VRを生成し、これらを各メモリユニットMUに供給する。
次に、各メモリユニットMUに読み出し電圧VM、及び参照電圧VRを供給する電圧生成回路15の構成について説明する。図7は、電圧生成回路15の構成を示す概略図である。電圧生成回路15は、周辺回路12に含まれ、全メモリユニットMUに対して1個設けられる。そして、電圧生成回路15は、読み出し電圧VM、及び参照電圧VRを生成し、これらを各メモリユニットMUに供給する。
図8は、電圧生成回路15の構成を示す回路図である。電圧生成回路15は、定電流源40と、4個のレプリカセル41〜44とを備えている。4個のレプリカセル41〜44は、メモリセルMCと同様の構成を有しており、メモリセルMCと同じ抵抗状態を取ることができる。レプリカセル41は、抵抗変化素子41−1と選択トランジスタ41−2とが直列に接続されて構成されている。レプリカセル42〜44も、レプリカセル41と同様の構成である。
定電流源40は、電源電圧端子VDDとノードN1との間に接続され、このノードN1にバイアス電流Ibiasを供給する。レプリカセル41の電流経路の一端はノードN1に接続され、その他端はノードN2に接続されている。レプリカセル42の電流経路の一端はノードN2に接続され、その他端はノードN3に接続されている。レプリカセル43の電流経路の一端はノードN1に接続され、その他端はノードN4に接続されている。レプリカセル44の電流経路の一端はノードN4に接続され、その他端はノードN3に接続されている。ノードN3は、接地されている。
抵抗変化素子41−1は、参照セルRCと同じ抵抗値、すなわち低抵抗状態のメモリセルMCの抵抗値Rminに固定される。抵抗変化素子42−1は、高抵抗状態のメモリセルMCの抵抗値Rmaxに固定される。抵抗変化素子43−1は、抵抗値Rminに固定される。抵抗変化素子44−1は、抵抗変化素子43−1と同じ抵抗値、すなわち抵抗値Rminに固定される。なお、抵抗変化素子43−1及び44−1は、抵抗値Rmaxに固定されていても構わない。
選択トランジスタ41−2、42−2、43−2及び44−2のゲートには、制御回路13から制御信号(リードイネーブル信号)ENが供給されている。リードイネーブル信号ENは、読み出し動作時に活性化され(ハイレベルに設定され)、それ以外では非活性化される(ローレベルに設定される)。従って、選択トランジスタ41−2、42−2、43−2及び44−2は、読み出し動作時にオンする。
このように構成された電圧生成回路15は、メモリセルMCに印加される読み出し電圧VMをノードN2から出力し、参照セルRCに印加される参照電圧VRをノードN3から出力する。抵抗変化素子41−1、42−1、43−1及び44−1の抵抗値(すなわち、レプリカセル41、42、43及び44の抵抗値)を図8のように固定すると、参照電圧VRは、以下の式から算出される。
VR=(VM/2)×(1+Rmin/Rmax)
参照セルRCの抵抗値はRminに固定されているため、参照電圧VRを印加した時に参照セルRCに流れる参照電流Irefは、以下の式から算出される。
Iref=VR/Rmin=(VM/2)×(1/Rmin+1/Rmax)
この式から明らかなように、参照電流Irefは、読み出し電圧VMが印加された“0”メモリセル(“0”データを記憶したメモリセル)に流れるセル電流と、読み出し電圧VMが印加された“1”メモリセル(“1”データを記憶したメモリセル)に流れるセル電流との中間の電流に設定される。
VR=(VM/2)×(1+Rmin/Rmax)
参照セルRCの抵抗値はRminに固定されているため、参照電圧VRを印加した時に参照セルRCに流れる参照電流Irefは、以下の式から算出される。
Iref=VR/Rmin=(VM/2)×(1/Rmin+1/Rmax)
この式から明らかなように、参照電流Irefは、読み出し電圧VMが印加された“0”メモリセル(“0”データを記憶したメモリセル)に流れるセル電流と、読み出し電圧VMが印加された“1”メモリセル(“1”データを記憶したメモリセル)に流れるセル電流との中間の電流に設定される。
読み出し電圧VMは、定電流源40によって供給されるバイアス電流Ibiasによって制御され、以下の式から算出される。
VM=2×Ibias×Rmin×Rmax/(Rmin+Rmax)
[4.電圧調整回路14の構成]
次に、各メモリユニットMUに含まれる電圧調整回路14の構成について説明する。図9は、電圧調整回路14の構成を示す回路図である。なお、図9は、カラムデコーダCDによって選択された1本のビット線BLと、カラムデコーダCDによって選択された参照ビット線RBLとが電圧調整回路14及びセンスアンプSAに接続された様子を示している。
VM=2×Ibias×Rmin×Rmax/(Rmin+Rmax)
[4.電圧調整回路14の構成]
次に、各メモリユニットMUに含まれる電圧調整回路14の構成について説明する。図9は、電圧調整回路14の構成を示す回路図である。なお、図9は、カラムデコーダCDによって選択された1本のビット線BLと、カラムデコーダCDによって選択された参照ビット線RBLとが電圧調整回路14及びセンスアンプSAに接続された様子を示している。
電圧調整回路14は、2個のオペアンプ14−1及び14−2と、2個のNチャネルMOSFET14−3及び14−4とを備えている。MOSFET14−3のドレインは、センスアンプSAの第1の入力端子に接続されている。MOSFET14−3のソースは、カラムデコーダCD(図示せず)を介して、アクセスされたメモリセルMCに接続するビット線BLに接続されている。MOSFET14−3のゲートは、オペアンプ14−1の出力端子に接続されている。オペアンプ14−1の非反転入力端子には、電圧生成回路15から読み出し電圧VMが供給される。オペアンプ14−1の反転入力端子は、MOSFET14−3のソースに接続されている。
MOSFET14−4のドレインは、センスアンプSAの第2の入力端子に接続されている。MOSFET14−4のソースは、カラムデコーダCD(図示せず)を介して、参照ビット線RBLに接続されている。MOSFET14−4のゲートは、オペアンプ14−2の出力端子に接続されている。オペアンプ14−2の非反転入力端子には、電圧生成回路15から参照電圧VRが供給される。オペアンプ14−2の反転入力端子は、MOSFET14−4のソースに接続されている。
このように構成された電圧調整回路14では、オペアンプ14−1によってビット線BLは読み出し電圧VMに設定され、また、オペアンプ14−2によって参照ビット線RBLは参照電圧VRに設定される。よって、アクセスされたメモリセルMCには読み出し電圧VMが印加され、参照セルRCには参照電圧VRが印加される。なお、データの読み出し時において、参照ビット線RBLには、例えば、アクセスされたメモリセルMCと同じ行の参照セルRC、すなわちアクセスされたメモリセルMCと同じワード線WLに接続された参照セルRCが接続される。
この時、メモリセルMCはそれの記憶するデータに応じた抵抗値Rdataを有しており、ビット線BLには、抵抗値Rdataと読み出し電圧VMとで決まるセル電流Icellが流れる。一方、参照セルRCの抵抗値はRminに固定されており、参照ビット線RBLには、抵抗値Rminと参照電圧VRとで決まる参照電流Irefが流れる。この参照電流Irefは、前述した関係式に示す通り、読み出し電圧VMが印加された“0”メモリセルに流れるセル電流と、読み出し電圧VMが印加された“1”メモリセルに流れるセル電流との中間の電流に設定される。従って、センスアンプSAは、セル電流Icellと参照電流Irefとを比較することで、アクセスされたメモリセルMCの抵抗状態を判別することができ、よって、メモリセルMCに記憶されたデータを検知することができる。
[5.実施例]
参照セルRCの抵抗値、及びレプリカセルの抵抗値は、図8及び図9に示した抵抗値を反転したものであってもよい。このようにして電圧生成回路15及び参照セルRCを構成した場合でも、所望の参照電流Irefを生成することができる。
参照セルRCの抵抗値、及びレプリカセルの抵抗値は、図8及び図9に示した抵抗値を反転したものであってもよい。このようにして電圧生成回路15及び参照セルRCを構成した場合でも、所望の参照電流Irefを生成することができる。
図10は、電圧生成回路15の他の構成例を示す回路図である。レプリカセル41に含まれる抵抗変化素子41−1は、高抵抗状態のメモリセルMCの抵抗値Rmaxに固定される。レプリカセル42に含まれる抵抗変化素子42−1は、低抵抗状態のメモリセルMCの抵抗値Rminに固定される。レプリカセル43に含まれる抵抗変化素子43−1は、抵抗値Rmaxに固定される。レプリカセル44に含まれる抵抗変化素子44−1は、抵抗変化素子43−1と同じ抵抗値、すなわち抵抗値Rmaxに固定される。なお、抵抗変化素子43−1及び44−1は、抵抗値Rminに固定されていても構わない。
図11は、電圧調整回路14を中心に示したメモリユニットMUの構成を示す回路図である。なお、電圧調整回路14の構成は、図9と同じである。
図11に示すように、参照セルRCの抵抗値は、レプリカセル41(具体的には、抵抗変化素子41−1)と同じ抵抗値、すなわち抵抗値Rmaxに固定されている。よって、参照ビット線RBLには、抵抗値Rmaxと参照電圧VRとで決まる参照電流Irefが流れる。
ここで、抵抗変化素子41−1、42−1、43−1及び44−1の抵抗値(すなわち、レプリカセル41、42、43及び44の抵抗値)を図10のように固定すると、参照電圧VRは、以下の式から算出される。
VR=(VM/2)×(1+Rmax/Rmin)
参照セルRCの抵抗値はRmaxに固定されているため、参照電圧VRを印加した時に参照セルRCに流れる参照電流Irefは、以下の式から算出される。
Iref=VR/Rmax=(VM/2)×(1/Rmin+1/Rmax)
この式から明らかなように、参照電流Irefは、読み出し電圧VMが印加された“0”メモリセルに流れるセル電流と、読み出し電圧VMが印加された“1”メモリセルに流れるセル電流との中間の電流に設定される。
VR=(VM/2)×(1+Rmax/Rmin)
参照セルRCの抵抗値はRmaxに固定されているため、参照電圧VRを印加した時に参照セルRCに流れる参照電流Irefは、以下の式から算出される。
Iref=VR/Rmax=(VM/2)×(1/Rmin+1/Rmax)
この式から明らかなように、参照電流Irefは、読み出し電圧VMが印加された“0”メモリセルに流れるセル電流と、読み出し電圧VMが印加された“1”メモリセルに流れるセル電流との中間の電流に設定される。
以上詳述したように第1の実施形態では、データの読み出し時にメモリセルMCに印加する読み出し電圧VMと、参照セルRCに印加する参照電圧VRとを生成する電圧生成回路15を、4個のレプリカセル41〜44を用いて生成するようにしている。そして、参照セルRCの抵抗値をRminに固定し、さらにレプリカセル41〜44の抵抗値を図8に示した所定の抵抗値に固定することで、参照電圧VR印加時に参照セルRCに流れる参照電流Irefを、低抵抗状態と高抵抗状態とのセル電流の中間の電流に設定するようにしている。
従って第1の実施形態によれば、メモリセルMCと同様の構成を有するレプリカセルは、温度の変動や電源の変動に対してメモリセルMCの特性に追随する。よって、メモリセルMCの低抵抗状態及び高抵抗状態での抵抗値が変動した場合、読み出し電圧VM及び参照電圧VRも同様に変動する。このため、温度の変動や電源の変動に対するデータの読み出し動作への影響を低減することが可能となる。この結果、高精度な読み出し動作を実現することが可能となり、データの信頼性を向上させることができる。
また、オペアンプを使用せずに電圧生成回路15を構成できるため、読み出し回路全体で使用するオペアンプの数を削減することができる。これにより、消費電力の削減、及び回路面積の削減が可能となる。
[第2の実施形態]
第2の実施形態は、第1の実施形態に比べて、さらにオペアンプの数を削減する。このために、MOSFETから構成される電圧クランプ回路50を各メモリユニットMUに設け、この電圧クランプ回路50がビット線BL及び参照ビット線RBLを所定の読み出し電圧及び参照電圧に設定するようにしている。そして、電圧クランプ回路50を構成するMOSFETに印加される読み出し制御電圧VCLMP、及び制御電圧VREFを生成する電圧転送回路51を周辺回路12内に新たに設けるようにしている。
第2の実施形態は、第1の実施形態に比べて、さらにオペアンプの数を削減する。このために、MOSFETから構成される電圧クランプ回路50を各メモリユニットMUに設け、この電圧クランプ回路50がビット線BL及び参照ビット線RBLを所定の読み出し電圧及び参照電圧に設定するようにしている。そして、電圧クランプ回路50を構成するMOSFETに印加される読み出し制御電圧VCLMP、及び制御電圧VREFを生成する電圧転送回路51を周辺回路12内に新たに設けるようにしている。
[1.電圧転送回路51の構成]
図12は、本発明の第2の実施形態に係る電圧転送回路51の構成を示す概略図である。電圧転送回路51は、周辺回路12に含まれ、全メモリユニットMUに対して1個設けられる。電圧転送回路51は、電圧生成回路15から読み出し電圧VM、及び参照電圧VRを受ける。そして、電圧転送回路51は、読み出し電圧VM、及び参照電圧VRを用いて、読み出し制御電圧VCLMP、及び制御電圧VREFを生成する。これら読み出し制御電圧VCLMP、及び制御電圧VREFは、各メモリユニットMUに供給される。なお、電圧生成回路15の構成は、図8と同じである。
図12は、本発明の第2の実施形態に係る電圧転送回路51の構成を示す概略図である。電圧転送回路51は、周辺回路12に含まれ、全メモリユニットMUに対して1個設けられる。電圧転送回路51は、電圧生成回路15から読み出し電圧VM、及び参照電圧VRを受ける。そして、電圧転送回路51は、読み出し電圧VM、及び参照電圧VRを用いて、読み出し制御電圧VCLMP、及び制御電圧VREFを生成する。これら読み出し制御電圧VCLMP、及び制御電圧VREFは、各メモリユニットMUに供給される。なお、電圧生成回路15の構成は、図8と同じである。
図13は、電圧転送回路51の構成を示す回路図である。電圧転送回路51は、ダミーセンスアンプ52と、2個のオペアンプ53及び54と、2個のNチャネルMOSFET55及び56と、2個のレプリカセル57及び58とを備えている。ダミーセンスアンプ52は、センスアンプSAと同じ構成を有している。
MOSFET55のドレインは、ダミーセンスアンプ52の第1の入力端子に接続されている。MOSFET55のソースは、レプリカセル57に接続されている。MOSFET55のゲートは、オペアンプ53の出力端子に接続されている。オペアンプ53の非反転入力端子には、電圧生成回路15から読み出し電圧VMが供給される。オペアンプ53の反転入力端子は、MOSFET55のソースに接続されている。
MOSFET56のドレインは、ダミーセンスアンプ52の第2の入力端子に接続されている。MOSFET56のソースは、レプリカセル58に接続されている。MOSFET56のゲートは、オペアンプ54の出力端子に接続されている。オペアンプ54の非反転入力端子には、電圧生成回路15から参照電圧VRが供給される。オペアンプ54の反転入力端子は、MOSFET56のソースに接続されている。
2個のレプリカセル57及び58は、メモリセルMCと同様の構成を有しており、メモリセルMCと同じ抵抗状態を取ることができる。レプリカセル57は、抵抗変化素子57−1と選択トランジスタ57−2とが直列に接続されて構成されている。レプリカセル58は、抵抗変化素子58−1と選択トランジスタ58−2とが直列に接続されて構成されている。
抵抗変化素子57−1及び58−1はそれぞれ、低抵抗状態のメモリセルMCの抵抗値Rminに固定される。なお、抵抗変化素子57−1及び58−1はそれぞれ、高抵抗状態のメモリセルMCの抵抗値Rmaxに固定されていても構わない。選択トランジスタ57−2及び58−2のゲートには、制御回路13から制御信号(リードイネーブル信号)ENが供給されている。従って、選択トランジスタ57−2及び58−2は、読み出し動作時にオンする。
このように構成された電圧転送回路51は、オペアンプ53の出力端子から読み出し制御電圧VCLMPを生成し、オペアンプ54の出力端子から制御電圧VREFを生成する。ここで、MOSFET55のソース電圧(すなわち、レプリカセル57に印加される電圧)は、オペアンプ53によって読み出し電圧VMに設定される。また、MOSFET56のソース電圧(すなわち、レプリカセル58に印加される電圧)は、オペアンプ54によって参照電圧VRに設定される。よって、読み出し制御電圧VCLMPに対応するMOSFET55のゲート電圧は、“VM+Vth”に設定される。また、制御電圧VREFに対応するMOSFET56のゲート電圧は、“VR+Vth”に設定される。“Vth”は、MOSFETの閾値電圧である。これら読み出し制御電圧VCLMP、及び制御電圧VREFは、各メモリユニットMUに供給される。
[2.電圧クランプ回路50の構成]
次に、各メモリユニットMUに含まれる電圧クランプ回路50の構成について説明する。図14は、1個のメモリユニットMUの構成を示すブロック図である。なお、図14のメモリユニットMUは、読み出し系の部分を抽出して示している。
次に、各メモリユニットMUに含まれる電圧クランプ回路50の構成について説明する。図14は、1個のメモリユニットMUの構成を示すブロック図である。なお、図14のメモリユニットMUは、読み出し系の部分を抽出して示している。
各メモリユニットMUに含まれる電圧クランプ回路50は、センスアンプSAと、カラムデコーダCD(具体的には、選択されたビット線BL、及び参照ビット線RBL)との間に接続されている。電圧クランプ回路50は、電圧転送回路51から読み出し制御電圧VCLMP、及び制御電圧VREFを受ける。そして、電圧クランプ回路50は、読み出し制御電圧VCLMP、及び制御電圧VREFを用いて、選択されたビット線BL、及び参照ビット線RBLをそれぞれ、読み出し電圧VM、及び参照電圧VRに設定する。
図15は、電圧クランプ回路50の構成を示す回路図である。電圧クランプ回路50は、電圧クランプ用の2個のNチャネルMOSFET50−1及び50−2を備えている。MOSFET50−1のドレインは、センスアンプSAの第1の入力端子に接続されている。MOSFET50−1のドレインは、カラムデコーダCD(図示せず)を介して、アクセスされたメモリセルMCに接続するビット線BLに接続される。MOSFET50−1のゲートには、電圧転送回路51から読み出し制御電圧VCLMPが供給されている。
MOSFET50−2のドレインは、センスアンプSAの第2の入力端子に接続されている。MOSFET50−2のドレインは、カラムデコーダCD(図示せず)を介して、参照ビット線RBLに接続される。MOSFET50−2のゲートには、電圧転送回路51から制御電圧VREFが供給されている。
このように構成された電圧クランプ回路50は、ビット線BLを、読み出し制御電圧VCLMPからMOSFET50−1の閾値電圧Vthを引いた電圧、すなわち読み出し電圧VMに設定する。また、電圧クランプ回路50は、参照ビット線RBLを、制御電圧VREFからMOSFET50−2の閾値電圧Vthを引いた電圧、すなわち参照電圧VRに設定する。よって、アクセスされたメモリセルMCには読み出し電圧VMが印加され、参照セルRCには参照電圧VRが印加される。
従って、第1の実施形態と同様に、参照セルRCに流れる参照電流Irefは、前述した関係式に示す通り、読み出し電圧VMが印加された“0”メモリセルに流れるセル電流と、読み出し電圧VMが印加された“1”メモリセルに流れるセル電流との中間の電流に設定される。
[3.実施例]
参照セルRCの抵抗値、及びレプリカセルの抵抗値は、図8、図13及び図15に示した抵抗値を反転したものであってもよい。このようにして電圧生成回路15、電圧転送回路51及び参照セルRCを構成した場合でも、所望の参照電流Irefを生成することができる。レプリカセルの抵抗値を反転した、本実施例の電圧生成回路15の構成は、図10と同じである。
参照セルRCの抵抗値、及びレプリカセルの抵抗値は、図8、図13及び図15に示した抵抗値を反転したものであってもよい。このようにして電圧生成回路15、電圧転送回路51及び参照セルRCを構成した場合でも、所望の参照電流Irefを生成することができる。レプリカセルの抵抗値を反転した、本実施例の電圧生成回路15の構成は、図10と同じである。
図16は、電圧転送回路51の他の構成例を示す回路図である。レプリカセル57に含まれる抵抗変化素子57−1は、高抵抗状態のメモリセルMCの抵抗値Rmaxに固定されている。レプリカセル58に含まれる抵抗変化素子58−1は、抵抗値Rmaxに固定されている。なお、抵抗変化素子57−1及び58−1はそれぞれ、低抵抗状態のメモリセルMCの抵抗値Rminに固定されていても構わない。
図17は、電圧クランプ回路50を中心に示したメモリユニットMUの構成を示す回路図である。なお、電圧クランプ回路50の構成は、図15と同じである。
図17に示すように、参照セルRCの抵抗値は、レプリカセル41(具体的には、抵抗変化素子41−1)と同じ抵抗値、すなわち抵抗値Rmaxに固定されている。よって、参照ビット線RBLには、抵抗値Rmaxと参照電圧VRとで決まる参照電流Irefが流れる。
このようにして参照セルRC、電圧生成回路15及び電圧転送回路51を構成した場合でも、第1の実施形態と同様に、参照セルRCに流れる参照電流Irefは、読み出し電圧VMが印加された“0”メモリセルに流れるセル電流と、読み出し電圧VMが印加された“1”メモリセルに流れるセル電流との中間の電流に設定される。
以上詳述したように第2の実施形態では、第1の実施形態において各メモリユニットMU内に配置されていた2個のオペアンプと同様の機能を担う電圧転送回路51が、全メモリユニットMUに対して1個のみ周辺回路12内に設けられる。よって、各メモリユニットMU内に、ビット線BL及び参照ビット線RBLの電圧を調整するために使用されるオペアンプが配置されない。
従って第2の実施形態によれば、第1の実施形態に比べて、読み出し回路全体で使用するオペアンプの数をさらに削減することができる。これにより、消費電力の削減、及び回路面積の削減が可能となる。また、レプリカセルを使用したことによって、温度の変動や電源の変動に対するデータの読み出し動作への影響を低減できる効果は、第1の実施形態と同じである。
[第3の実施形態]
第3の実施形態は、第1の実施形態の変形例であり、電圧生成回路15の他の構成例について示している。図18は、本発明の第3の実施形態に係る電圧生成回路15の構成を示す回路図である。
第3の実施形態は、第1の実施形態の変形例であり、電圧生成回路15の他の構成例について示している。図18は、本発明の第3の実施形態に係る電圧生成回路15の構成を示す回路図である。
第3の実施形態に係る電圧生成回路15は、図8のレプリカセル43が固定抵抗素子60に置き換えられ、レプリカセル44が固定抵抗素子61に置き換えられている。固定抵抗素子60及び61はそれぞれ、抵抗値がRrefに固定されている。抵抗値Rrefは、任意に設定可能である。固定抵抗素子60及び61はそれぞれ、例えば、多結晶シリコンや、半導体基板に不純物をドープした拡散抵抗で構成される。
このように構成された電圧生成回路15では、参照電圧VR及び参照電流Irefはそれぞれ、第1の実施形態で示した関係式と同じ関係式から算出される。よって、参照電流Irefは、読み出し電圧VMが印加された“0”メモリセルに流れるセル電流と、読み出し電圧VMが印加された“1”メモリセルに流れるセル電流との中間の電流に設定される。
また、読み出し電圧VMは、以下の式から算出される。
VM=2×Ibias×Rref×Rmax/(Rmin+Rmax)
以上詳述したように第3の実施形態によれば、電圧生成回路15を構成するレプリカセルの一部を固定抵抗素子に置き換えた場合でも、所望の参照電流Irefを生成することができる。
VM=2×Ibias×Rref×Rmax/(Rmin+Rmax)
以上詳述したように第3の実施形態によれば、電圧生成回路15を構成するレプリカセルの一部を固定抵抗素子に置き換えた場合でも、所望の参照電流Irefを生成することができる。
なお、第3の実施形態で示した電圧生成回路15は、第2の実施形態に適用することも可能である。
[第4の実施形態]
第4の実施形態は、第1の実施形態の変形例であり、電圧生成回路15で使用する4個のレプリカセル41〜44をそれぞれ、直列接続された複数のレプリカセルで構成するようにしている。
第4の実施形態は、第1の実施形態の変形例であり、電圧生成回路15で使用する4個のレプリカセル41〜44をそれぞれ、直列接続された複数のレプリカセルで構成するようにしている。
図19は、本発明の第4の実施形態に係る電圧生成回路15の構成を示す回路図である。第1の実施形態の図8で示したレプリカセル41は、2個のレプリカセル41A及び41Bが直列に接続されて構成されている。2個のレプリカセル41A及び41Bはそれぞれ、抵抗変化素子と選択トランジスタとが直列に接続されて構成されている。レプリカセル41A及び41Bにそれぞれ含まれる抵抗変化素子は、参照セルRCと同じ抵抗値、すなわち低抵抗状態のメモリセルMCの抵抗値Rminに固定される。
第1の実施形態の図8で示したレプリカセル42は、2個のレプリカセル42A及び42Bが直列に接続されて構成されている。2個のレプリカセル42A及び42Bはそれぞれ、抵抗変化素子と選択トランジスタとが直列に接続されて構成されている。レプリカセル42A及び42Bにそれぞれ含まれる抵抗変化素子は、高抵抗状態のメモリセルMCの抵抗値Rmaxに固定される。
レプリカセル43及び44は、レプリカセル41と同様の構成である。なお、レプリカセル43及び44は、高抵抗状態のメモリセルMCの抵抗値Rmaxに固定されていても構わない。また、レプリカセル41〜44の各々を構成するレプリカセルの数は3個以上であってもよい。
このように構成された電圧生成回路15では、参照電圧VR及び参照電流Irefはそれぞれ、第1の実施形態で示した関係式と同じ関係式から算出される。よって、参照電流Irefは、読み出し電圧VMが印加された“0”メモリセルに流れるセル電流と、読み出し電圧VMが印加された“1”メモリセルに流れるセル電流との中間の電流に設定される。
また、読み出し電圧VMは、以下の式から算出される。
VM=4×Ibias×Rmin×Rmax/(Rmin+Rmax)
以上詳述したように第4の実施形態によれば、電圧生成回路15を構成する各レプリカセルに印加される電圧を、第1の実施形態に比べて低減することが可能となる。これにより、電圧生成回路15が壊れにくくなり、ひいては電圧生成回路15の寿命を長くすることが可能となる。
VM=4×Ibias×Rmin×Rmax/(Rmin+Rmax)
以上詳述したように第4の実施形態によれば、電圧生成回路15を構成する各レプリカセルに印加される電圧を、第1の実施形態に比べて低減することが可能となる。これにより、電圧生成回路15が壊れにくくなり、ひいては電圧生成回路15の寿命を長くすることが可能となる。
また、第1の実施形態では1個のレプリカセルで構成していたレプリカセル41〜44の各々を複数のレプリカセルで構成することで、レプリカセル41〜44のバラツキを低減することができる。これにより、電圧生成回路15によって生成される読み出し電圧VM及び参照電圧VRのバラツキを低減することが可能となる。その他の効果は、第1の実施形態と同じである。
なお、第4の実施形態で示した電圧生成回路15は、第2の実施形態に適用することも可能である。
[第5の実施形態]
第5の実施形態は、第1の実施形態の変形例であり、電圧生成回路15で使用する4個のレプリカセル41〜44をそれぞれ、並列接続された複数のレプリカセルで構成するようにしている。
第5の実施形態は、第1の実施形態の変形例であり、電圧生成回路15で使用する4個のレプリカセル41〜44をそれぞれ、並列接続された複数のレプリカセルで構成するようにしている。
図20は、本発明の第5の実施形態に係る電圧生成回路15の構成を示す回路図である。第1の実施形態の図8で示したレプリカセル41は、2個のレプリカセル41A及び41Bが並列に接続されて構成されている。2個のレプリカセル41A及び41Bはそれぞれ、抵抗変化素子と選択トランジスタとが直列に接続されて構成されている。レプリカセル41A及び41Bにそれぞれ含まれる抵抗変化素子は、参照セルRCと同じ抵抗値、すなわち低抵抗状態のメモリセルMCの抵抗値Rminに固定される。
第1の実施形態の図8で示したレプリカセル42は、2個のレプリカセル42A及び42Bが並列に接続されて構成されている。2個のレプリカセル42A及び42Bはそれぞれ、抵抗変化素子と選択トランジスタとが直列に接続されて構成されている。レプリカセル42A及び42Bにそれぞれ含まれる抵抗変化素子は、高抵抗状態のメモリセルMCの抵抗値Rmaxに固定される。
レプリカセル43及び44は、レプリカセル41と同様の構成である。なお、レプリカセル43及び44は、高抵抗状態のメモリセルMCの抵抗値Rmaxに固定されていても構わない。また、レプリカセル41〜44の各々を構成するレプリカセルの数は3個以上であってもよい。
このように構成された電圧生成回路15では、参照電圧VR及び参照電流Irefはそれぞれ、第1の実施形態で示した関係式と同じ関係式から算出される。よって、参照電流Irefは、読み出し電圧VMが印加された“0”メモリセルに流れるセル電流と、読み出し電圧VMが印加された“1”メモリセルに流れるセル電流との中間の電流に設定される。
また、読み出し電圧VMは、以下の式から算出される。
VM=Ibias×Rmin×Rmax/(Rmin+Rmax)
以上詳述したように第5の実施形態によれば、レプリカセル41〜44のバラツキを低減することができる。これにより、電圧生成回路15によって生成される読み出し電圧VM及び参照電圧VRのバラツキを低減することが可能となる。その他の効果は、第1の実施形態と同じである。
VM=Ibias×Rmin×Rmax/(Rmin+Rmax)
以上詳述したように第5の実施形態によれば、レプリカセル41〜44のバラツキを低減することができる。これにより、電圧生成回路15によって生成される読み出し電圧VM及び参照電圧VRのバラツキを低減することが可能となる。その他の効果は、第1の実施形態と同じである。
なお、第5の実施形態で示した電圧生成回路15は、第2の実施形態に適用することも可能である。
[実施例]
前述したように、本実施形態の抵抗変化型メモリとしては、MRAM以外の様々なメモリを使用することが可能である。以下に、抵抗変化型メモリの他の例として、ReRAM及びPRAMについて説明する。
前述したように、本実施形態の抵抗変化型メモリとしては、MRAM以外の様々なメモリを使用することが可能である。以下に、抵抗変化型メモリの他の例として、ReRAM及びPRAMについて説明する。
(ReRAM)
図21は、ReRAMに用いられる抵抗変化素子20の構成を示す概略図である。抵抗変化素子20は、下部電極22、上部電極26、及びこれらに挟まれた記録層70を備えている。
図21は、ReRAMに用いられる抵抗変化素子20の構成を示す概略図である。抵抗変化素子20は、下部電極22、上部電極26、及びこれらに挟まれた記録層70を備えている。
記録層70は、プロブスカイト型金属酸化物、或いは二元系金属酸化物などの遷移金属酸化物から構成される。プロブスカイト型金属酸化物としては、PCMO(Pr0.7Ca0.3MnO3)、Nb添加SrTi(Zr)O3、Cr添加SrTi(Zr)O3などが挙げられる。二元系金属酸化物としては、NiO、TiO2、Cu2Oなどが挙げられる。
抵抗変化素子20は、それに印加する電圧の極性を変えることで抵抗値が変化し(バイポーラ型)、或いはそれに印加する電圧の絶対値を変えることで抵抗値が変化する(ユニポーラ型)。よって、抵抗変化素子20は、印加電圧を制御することで低抵抗状態と高抵抗状態とに設定される。なお、バイポーラ型であるかユニポーラ型であるかは、選択する記録層70の材料によって異なってくる。
例えばバイポーラ型の抵抗変化素子20の場合、抵抗変化素子20を高抵抗状態(リセット状態)から低抵抗状態(セット状態)へ遷移させる電圧をセット電圧Vset、低抵抗状態(セット状態)から高抵抗状態(リセット状態)へ遷移させる電圧をリセット電圧Vresetとすると、セット電圧Vsetは下部電極22に対して上部電極26に正の電圧を印加する正バイアス、リセット電圧Vresetは下部電極22に対して上部電極26に負の電圧を印加する負バイアスに設定される。そして、低抵抗状態及び高抵抗状態を“0”データ及び“1”データに対応させることで、抵抗変化素子20が1ビットデータを記憶することができる。
データの読み出しは、リセット電圧Vresetよりも1/1000〜1/4程度の十分小さな読み出し電圧を抵抗変化素子20に印加する。そして、この時に抵抗変化素子20に流れる電流を検出することでデータを読み出すことができる。
(PRAM)
図22は、PRAMに用いられる抵抗変化素子20の構成を示す概略図である。抵抗変化素子20は、下部電極22、ヒーター層71、記録層72、上部電極26が順に積層されて構成されている。
図22は、PRAMに用いられる抵抗変化素子20の構成を示す概略図である。抵抗変化素子20は、下部電極22、ヒーター層71、記録層72、上部電極26が順に積層されて構成されている。
記録層72は、相変化材料から構成され、書き込み時に発生する熱により結晶状態と非晶質状態とに設定される。記録層72の材料としては、Ge−Sb−Te、In−Sb−Te、Ag−In−Sb−Te、Ge−Sn−Teなどのカルコゲン化合物を挙げることができる。これらの材料は、高速スイッチング性、繰返し記録安定性、高信頼性を確保する上で望ましい。
ヒーター層71は、記録層72の底面に接している。ヒーター層71の記録層72に接する面積は、記録層72の底面の面積より小さいことが望ましい。これは、ヒーター層71と記録層72との接触部分を小さくすることで加熱部分を小さくし、書き込み電流又は電圧を低減するためである。ヒーター層71は、導電性材料からなり、例えば、TiN、TiAlN、TiBN、TiSiN、TaN、TaAlN、TaBN、TaSiN、WN、WAlN、WBN、WSiN、ZrN、ZrAlN、ZrBN、ZrSiN、MoN、Al、Al−Cu、Al−Cu−Si、WSi、Ti、Ti−W、及びCuから選択される1つからなることが望ましい。また、ヒーター層71は、後述する下部電極22と同じ材料であってもよい。
下部電極22の面積は、ヒーター層71の面積より大きい。上部電極26は、例えば、記録層72の平面形状と同じである。下部電極22及び上部電極26の材料としては、Ta、Mo、Wなどの高融点金属が挙げられる。
記録層72は、それに印加する電流パルスの大きさ及び電流パルスの幅を制御することで加熱温度が変化し、結晶状態又は非晶質状態に変化する。具体的には、書き込み時、下部電極22と上部電極26との間に電圧又は電流を印加し、上部電極26から記録層72及びヒーター層71を介して下部電極22に電流を流す。記録層72を融点付近まで加熱すると、記録層72は非晶質相(高抵抗相)に変化し、電圧又は電流の印加を止めても非晶質状態を維持する。
一方、下部電極22と上部電極26との間に電圧又は電流を印加し、記録層72を結晶化に適した温度付近まで加熱すると、記録層72は結晶相(低抵抗相)に変化し、電圧又は電流の印加を止めても結晶状態を維持する。記録層72を結晶状態に変化させる場合は、非晶質状態に変化させる場合と比べて、記録層72に印加する電流パルスの大きさは小さく、かつ電流パルスの幅は大きく設定される。このように、下部電極22と上部電極26との間に電圧又は電流を印加して記録層72を加熱することで、記録層72の抵抗値を変化させることができる。
記録層72が結晶相であるか、非晶質相であるかは、下部電極22と上部電極26との間に記録層72が結晶化も非晶質化も生じない程度の低電圧又は低電流を印加し、下部電極22と上部電極26との間の電圧又は電流を読み取ることによって判別することができる。このため、低抵抗状態及び高抵抗状態を“0”データ及び“1”データに対応させることで、抵抗変化素子20から1ビットデータを読み出すことができる。
本発明は、上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲内で、構成要素を変形して具体化できる。また、実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を構成することができる。例えば、実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
MU…メモリユニット、MCA…メモリセルアレイ、RD…ロウデコーダ、CD…カラムデコーダ、SA…センスアンプ、WD…書き込み回路、MC…メモリセル、RC…参照セル、BL…ビット線、RBL…参照ビット線、WL…ワード線、10…抵抗変化型メモリ、11…メモリコア、12…周辺回路、13…制御回路、14…電圧調整回路、15…電圧生成回路、20…抵抗変化素子、21,31…選択トランジスタ、22…下部電極、23…固定層、24…中間層、25…記録層、26…上部電極、30…固定抵抗素子、40…定電流源、41〜44…レプリカセル、50…電圧クランプ回路、51…電圧転送回路、60,61…固定抵抗素子、70,72…記録層、71…ヒーター層。
Claims (5)
- 記憶データに基づいて第1の抵抗状態と第2の抵抗状態とを有するメモリセルと、
前記メモリセルに接続されたビット線と、
前記メモリセルの記憶データを判別するための参照電流を生成し、かつ前記第1の抵抗状態に固定された参照セルと、
前記参照セルに接続された参照ビット線と、
前記メモリセルに印加される読み出し電圧と、前記参照セルに印加される参照電圧とを生成する生成回路と、
を具備し、
前記生成回路は、
第1のノードに接続された定電流源と、
前記第1のノードと第2のノードとの間に接続され、かつ前記第1の抵抗状態に固定された第1のレプリカセルと、
前記第2のノードと第3のノードとの間に接続され、かつ前記第2の抵抗状態に固定された第2のレプリカセルと、
前記第1のノードと第4のノードとの間に接続された第1の抵抗素子と、
前記第4のノードと前記第3のノードとの間に接続され、かつ前記第1の抵抗素子と同じ抵抗値を有する第2の抵抗素子とを具備し、
前記読み出し電圧は、前記第2のノードから出力され、
前記参照電圧は、前記第4のノードから出力されることを特徴とする半導体記憶装置。 - 前記ビット線を前記読み出し電圧に設定し、かつ前記参照ビット線を前記参照電圧に設定する調整回路をさらに具備し、
前記調整回路は、
前記ビット線に接続されたソースを有する第1のMOSFETと、
前記生成回路から前記読み出し電圧が供給される非反転入力端子と、前記ビット線に接続された反転入力端子と、前記第1のMOSFETのゲートに接続された出力端子とを有する第1のオペアンプと、
前記参照ビット線に接続されたソースを有する第2のMOSFETと、
前記生成回路から前記参照電圧が供給される非反転入力端子と、前記参照ビット線に接続された反転入力端子と、前記第2のMOSFETのゲートに接続された出力端子とを有する第2のオペアンプとを具備することを特徴とする請求項1に記載の半導体記憶装置。 - 前記ビット線に接続されたソースを有し、かつゲートに印加される第1の制御電圧に基づいて前記ビット線を前記読み出し電圧にクランプする第1のMOSFETと、
前記参照ビット線に接続されたソースを有し、かつゲートに印加される第2の制御電圧に基づいて前記参照ビット線を前記参照電圧にクランプする第2のMOSFETと、
前記第1のMOSFETのゲートに前記第1の制御電圧を供給し、かつ前記第2のMOSFETのゲートに前記第2の制御電圧を供給する転送回路と、
をさらに具備し、
前記転送回路は、
第3のレプリカセルに接続されたソースを有する第3のMOSFETと、
前記生成回路から前記読み出し電圧が供給される非反転入力端子と、前記第3のMOSFETのソースに接続された反転入力端子と、前記第3のMOSFETのゲートに接続された出力端子とを有する第1のオペアンプと、
第4のレプリカセルに接続されたソースを有する第4のMOSFETと、
前記生成回路から前記参照電圧が供給される非反転入力端子と、前記第4のMOSFETのソースに接続された反転入力端子と、前記第4のMOSFETのゲートに接続された出力端子とを有する第2のオペアンプとを具備し、
前記第1の制御電圧は、前記第1のオペアンプの出力端子から出力され、
前記第2の制御電圧は、前記第2のオペアンプの出力端子から出力されることを特徴とする請求項1に記載の半導体記憶装置。 - 前記第1の抵抗素子及び前記第2の抵抗素子の各々は、前記第1の抵抗状態又は前記第2の抵抗状態に固定されたレプリカセルから構成されることを特徴とする請求項1乃至3のいずれかに記載の半導体記憶装置。
- 前記第1のレプリカセル及び前記第2のレプリカセルの各々は、複数のレプリカセルが直列接続又は並列接続されて構成されることを特徴とする請求項1乃至4のいずれかに記載の半導体記憶装置。
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