KR102427526B1 - 랜덤 액세스 메모리 - Google Patents

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Abstract

메모리 셀은 메모리 셀 스택, 제1 워드 라인, 제2 워드 라인, 상기 메모리 셀 스택의 일단부에 결합된 비트 라인, 상기 메모리 셀 스택의 타단부에 결합된 일단부와 상기 제1 워드 라인에 결합된 타단부를 가지는 제1 단방향 셀렉터 및 상기 메모리 셀 스택의 타단부에 결합된 일단부와 상기 제2 워드 라인에 결합된 타단부를 가지는 제2 단방향 셀렉터를 포함한다. 상기 제1 단방향 셀렉터 및 상기 제2 단방향 셀렉터의 전류 흐름 방향은 서로 반대이다.

Description

랜덤 액세스 메모리{RANDOM ACCESS MEMORY}
관련 출원
본 출원은 2018년 10월 31일자로 출원되고 그 전체 내용이 본 명세서에 참조로 포함된, 미국 특허 가출원 제62/753,881호의 우선권을 주장한다.
MRAM은 휘발성 정적 랜덤 액세스 메모리(SRAM)에 필적하는 성능 및 휘발성 동적 랜덤 액세스 메모리(DRAM)에 필적하는 저전력 소비의 밀도를 제공한다. 비 휘발성 메모리(NVM) 플래시 메모리와 비교하여, MRAM은 훨씬 빠른 액세스 시간을 제공하고 시간이 지남에 따라 최소한의 성능 저하를 겪는 반면, 플래시 메모리는 제한된 횟수로만 재기록될 수 있다. MRAM 셀은 박막 절연 장벽에 의해 분리된 2개의 강자성 층을 포함하는 자기 터널링 접합부(magnetic tunneling junction: MTJ)에 의해 형성되고, 절연 장벽을 통해 2개의 강자성 층 사이에서 전자의 터널링에 의해 작동한다.
유사하게, 저항성 랜덤 액세스 메모리(ReRAM 또는 RRAM)는 유전성 반도체 재료를 통한 저항을 변화시킴으로써 작동하는 일종의 비 휘발성 랜덤 액세스 메모리이다.
또한, 상변화 랜덤 액세스 메모리(PCRAM)는 상변화 물질의 상이한 저항성 상과 해당 상 사이의 열 유도 상전이를 이용하는 비 휘발성 메모리 장치이다. PCRAM은 각각 독립적으로 기능하는 다수의 셀로 구성된다. PCRAM 셀은 주로 논리 적 "0" 상태 및 논리적 "1" 상태에 대해 적어도 2개의 극적으로 다른 저항 레벨을 제공하기 위해 주로 가역적 상변화 물질로 형성된 데이터 저장 요소인 저항기 및 히터를 포함한다. PCRAM 셀로부터 상태(데이터)를 판독하기 위해, 히터를 작동시켜 열을 발생시지지 않고 상변화 재료에 극소량의 전류가 인가된다. 이러한 방식으로, 상변화 재료의 저항률이 측정될 수 있고 저항률 레벨을 나타내는 상태, 즉 높은 저항률을 나타내는 "0" 상태 또는 낮은 저항률을 나타내는 "1" 상태가 판독될 수 있다. 예를 들어, 상변화 재료의 낮은 저항률을 나타내는 "1" 상태를 기록하는 것과 같이 PCRAM 셀에서 상태(데이터)를 기록하기 위해, 결정질 상을 달성하는 시간 동안 상변화 재료의 결정화 온도보다 높지만 용융 온도보다 낮은 온도로 상변화 재료를 어닐링하기 위해 열을 발생시키는 히터에 중간 전류가 인가된다. 상변화 재료의 높은 저항률의 상을 나타내는 "0" 상태를 기록하기 위해, 상변화 재료의 용융 온도보다 높은 온도에서 상변화 재료를 용융시키도록 열을 발생시키기 위해 매우 큰 전류가 히터에 인가되며; 상기 전류는 상변화 재료의 비정질 조직을 급냉 및 안정화하여 높은 저항의 논리 "0" 상태를 달성하도록 온도를 상변화 재료의 결정화 온도 미만으로 낮추기 위해 급속 차단된다. 상기 매우 큰 전류는 펄스 형태일 수 있다.
도 1은 본 개시 내용의 일 실시예에 따른 MRAM 셀 어레이의 회로도이다.
도 2는 본 개시 내용의 일 실시예에 따른 MRAM 셀 어레이에 대한 판독 동작을 예시한다.
도 3은 본 개시 내용의 일 실시예에 따른 MRAM 셀 어레이에 대한 기록 동작을 예시한다.
도 4는 본 개시 내용의 일 실시예에 따른 MRAM 셀 어레이에 대한 기록 동작을 예시한다.
도 5는 본 개시 내용의 일 실시예에 따른 MRAM 셀 어레이에 대한 기록 동작을 예시한다.
도 6은 본 개시 내용의 일 실시예에 따른 MRAM 셀 어레이에 대한 기록 동작을 예시한다.
도 7은 본 개시 내용의 다른 실시예에 따른 MRAM 셀 어레이에 대한 회로도 및 판독 동작을 예시한다.
도 8은 본 개시 내용의 일 실시예에 따른 MRAM 셀 어레이에 대한 기록 동작을 예시한다.
도 9는 본 개시 내용의 일 실시예에 따른 MRAM 셀 어레이에 대한 기록 동작을 예시한다.
도 10은 본 개시 내용의 일 실시예에 따른 MRAM 셀의 구조적 구성을 예시한다.
도 11a 및 도 11b는 본 개시 내용의 일 실시예에 따른 MTJ 필름 스택의 단면도를 예시한다.
도 12a, 도 12b 및 도 12c는 본 개시 내용의 일 실시예에 따른 MTJ 필름 스택의 자성층의 개략적인 단면도를 예시한다.
도 13은 본 개시 내용의 일 실시예에 따른 MRAM 셀의 개략적인 단면도를 예시한다.
도 14는 본 개시 내용의 일 실시예에 따른 MRAM 셀의 개략적인 단면도를 예시한다.
도 15는 본 개시 내용의 일 실시예에 따른 MRAM 셀의 개략적인 단면도를 예시한다.
도 16은 본 개시 내용의 일 실시예에 따른 MRAM 셀의 개략적인 단면도를 예시한다.
도 17은 본 개시 내용의 일 실시예에 따른 MRAM 셀의 개략적인 단면도를 예시한다.
도 18은 본 개시 내용의 일 실시예에 따른 MRAM 셀의 회로도를 예시한다.
다음의 개시 내용은 발명의 여러 가지 다른 특징부의 구현을 위한 다수의 상이한 실시예 또는 실례를 제공함을 이해하여야 한다. 본 개시 내용을 단순화하기 위해 구성 성분 및 배열의 특정 예들을 아래에 설명한다. 이들은 물론 단지 여러 가지 예일 뿐이고 한정하고자 의도된 것이 아니다. 예를 들어, 요소의 치수는 개시된 범위 또는 값으로 제한되지 않지만, 장치의 공정 조건 및/또는 원하는 특성에 의존할 수 있다. 또한, 이어지는 설명에서 제2 특징부 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉되게 형성되는 실시예를 포함할 수 있고 제1 및 제2 특징부가 직접 접촉되지 않을 수 있게 추가의 특징부가 제1 및 제2 특징부 사이에 형성될 수 있는 실시예도 포함할 수 있다. 다양한 특징부는 단순 및 명료를 위해 다른 비율로 임의로 작성될 수 있다. 첨부 도면에서, 단순화를 위해 일부 층/특징부는 생략될 수 있다.
또한, "아래"(예, beneath, below, lower), "위"(예, above, upper) 등의 공간 관계 용어는 여기서 도면에 예시되는 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관계를 기술하는 설명의 용이성을 위해 사용될 수 있다. 공간 관계 용어는 도면에 표현된 배향 외에도 사용 중 또는 작동 중인 소자의 다른 배향을 포함하도록 의도된 것이다. 장치는 달리 배향될 수 있으며(90도 회전 또는 다른 배향), 여기 사용되는 공간 관계 기술어도 그에 따라 유사하게 해석될 수 있다. 또한, "형성되는"이라는 용어는 "포함하는" 또는 "구성되는" 중 어느 하나를 의미할 수 있다. 또한, 다음의 제조 공정에서, 설명된 조작에/조작 사이에 하나 이상의 추가 조작이 있을 수 있고, 조작의 순서는 변경될 수 있다. 본 개시 내용에서, "A, B 및 C 중 하나"라는 표현은 달리 기술되지 않으면, "A, B 및/또는 C"(A, B, C, A와 B, A와 C, B와 C, 또는 A, B 및 C)를 의미하고, A에서 하나의 요소, B에서 하나의 요소, C에서 하나의 요소를 의미하지는 않는다.
본 개시 내용의 일부 실시예는 각각 MTJ 필름 스택을 갖는 메모리 셀을 포함하는 MRAM에 관한 것이다. 다른 실시예에서, MRAM 대신에, RRAM 또는 PCRAM이 사용될 수 있다.
1T1RMRAM 구성에서, 각각의 메모리 셀(MTJ 비트 셀)은 그 비트 셀이 액세스될 때를 제어하는 셀렉터 트랜지스터를 포함한다. 발전된 공정 노드에서, 셀렉터 트랜지스터는 MTJ 비트 셀보다 커서 메모리 어레이의 밀도를 제한한다. 또한, 트랜지스터 면적은 핀 피치 및/또는 금속 게이트 피치에 비례하고, 이들 피치의 축소가 둔화됨으로써 밀도 축소를 제한한다. 트랜지스터 셀렉터를 2개의 단자 셀렉터로 대체함으로써 MRAM 어레이 밀도를 향상시킬 수 있다. 그러나, MRAM MTJ 비트 셀의 동작은 양방향으로 전류가 흐르는 것을 필요로 하기 때문에, 셀렉터는 양방향이어야 한다. 이것은 셀렉터를 복잡화시킨다. MTJ 비트 셀과 결합된 2개의 단자 셀렉터는 "기습적인(sneak)" 경로를 통한 누설을 최소화하기 위해 셀렉터 임계 전압과 MTJ 셀 전압 사이의 제약 조건 세트를 충족시킬 것이다.
본 개시 내용에서, 고밀도 MRAM 어레이를 달성하기 위해, 단위 셀 당 3개의 단자와 함께 2개의 단방향 셀렉터(예, 다이오드)가 적용된다. 단방향 셀렉터는 양방향 셀렉터 또는 트랜지스터보다 BEOL(back-end-of-line)에서 제조하기가 더 간단하다. 단위 셀 당 3개의 단자는 하나의 워드 라인을 따라 0과 1을 다른 비트에 동시에 기록할 수 있게 한다.
도 1은 본 개시 내용의 일 실시예에 따른 MRAM 셀 어레이의 회로도이다. 이 도면에서, MTJ 필름 스택에서 "FL"은 자유 자성층으로서의 제1 자성층을 지칭하고, "PL"은 기준층 또는 고정층(pinned layer)으로서의 제2 자성층을 지칭한다. MTJ 필름 스택은 도 1과 관련하여 아래에서 설명되는 다른 층들을 더 포함한다.
도 1에 예시된 바와 같이. 하나의 MTJ 비트 셀 당 2개의 단방향 셀렉터(다이오드)가 제공된다. 각각의 단방향 다이오드는 각각의 워드 라인, 즉 WLx로 표시되는 메인 워드 라인 및 WLax로 표시되는 관련 워드 라인에 연결되고, 따라서 비트 셀 당 3개의 단자를 포함한다(x는 정수 0, 1, 2, 3,...을 나타낸다). 다이오드는 WLx 및 WLax에 대해 반대 방향으로 제공된다.
보다 구체적으로, 본 개시 내용의 일부 실시예의 메모리 장치는 매트릭스 형태로 배열된 복수의 메모리 셀, 일방향(예, X-방향)으로 연장되고 다른 방향(예, Y-방향)으로 서로 평행하게 배열된 복수의 메인 워드 라인, X-방향으로 연장되고 Y-방향으로 서로 평행하게 배열된 복수의 관련 워드 라인 및 Y-방향으로 연장되고 X-방향으로 서로 평행하게 배열된 복수의 비트 라인을 포함한다. 도 1에 예시된 바와 같이, 메모리 셀의 다수의 셀(예, 3개의 셀)은 메인 워드 라인 중 하나(예, WL0) 및 관련 워드 라인 중 하나(예, WLa0)에 결합된다. 동일한 워드 라인에 결합된 메모리 셀의 수는 3개로 제한되지 않으며, 예를 들어 4, 8, 16, 32, 64, 128, 256, 512 또는 1024 이상과 같이 4개 이상일 수 있다. 도 1에 예시된 바와 같이. 각각의 메모리 셀(MC)은 메모리 셀 스택을 포함한다. 일부 실시예에서, 메모리 셀 스택은 MTJ 필름 스택을 포함한다. 자유층(FL)에 더 가까이 위치된 단자(예, 전극)는 대응하는 비트 라인(예, BL0)에 결합된다. 메모리 셀 각각은 제1 단방향 셀렉터(제1 다이오드)(US1) 및 제2 단방향 셀렉터(제2 다이오드)(US2)를 더 포함한다. 제1 다이오드는 기준층(PL)에 더 가까운 메모리 셀 스택의 다른 단자(예, 전극)에 결합된 제1 단부(예, 애노드)와 메인 워드 라인 중 하나(예, WL0)에 결합된 제2 단부(예, 캐소드)를 구비한다. 제2 단방향 셀렉터는 메모리 셀 스택의 다른 단자에 결합된 제1 단부(예, 캐소드)와 관련 워드 라인 중 하나(WLa0)에 결합된 제2 단부(예, 애노드)를 구비한다. 도 1에 예시된 바와 같이. 제1 단방향 셀렉터 및 제2 단방향 셀렉터의 전류 흐름 방향은 서로 반대이다. 이하의 실시예에서, 데이터 "0" 및 "1"은 호환될 수 있다.
일부 실시예에서, 메인 워드 라인은, 관련 워드 라인이 기설정된 비대칭의 시간 동안 더 얇은 금속을 허용할 수 있거나 - 또는 관련 워드 라인의 바닥에 추가의 금속을 부착할 수 있는 한, 관련 워드 라인보다 더 두껍고 및/또는 더 넓은(즉, 더 낮은 저항의) 도전 와이어로 형성된다.
도 2는 본 개시 내용의 일 실시예에 따른 MRAM 셀에 대한 판독 동작을 예시한다. 타겟 메모리 셀(MC)로부터 데이터를 판독시, 타겟 메모리 셀(MC)의 제1 다이오드(US1)만이 활성화되고 나머지 다이오드는 비활성화되도록 전압이 인가된다. 일부 실시예에서, 제1 판독 전압(Vr1)이 타겟 메모리 셀(MC)에 결합된 메인 워드 라인(WL0)에 인가되고, 제2 판독 전압(Vr2)이 메인 워드 라인(WL0) 이외의 나머지 메인 워드 라인(예, WL1,…)에 인가되며, 제3 판독 전압(Vr3)이 타겟 메모리 셀(MC)에 결합된 비트 라인(BL0)에 인가된다. 일부 실시예에서, 전압(Vr2)은 타겟 메모리 셀(MC)이 아닌 비트 라인(BL0)에 결합된 메모리 셀이 활성화되는 것을 피하도록 전압(Vr3)이 인가되기 전에 인가된다. 제2 판독 전압(Vr2)은 제1 판독 전압(Vr1)보다 높고, 제3 판독 전압(Vr3)은 제1 판독 전압(Vr1)보다 높다. 따라서, 판독 전류는 비트 라인(BL0)으로부터 타겟 메모리 셀(MC) 및 제1 다이오드(US1)를 통해 흐른다. 일부 실시예에서, 전압(Vr1)은 접지 전압(0V)이다. 전압(Vr3)은 제1 다이오드(US1)(Vt)의 임계 전압보다 높고, 일부 실시예에서, 전압(Vr3)은 Vt + 50 mV~200 mV이다. 전압의 크기(예, 50~200 mV)는 메모리 셀 재료 및/또는 구조물에 따라 변할 수 있으며, 이 범위에 제한되지 않는다. 일부 실시예에서, 전압(Vr2)은 전압(Vr3) 이상이다. 나머지 비트 라인에 대하여, 제4 판독 전압(Vr4)이 인가된다. 일부 실시예에서, 전압(Vr4)은 전압(Vr1) 이하이다. 관련 워드 라인(WLa0, WLa1,…)에 대해, 제5 판독 전압(Vr5)이 인가된다. 일부 실시예에서, 전압(Vr5)은 전압(Vr4) 이하이다. 일부 실시예에서, Vr4-Vr5는 제2 다이오드(US2)(Vt)의 임계 전압 이하이다. 특정 실시예에서, Vr2 = Vr3 = Vt + (50~200) mV 및 Vr1 = Vr4 = Vr5 = 0V 이다.
도 3은 본 개시 내용의 일 실시예에 따른 MRAM 셀에 대한 기록 동작을 예시한다. 타겟 메모리 셀(MC)에 제1 유형 데이터, 예를 들어, "0"을 기록할 때, 타겟 메모리 셀(MC)의 제1 다이오드(US1)만이 활성화되고 나머지 다이오드는 비활성화되도록 전압이 인가된다. 일부 실시예에서, 제1 기록 전압(Vw1)이 타겟 메모리 셀(MC)에 결합된 메인 워드 라인(WL0)에 인가되고, 제2 기록 전압(Vw2)이 메인 워드 라인(WL0) 이외의 나머지 메인 워드 라인(예, WL1,…)에 인가되고, 제3 기록 전압(Vw3)이 타겟 메모리 셀(MC)에 결합된 비트 라인(BL0)에 인가된다. 일부 실시예에서, 전압(Vw2)은 전압(Vw3)이 인가되기 전에 인가된다. 제2 기록 전압(Vw2)은 제1 기록 전압(Vw1)보다 높고, 제3 기록 전압(Vw3)은 제1 기록 전압(Vw1)보다 높다. 따라서, 기록 전류는 비트 라인(BL0)으로부터 타겟 메모리 셀(MC) 및 제1 다이오드(US1)를 통해 흐른다. 일부 실시예에서, 전압(Vw1)은 접지 전압(0V)이다. 전압(Vw3)은 제1 다이오드(Vt)의 임계 전압보다 높고, 일부 실시예에서, 전압(Vw3)은 Vr3보다 높고 Vt + 700 mV~1000 mV이다. 일부 실시예에서, 전압(Vw2)은 전압(Vw3) 이상이다. 나머지 비트 라인(BL1, BL2,…)에는 제4 기록 전압(Vw4)이 인가된다. 일부 실시예에서, 전압(Vw4)은 전압(Vw1) 이하이다. 관련 워드 라인에는 제5 기록 전압(Vw5)이 인가된다. 일부 실시예에서, 전압(Vw5)은 전압(Vw4) 이하이다. 일부 실시예에서, Vw4-Vw5는 제2 다이오드(US2)(Vt)의 임계 전압 이하이다. 특정 실시예에서, Vw2 = Vw3 = Vt + (700~1000) mV 및 Vw1 = Vw4 = Vw5 = 0V 이다. 일부 실시예에서, 제3 기록 전압(Vw3)은 데이터 "0"을 동시에 기록하기 위해 2개 이상의 메모리 셀에 결합된 비트 라인에 인가된다.
도 4는 본 개시 내용의 다른 실시예에 따른 MRAM 셀에 대한 기록 동작을 예시한다. 타겟 메모리 셀(MC)에 제2 유형의 데이터, 예를 들어 "1"을 기록할 때, 타겟 메모리 셀(MC)에 결합된 제2 다이오드(US2)가 활성화되고(턴온 되고) 나머지 다이오드는 비활성화되도록(턴오프 되도록) 전압이 인가된다. 일부 실시예에서, 제1 기록 전압(Vw11)이 관련 워드 라인(WLa0)에 인가되고, 제2 기록 전압(Vw12)이 관련 워드 라인(WLa0) 이외의 나머지 관련 워드 라인(WLa1,…)에 인가되고, 제3 기록 전압(Vw13)이 타겟 메모리 셀(MC)에 결합된 비트 라인(BL0)에 인가된다. 일부 실시예에서, Vw12는 Vw11 및 Vw13이 인가되기 전에 인가된다. 제2 기록 전압(Vw12)은 제1 기록 전압(Vw11)보다 낮고, 제3 기록 전압(Vw13)은 제1 기록 전압(Vw11)보다 낮다. 따라서, 기록 전류는 제2 다이오드(US2)를 통해 제1 관련 워드 라인으로부터 타겟 메모리 셀(MC)을 통해 흐른다. 일부 실시예에서, 전압(Vw11)은 제2 다이오드(Vt)의 임계 전압보다 높고, 일부 실시예에서, 전압(Vw11)은 Vt + 700 mV~1000 mV이다. 일부 실시예에서, 전압(Vw12)은 접지 전압(0V)이다. 일부 실시예에서, 전압(Vw12)은 전압(Vw13) 이하이다. 나머지 비트 라인(BL1,…)에는 제4 기록 전압(Vw14)이 인가된다. 일부 실시예에서, 전압(Vw14)은 전압(Vw11) 이상이다. 메인 워드 라인에는 제5 기록 전압(Vw15)이 인가된다. 일부 실시예에서, Vw15는 Vw14 이상이다. 특정 실시예에서, Vw11 = Vw15 = Vt + (700~1000) mV 및 Vw12 = Vw13 = Vw14 = 0V 이다. 일부 실시예에서, 도 4에 예시된 바와 같이, 제3 기록 전압(Vw13)은 데이터 "1"을 2개 이상의 메모리 셀에 동시에 기록하기 위해 2개 이상의 메모리 셀에 인가된다.
도 5는 본 개시 내용의 다른 실시예에 따른 MRAM 셀에 대한 기록 동작을 예시한다. 타겟 메모리 셀(MC)에 제2 유형의 데이터, 예를 들어 "1"을 기록할 때, 타겟 메모리 셀(MC)에 결합된 제2 다이오드(US2)가 활성화되고(턴온 되고) 나머지 다이오드는 비활성화되도록(턴오프 되도록) 전압이 인가된다. 일부 실시예에서, 제1 기록 전압(Vw21)이 관련 워드 라인(WLa0)에 인가되고, 제2 기록 전압(Vw22)이 관련 워드 라인(WLa0) 이외의 나머지 관련 워드 라인(WLa1,…)에 인가되고, 제3 기록 전압(Vw23)이 타겟 메모리 셀(MC)에 결합된 비트 라인(BL0)에 인가된다. 일부 실시예에서, Vw22는 Vw21 및 Vw23이 인가되기 전에 인가된다. 제2 기록 전압(Vw22)은 제1 기록 전압(Vw21)보다 낮고, 제3 기록 전압(Vw23)은 제1 기록 전압(Vw21)보다 낮다. 따라서, 기록 전류는 제2 다이오드(US2)를 통해 제1 관련 워드 라인으로부터 타겟 메모리 셀(MC)을 통해 흐른다. 일부 실시예에서, Vw21은 접지 전압(0V)이다. 일부 실시예에서, 제2 전압(Vw22)은 제2 다이오드(Vt)의 임계 전압보다 낮고, 일부 실시예에서, 전압(Vw22)은 -(Vt + 700 mV~1000 mV)이다. 일부 실시예에서, 전압(Vw22)은 전압(Vw23) 이하이다. 나머지 비트 라인(BL1, BL2,…)에는 제4 기록 전압(Vw24)이 인가된다. 일부 실시예에서, 전압(Vw24)은 전압(Vw22) 이상이다. 메인 워드 라인에는 제5 기록 전압(Vw25)이 인가된다. 일부 실시예에서, Vw25는 Vw24 이상이다. 특정 실시예에서, Vw21 = Vw24 = 0V, Vw22 = Vw23 = -(Vt + (700~1000) mV 및 Vw25 = Vt + (700~1000) mV 이다. 일부 실시예에서, 도 5에 예시된 바와 같이, 제3 기록 전압(Vw23)은 데이터 "1"을 동시에 기록하기 위해 2개 이상의 메모리 셀(MC)에 결합된 비트 라인(BL0, BL2)에 인가된다.
도 6은 본 개시 내용의 다른 실시예에 따른 MRAM 셀에 대한 기록 동작을 예시한다. 이 실시예에서, 데이터 "0" 및 데이터 "1"이 2개 이상의 메모리 셀(MC)에 동시에 기록되는 데, 예를 들어, 데이터 "1"이 비트 라인(BL0) 및 워드 라인(WL0 및 WLa0)에 결합된 제1 타겟 메모리 셀(MC)에 기록되고, 데이터 "0"이 비트 라인(BL1) 및 워드 라인(WL0 및 WLa0)에 결합된 제2 타겟 메모리 셀(MC)에 기록된다. 일부 실시예에서, 관련 워드 라인(WLa0)을 통해 데이터 "1"을 기록하도록 제1 타겟 메모리 셀(MC)의 제2 다이오드(US2)가 활성화되고(턴온 되고), 메인 워드 라인(WL0)을 통해 데이터 "0"을 기록하도록 제2 타겟 메모리 셀(MC)의 제1 다이오드(US1)가 활성화되고(턴온 되고), 나머지 제1 및 제2 다이오드가 비활성화되도록(턴오프 되도록) 전압이 인가된다.
일부 실시예에서, 제1 기록 전압(Vw31)이 메인 워드 라인(WL0)에 인가되고, 제2 기록 전압(Vw32)이 관련 워드 라인(WLa0)에 인가되고, 제3 기록 전압(Vw33)이 제1 타겟 메모리 셀(MC)에 결합된 비트 라인(BL0)에 인가되고, 제4 기록 전압(Vw34)이 제2 타겟 메모리 셀(MC)에 결합된 비트 라인(BL1)에 인가되고, 제5 기록 전압(Vw35)이 나머지 메인 워드 라인(WL1,…)에 인가되고, 제6 기록 전압(Vw36)이 나머지 관련 워드 라인(WLa1,...)에 인가된다. 일부 실시예에서, 제1 기록 전압(Vw31)은 제4 기록 전압(Vw34)보다 낮으므로, 기록 전류는 비트 라인(BL1)으로부터 제2 타겟 메모리 셀(MC)을 통해 흐르고, 제2 기록 전압(Vw32)은 제3 기록 전압(Vw33)보다 높으므로, 기록 전류는 관련 워드 라인(WLa0)으로부터 제1 타겟 메모리 셀(MC)을 통해 흐른다. 일부 실시예에서, 제5 기록 전압(Vw35)은 제1 기록 전압(Vw31)보다 높고, 제3 기록 전압(Vw33) 이상이다. 일부 실시예에서, 제6 기록 전압(Vw36)은 제2 기록 전압(Vw32)보다 낮고 제4 기록 전압(Vw34) 이상이다. 특정 실시예에서, Vw31 = Vw32 = 0V, Vw33 = Vw36 = -(Vt + 700~1000 mV) 및 Vw34 = Vw35 = Vt + (700~1000) mV이다.
도 7은 본 개시 내용의 다른 실시예에 따른 MRAM 셀에 대한 회로도 및 판독 동작을 예시한다. 이 구성에서, 서브 워드 라인이 2개 이상의 메모리 셀에 각각 결합되고 메인 워드 라인에 결합된다.
타겟 메모리 셀(MC)로부터 데이터를 판독할 때, 타겟 메모리 셀(MC)의 제1 다이오드(US1)만이 활성화되고 나머지 다이오드는 비활성화되도록 전압이 인가된다. 일부 실시예에서, 제1 판독 전압(Vr41)이 타겟 메모리 셀(MC)에 결합된 메인 워드 라인(WL0)에 인가되고, 제2 판독 전압(Vr42)이 메인 워드 라인 이외의 나머지 메인 워드 라인(예, WL1,…)에 인가되고, 제3 판독 전압(Vr43)이 타겟 메모리 셀(MC)에 결합된 비트 라인(BL0)에 인가된다. 일부 실시예에서, 전압(Vr42)은전압(Vr43)이 인가되기 전에 인가된다. 제2 판독 전압(Vr42)은 제1 판독 전압(Vr41)보다 높고, 제3 판독 전압(Vr43)은 제1 판독 전압(Vr41)보다 높다. 따라서, 판독 전류는 비트 라인(BL0)으로부터 타겟 메모리 셀(MC) 및 제1 다이오드(US1)를 통해 흐른다. 일부 실시예에서, 전압(Vr41)은 접지 전압(0V)이다. 전압(Vr43)은 제1 다이오드(US1)(Vt)의 임계 전압보다 높으며, 일부 실시예에서, 전압(Vr43)은 Vt + 50 mV~200 mV이다. 일부 실시예에서, 전압(Vr42)은 전압(Vr43) 이상이다. 나머지 비트 라인에 대하여, 제4 판독 전압(Vr44)이 인가된다. 일부 실시예에서, 전압(Vr44)은 전압(Vr41) 이하이다. 관련 워드 라인(WLa0, WLa1,…)에 대해, 제5 판독 전압(Vr45)이 인가된다. 일부 실시예에서, 전압(Vr45)은 전압(Vr44) 이하이다. 일부 실시예에서, Vr44-Vr45는 제2 다이오드(US2)(Vt)의 임계 전압 이하이다. 특정 실시예에서, Vr42 = Vr43 = Vt + (50~200) mV 및 Vr41 = Vr44 = Vr45 = 0V 이다.
도 8 및 도 9는 본 개시 내용의 일 실시예에 따른 MRAM 셀에 대한 기록 동작을 예시한다. 도 8은 데이터 "0"을 기록할 때 본 실시예의 구성에서 역전 류 문제를 예시한다. 도 9는 데이터 "1"을 기록할 때 본 실시예의 구성에서 역전 류 문제를 예시한다.
도 8에서, 워드 라인 및 비트 라인에 인가되는 전압은 일부 실시예에서 도 3의 전압과 동일하다. 도 9에서, 워드 라인 및 비트 라인에 인가되는 전압은 일부 실시예에서 도 5의 전압과 동일하다. 도 8에서, 역 바이어스 저항이 메모리 셀(MC)의 저항보다 충분히 크고 전압아 도 8에 예시된 바와 같이 인가되는 것으로 가정하면, 역 바이어스 전류는 점선 화살표로 예시된 바와 같이 흐를 수 있다. 그러나, 역 바이어스 전류의 양은 충분히 적어서 작은 전력 손실 이외의 큰 문제를 일으키지 않는다. 유사하게, 도 9에서, 역 바이어스 저항이 메모리 셀(MC)의 저항보다 충분히 크고 전압이 도 8에 예시된 바와 같이 인가되는 것으로 가정하면, 역 바이어스 전류는 점선 화살표로 예시된 바와 같이 흐를 수 있다. 그러나, 역 바이어스 전류의 양은 충분히 적어서 작은 전력 손실 이외의 큰 문제를 일으키지 않는다.
도 10은 본 개시 내용의 일 실시예에 따른 MRAM 셀의 구조적 구성을 예시한다. 일부 실시예에서, 다이오드(200) 중 하나는 MTJ 필름 스택(100) 바로 아래에 위치하고, 다이오드(200) 중 다른 하나는 상기 다이오드 중 상기 하나로부터 수평으로 떨어져 위치된다. 일부 실시예에서, 다이오드(200) 및 MTJ 필름 스택은 금속 필름(190)에 의해 결합된다.
도 11a 및 도 11b는 본 개시 내용의 일 실시예에 따른 MTJ 필름 스택의 단면도를 예시한다. 도 12a, 도 12b 및 도 12c는 본 개시 내용의 일 실시예에 따른 MTJ 필름 스택의 자성층의 개략적인 단면도를 예시한다.
도 11a는 본 개시 내용의 일 실시예에 따른 MTJ MRAM 셀의 개략도이다. MTJ 필름 스택(100)은 반도체 장치의 하부 금속층(Mx)과 상부 금속층(My) 사이에 배치된다. 금속층(Mx 및 My)은 기판 위에 상이한 레벨로 형성된 반도체 장치에서 하나의 요소를 다른 요소에 연결하는 데 사용된다. 또한, 하부 금속층(Mx)은 단방향 셀렉터(다이오드)에 결합되며, 이들 셀렉터는 각각 관련 워드 라인(ALW) 및 메인 워드 라인(MWL)에 결합된다. 상부 금속층(My)는 비트 라인에 결합된다.
MTJ 필름 스택(100)은 하부 금속층(Mx)에 결합된 제1 전극층(110) 및 상부 금속층(My)에 결합된 제2 전극층(155)을 포함한다. MTJ 기능층(101)이 도 11b에 예시된 바와 같이 제1 전극층(110)과 제2 전극층(155) 사이에 배치된다.
MTJ 기능층(101)은 제2 고정 자성층(130), 자유 자성층(140) 및 비자 성 재료로 형성되고 제2 고정 자성층(130)과 자유 자성층(140) 사이에 배치된 터널링 장벽층(135)을 포함한다. 자유 자성층(140) 및 제2 고정 자성층(130)은 각각 자기적으로 배향될 수 있는 일종 이상의 강자성 재료를 포함한다. 자유 자성층(140)은 외부 자기장에 노출됨으로써 자화 방향이 변경되거나 회전될 수 있도록 구성된다. 제2 고정 자성층(130)은 자기 배향이 고정되고 전형적인 자기장에 응답하지 않도록 구성된다. 일부 실시예에서, 자유 자성층(140)의 두께는 약 0.8 nm 내지 약 1.5 nm의 범위이다. 일부 실시예에서, 제2 고정층(130)의 두께는 약 0.8 nm 내지 약 2.0 nm의 범위이다.
터널링 장벽층(135)은 낮은 전위에서 제2 고정 자성층(130)으로부터 자유 자성층(140)을 전기적으로 절연시킬 수 있고 더 높은 전위에서 전자 터널링을 통해 전류를 전도할 수 있는 비교적 얇은 산화물 층을 포함한다. 일부 실시예에서, 터널링 장벽층(135)은 약 0.5 nm 내지 약 1.2 nm 범위의 두께를 갖는 마그네슘 산화물(MgO)로 형성된다.
MTJ 기능층(101)은 도 11b에 예시된 바와 같이 반강자성 층(125)을 더 포함한다. 반강자성 층(125)은 제2 고정 자성층(130)의 자기 배향을 고정하는 데 사용된다. 반강자성 층(125)은 루테늄(Ru) 또는 임의의 다른 적절한 반강자성 재료를 포함한다. 일부 실시예에서, 반강자성 층(125)의 두께는 약 0.4 nm 내지 약 1.0 nm의 범위이다.
MTJ 기능층(101)은 도 11b에 예시된 바와 같이 일종 이상의 자성 재료를 포함하는 제1 고정 자성층(120)을 더 포함한다.
제2 고정 자성층(130)은 복수의 자성 재료층을 포함한다. 일부 실시예에서, 도 12a에 예시된 바와 같이, 제2 고정 자성층(130)은 4개의 층(1301, 1302, 1303 및 1304)을 포함하는 데, 여기서 층(1304)은 터널링 장벽층(135)과 접촉하고 층(1301)은 반강자성 층(125)과 접촉한다. 일부 실시예에서, 층(1301)(최하층)은 코발트(Co) 및 백금(Pt)의 다층 구조물을 포함한다. 일부 실시예에서, 코발트 층의 두께는 약 0.3 nm 내지 약 0.6 nm의 범위이고, 백금층의 두께는 약 0.2 nm 내지 약 0.5 nm의 범위이다. 코발트 층의 두께는 백금층과 같거나 백금층보다 클 수 있다. 코발트 층과 백금층은 일부 실시예에서 층(1301)의 총 두께가 약 2.0 nm 내지 약 5.0 nm의 범위가 되도록 교대로 적층된다. 층(1302)은 약 0.4 nm 내지 약 0.6 nm의 범위의 두께를 가지는 코발트 층을 포함한다. 특정 실시예에서, 층(1301)은 코발트 층이고, 층(1302)은 전술한 바와 같이 코발트 층과 백금층의 다층이다. 본 개시 내용에서, "원소" 층은 일반적으로 "원소"의 함량이 99% 초과된 것을 의미한다.
층(1303)은 스페이서 층이다. 스페이서 층(1303)의 두께는 일부 실시예에서 약 0.2 nm 내지 약 0.5 nm의 범위에 있다. 층(1304)은 코발트 철 붕소(CoFeB) 층, 코발트/팔라듐(CoPd) 층 및/또는 코발트 철(CoFe) 층이다. 일부 실시예에서, 층(1304)의 두께는 일부 실시예에서 약 0.8 nm 내지 약 1.5 nm의 범위에 있다.
제1 고정 자성층(120)은 복수의 자성 재료층을 포함한다. 일부 실시예에서, 도 12b에 예시 된 바와 같이, 제1 고정 자성층(120)은 2개의 층(1201 및 1202)을 포함하고, 여기서 층(1202)은 반강자성 층(125)과 접촉한다. 일부 실시예에서, 층(1201)은 코발트(Co) 및 백금(Pt)의 다층 구조물을 포함한다. 일부 실시예에서, 코발트 층의 두께는 약 0.3 nm 내지 약 0.6 nm의 범위이고, 백금층의 두께는 약 0.2 nm 내지 약 0.5 nm의 범위이다. 코발트 층의 두께는 백금층과 같거나 백금층보다 클 수 있다. 코발트 층 및 백금층은 일부 실시예에서 층(1201)의 총 두께가 약 5.0 nm 내지 약 10.0 nm의 범위가 되도록 교대로 적층된다. 층(1202)은 약 0.4 nm 내지 약 0.6 nm 범위의 두께를 가지는 코발트 층을 포함한다.
자유 자성층(140)은 일부 실시예에서 약 1.0 nm 내지 약 2.0 nm 범위의 두께를 가지는 코발트 철 붕소(CoFeB) 층, 코발트/팔라듐(CoPd) 층 및/또는 코발트 철(CoFe) 층을 포함한다. 다른 실시예에서, 자유 자성층(140)은 복수의 자성 재료층을 포함한다. 일부 실시예에서, 도 12c에 예시된 바와 같이, 자유 자성층(140)은 3개의 층(1401, 1402 및 1403)을 포함하고, 여기서 층(1401)은 터널링 장벽층(135)과 접촉한다. 층(1401 및 1403)은 일부 실시예에서 약 1.0 nm 내지 약 2.0 nm의 범위의 두께를 가지는 코발트 철 붕소(CoFeB) 층, 코발트/팔라듐(Co/Pd) 층 및/또는 코발트 철(CoFe) 층이다. 층(1402)은 스페이서 층이다. 스페이서 층(1402)의 두께는 일부 실시예에서 약 0.2 nm 내지 약 0.6 nm의 범위에 있다.
MTJ 기능층(101)은 도 11b에 예시된 바와 같이 제1 전극층(110) 상에 형성된 시드층(115), 자유 자성층(140) 상에 형성된 캐핑층(145) 및 상기 캐핑층(145) 상에 형성된 확산 방지층(150)을 더 포함한다. 캐핑층(145)은 마그네슘 산화물 또는 알루미늄 산화물과 같은 유전체 재료로 형성되고, 일부 실시예에서 약 0.5 nm 내지 약 1.5 nm의 범위의 두께를 가진다. 제1 전극층(110)은 특히 프로그래밍을 위해 제1 고정 자성층(120)의 저항을 감소시키도록 금속과 같은 도전 재료로 형성된다. 제2 전극층(155)도 역시 판독 중에 저항률을 감소시키도록 금속과 같은 도전 재료로 형성된다.
도 13은 본 개시 내용의 일 실시예에 따른 MRAM 셀의 개략적인 단면도이다. 도 13~17에서, "Mx"(x=0, 1, 2, 3,…)는 기판 위에 배치된 각각의 레벨에서의 금속 배선층을 지칭하고, "Vy"(y=0, 1, 2, 3,… )는 My 금속 배선층을 My+1 금속 배선층에 연결시키는 비아(접촉부)를 지칭한다. 일부 실시예에서, 짝수 번호의 금속 배선층은 일방향으로 연장되고 홀수 번호의 금속 배선층은 상기 일방향과 교차하는 다른 방향으로 연장된다. 일부 실시예에서, M3 및 M4에서의 금속 배선에 대한 피치는 동일하고 M5 이상의 금속 배선에 대한 피치는 M3 및 M4에서의 금속 배선에 대한 피치보다 크다.
일부 실시예에서, MTJ 필름 스택(MTJ)은 M5층 과 M7층 사이에 배치되고, 다이오드 중 하나는 M3층과 M5층 사이의 MTJ 필름 스택(MTJ) 아래에 배치되고, 다른 다이오드는 M7층과 M9층 사이의 MTJ 필름 스택 위에 배치된다. 일부 실시예에서, 메인 워드 라인(WL)은 M9층에 배치되고 관련 워드 라인(WLa)은 M3층에 배치된다. 일부 실시예에서, 비트 라인(BL)은 M4층에 배치된다. 다른 실시예에서, 메인 워드 라인(WL)은 M3층에 배치되고, 관련 워드 라인(WLa)은 M3층에 배치된다. 일부 실시예에서, MTJ 필름 스택(MTJ)은 M4층 위에 배치된 접촉부(BEVA)를 통해 하부 전극 위에 배치된다. 유사하게, 다이오드는 접촉부를 통해 하부 전극 위에 배치된다. 일부 실시예에서, 다이오드는 상이한 배선층(예, 하나는 MTJ보다 높은 배선층이고 다른 하나는 MTJ보다 낮은 배선층임)에 배치되고 도 13에 예시된 것과 동일한 전류 흐름 방향을 가짐으로써, 전류 흐름 방향이 다른 다이오드를 제조하는 것보다 제조 공정이 더 간단해진다.
도 14는 본 개시 내용의 일 실시예에 따른 MRAM 셀의 개략적인 단면도이다. 일부 실시예에서, MTJ 필름 스택은 M3층(또는 M4층)과 M6층 사이에 배치되고, 양자의 다이오드는 M6층과 M8층 사이의 MTJ 필름 스택 위에 배치된다. 일부 실시예에서, 메인 워드 라인(WL) 및 관련 워드 라인(WLa)은 M8층에 배치된다. 일부 실시예에서, 비트 라인(BL)은 M3층에 배치된다.
도 15는 본 개시 내용의 일 실시예에 따른 MRAM 셀의 개략적인 단면도이다. 일부 실시예에서, MTJ 필름 스택은 M3층(또는 M4층과 M6층 사이에 배치되고, 양자의 다이오드는 M6층과 M8층 사이의 MTJ 필름 스택 위에 배치된다. 일부 실시예에서, 메인 워드 라인(WL)은 M10층에 배치되고, 관련 워드 라인(WLa)은 M8층에 배치된다. 다른 실시예에서, 메인 워드 라인(WL)은 M8층에 배치되고, 관련 워드 라인(WLa)은 M10층에 배치된다. 일부 실시예에서, 비트 라인(BL)은 M3층에 배치된다.
도 16은 본 개시 내용의 일 실시예에 따른 MRAM 셀의 개략적인 단면도이다. 일부 실시예에서, MTJ 필름 스택은 M6층과 M8층 사이에 배치되고, 양자의 다이오드는 M4층(또는 M3층)과 M6층 사이의 MTJ 필름 스택 아래에 배치된다. 일부 실시예에서, 메인 워드 라인(WL) 및 관련 워드 라인(WLa)은 M3층에 배치된다. 일부 실시예에서, 비트 라인(BL)은 M8층에 배치된다.
도 17은 본 개시 내용의 일 실시예에 따른 MRAM 셀의 개략적인 단면도이다. 일부 실시예에서, MTJ 필름 스택은 M4층과 M6층 사이에 배치되고, 양자의 다이오드는 기판에 배치된다. 일부 실시예에서, 메인 워드 라인(WL) 및 관련 워드 라인(WLa)은 M0층에 배치되고 비아(VD) 및 접촉부(MD)를 통해 다이오드에 각각 결합된다. 일부 실시예에서, 비트 라인(BL)은 M6층에 배치된다. M4층은 V3, M3, V2, M2, V1, M1, V0, M0 및 MD를 통해 다이오드에 결합된다.
도 18은 본 개시 내용의 일 실시예에 따른 MRAM 셀의 회로도를 예시한다.
도 18에 예시된 바와 같이, 제1 워드 라인 드라이버(WLD1)가 전술한 바와 이 메인 워드 라인에 전압을 인가하도록 메인 워드 라인(WL0, WL1,...)에 결합되고, 제2 워드 라인 드라이버(WLD2)가 전술한 바와 같이 관련 워드 라인에 전압을 인가하도록 관련 워드 라인(WLa0, WLa1,...)에 결합된다. 일부 실시예에서, 하나의 워드 라인 드라이버가 메인 워드 라인들 및 관련 워드 라인들에 제공되고, 다른 실시예에서, 2개 이상의 제1 워드 라인 드라이버 및 2개 이상의 제2 워드 라인 드라이버가 제공된다. 또한, 비트 라인 드라이브(BLD1)가 전술한 바와 같이 비트 라인에 전압을 인가하도록 비트 라인(BL0, BL1,...)에 결합된다. 일부 실시예에서, 2개 이상의 비트 라인 드라이버가 제공된다.
일부 실시예에서, 다이오드는 결정질, 다결정질 또는 비정질 반도체, 또는 쇼트키(Schottky) 장벽 다이오드에 의해 형성된 p-n 다이오드이다. 일부 실시예에서, 다이오드는 수직 접합 다이오드 또는 측면 접합 다이오드이다.
전술한 실시예에서, 메모리 셀은 MRAM 셀이다. 다른 실시예에서, 메모리 셀은 PCRAM 셀 또는 RRAM 셀이다.
본 명세서에서 모든 장점이 반드시 논의된 것은 아니며, 모든 실시예 또는 예에 대해 특별한 장점이 요구되지 않으며, 다른 실시예 또는 예는 다른 장점을 제공할 수 있음을 이해할 것이다.
본 개시 내용의 일 양태에 따르면, 메모리 셀은 메모리 셀 스택, 제1 워드 라인, 제2 워드 라인, 상기 메모리 셀 스택의 일단부에 결합된 비트 라인, 상기 메모리 셀 스택의 타단부에 결합된 일단부와 상기 제1 워드 라인에 결합된 타단부를 가지는 제1 단방향 셀렉터 및 상기 메모리 셀 스택의 타단부에 결합된 일단부와 상기 제2 워드 라인에 결합된 타단부를 가지는 제2 단방향 셀렉터를 포함한다. 상기 제1 단방향 셀렉터 및 상기 제2 단방향 셀렉터의 전류 흐름 방향은 서로 반대이다. 전술한 실시예 또는 후속 실시예 중 하나 이상에서, 상기 메모리 셀 스택은 자기 터널링 접합(MTJ) 구조물을 포함한다. 전술한 실시예 또는 후속 실시예 중 하나 이상에서, 상기 비트 라인은 상기 MTJ 구조물의 자유 자성층 측에 결합된다. 전술한 실시예 또는 후속 실시예 중 하나 이상에서, 상기 메모리 셀 스택은 저항률 변화 요소를 포함한다. 전술한 실시예 또는 후속 실시예 중 하나 이상에서, 상기 메모리 셀 스택은 상변화 요소를 포함한다. 전술한 실시예 또는 후속 실시예 중 하나 이상에서, 상기 제1 및 제2 단방향 셀렉터는 다이오드이다. 전술한 실시예 또는 후속 실시예 중 하나 이상에서, 상기 제1 단방향 셀렉터의 캐소드는 상기 제1 워드 라인에 결합되고, 상기 제2 단방향 셀렉터의 애노드는 상기 제2 워드 라인에 결합된다. 전술한 실시예 또는 후속 실시예 중 하나 이상에서, 상기 제1 및 제2 단방향 셀렉터 중 하나는 상기 메모리 셀 스택 위에 배치되고, 상기 제1 및 제2 단방향 셀렉터 중 다른 하나는 상기 메모리 셀 스택 아래에 배치된다. 전술한 실시예 또는 후속 실시예 중 하나 이상에서, 상기 제1 및 제2 단방향 셀렉터 모두는 상기 메모리 셀 스택 위에 배치된다. 전술한 실시예 또는 후속 실시예 중 하나 이상에서, 상기 제1 및 제2 단방향 셀렉터 모두는 상기 메모리 셀 스택 아래에 배치된다. 전술한 실시예 또는 후속 실시예 중 하나 이상에서, 상기 메모리 셀의 상기 메모리 셀 스택에 트랜지스터가 연결되지 않는다.
본 개시 내용의 다른 양태에 따르면, 반도체 장치는 메모리 셀, 제1 메인 워드 라인을 포함하는 메인 워드 라인, 제1 관련 워드 라인을 포함하는 관련 워드 라인 및 비트 라인을 포함한다. 각각의 상기 메모리 셀은 메모리 셀 스택 - 상기 메모리 셀 스택의 일단부는 상기 비트 라인 중 대응하는 하나의 비트 라인에 결합됨 -, 상기 메모리 셀 스택의 타단부에 결합된 애노드와 상기 제1 메인 워드 라인에 결합된 캐소드를 가지는 제1 다이오드 및 상기 메모리 셀 스택의 상기 타단부에 결합된 캐소드와 상기 제1 관련 워드 라인에 결합된 애노드를 가지는 제2 다이오드를 포함한다. 전술한 실시예 또는 후속 실시예 중 하나 이상에서, 상기 메모리 셀 스택은 자기 터널링 접합(MTJ) 구조물을 포함한다. 전술한 실시예 또는 후속 실시예 중 하나 이상에서, 상기 반도체 장치는 상기 메인 워드 라인에 결합된 제1 워드 라인 드라이버, 상기 관련 워드 라인에 결합된 제2 워드 라인 드라이버 및 상기 비트 라인에 결합된 비트 라인 드라이버를 더 포함한다. 전술한 실시예 또는 후속 실시예 중 하나 이상에서, 타겟 메모리 셀로부터 데이터를 판독하기 위해, 상기 제1 워드 라인 드라이버는 상기 타겟 메모리 셀에 결합된 상기 제1 메인 워드 라인에 제1 판독 전압을 인가하고, 상기 제1 메인 워드 라인 이외의 나머지 메인 워드 라인에 상기 제1 판독 전압보다 높은 제2 판독 전압을 인가하며, 상기 비트 라인 드라이버는 상기 타겟 메모리 셀에 결합된 상기 비트 라인 중 하나에 상기 제1 판독 전압보다 높은 제3 판독 전압을 인가한다. 전술한 실시예 또는 후속 실시예 중 하나 이상에서, 타겟 메모리 셀에 제1 타입의 데이터를 기록하기 위해, 상기 제1 워드 라인 드라이버는 상기 제1 메인 워드 라인에 제1 기록 전압을 인가하고, 상기 제1 워드 라인 드라이버는 상기 제1 메인 워드 라인 이외의 나머지 워드 라인에 상기 제1 기록 전압보다 높은 제2 기록 전압을 인가하며, 상기 비트 라인 드라이버는 상기 타겟 메모리 셀에 결합된 상기 비트 라인 중 하나에, 상기 제1 기록 전압보다 높고 상기 제3 판독 전압보다 높은 제3 기록 전압을 인가한다.
본 개시 내용의 다른 양태에 따르면, 메모리 장치는 메모리 셀, 메인 워드 라인, 관련 워드 라인 및 비트 라인을 포함한다. 상기 메모리 셀의 다수의 셀은 상기 메인 워드 라인 중 하나 및 상기 관련 워드 라인 중 하나에 결합된다. 상기 다수의 셀은 각각 메모리 셀 스택 - 상기 메모리 셀 스택의 일단부는 상기 비트 라인 중 대응하는 하나의 비트 라인에 결합됨 -, 상기 메모리 셀 스택의 타단부에 결합된 제1 단부와 상기 메인 워드 라인 중 하나에 결합된 제2 단부를 가지는 제1 단방향 셀렉터 및 상기 메모리 셀 스택의 상기 타단부에 결합된 제1 단부와 상기 관련 워드 라인 중 하나에 결합된 제2 단부를 가지는 제2 단방향 셀렉터를 포함한다. 상기 제1 단방향 셀렉터 및 상기 제2 단방향 셀렉터의 전류 흐름 방향은 서로 반대이다. 전술한 실시예 또는 후속 실시예 중 하나 이상에서, 상기 메모리 셀 각각은 자기 터널링 접합(MTJ) 구조물을 포함한다. 전술한 실시예 또는 후속 실시예 중 하나 이상에서, 상기 메모리 셀 각각은 저항 변화 재료를 포함한다. 전술한 실시예 또는 후속 실시예 중 하나 이상에서, 상기 메모리 셀 각각은 상변화 재료를 포함한다. 전술한 실시예 또는 후속 실시예 중 하나 이상에서, 전술한 바와 같은 메모리 장치에 대한 데이터 판독 방법에서, 데이터가 판독될 타겟 메모리 셀에 결합된 상기 제1 단방향 셀렉터가 활성화되고, 나머지 메모리 셀에 결합된 상기 제1 단방향 셀렉터는 비활성화된다. 상기 타겟 메모리 셀에 결합된 상기 비트 라인 중 하나 또는 상기 타겟 메모리 셀에 결합된 상기 메인 워드 라인 중 하나에 판독 전압이 인가된다. 전술한 실시예 또는 후속 실시예 중 하나 이상에서, 상기 메모리 셀에 결합된 상기 제2 단방향 셀렉터는 비활성화된다. 전술한 실시예 또는 후속 실시예 중 하나 이상에서, 전술한 바와 같은 메모리 장치에 대한 데이터 기록 방법에서, 데이터가 기록될 하나 이상의 타겟 메모리 셀 각각에 결합된 상기 제1 단방향 셀렉터가 활성화되고, 나머지 메모리 셀에 결합된 상기 제1 단방향 셀렉터는 비활성화된다. 상기 하나 이상의 타겟 메모리 셀에 결합된 비트 라인 중 하나 이상의 비트 라인에 또는 상기 하나 이상의 타겟 메모리 셀에 결합된 상기 메인 워드 라인 중 하나에 기록 전압이 인가된다. 전술한 실시예 또는 후속 실시예 중 하나 이상에서, 상기 메모리 셀에 결합된 상기 제2 단방향 셀렉터는 비활성화된다. 전술한 실시예 또는 후속 실시예 중 하나 이상에서, 전술한 바와 같은 메모리 장치에 대한 데이터 기록 방법에서, 데이터가 기록될 하나 이상의 타겟 메모리 셀 각각에 결합된 상기 제2 단방향 셀렉터가 활성화되고, 나머지 메모리 셀에 결합된 상기 제2 단방향 셀렉터는 비활성화된다. 상기 하나 이상의 타겟 메모리 셀에 결합된 상기 비트 라인 중 하나 이상의 비트 라인에 또는 상기 하나 이상의 타겟 메모리 셀에 결합된 관련 워드 라인 중 하나에 기록 전압이 인가된다. 전술한 실시예 또는 후속 실시예 중 하나 이상에서, 상기 메모리 셀에 결합된 상기 제1 단방향 셀렉터는 비활성화된다. 전술한 실시예 또는 후속 실시예 중 하나 이상에서, 전술한 바와 같은 메모리 장치에 대한 데이터 기록 방법에서, 제1 타입의 데이터가 기록될 하나 이상의 제1 타겟 메모리 셀 각각에 결합된 상기 제1 단방향 셀렉터가 활성화되고, 나머지 메모리 셀에 결합된 상기 제1 단방향 셀렉터는 비활성화된다. 제2 타입의 데이터가 기록될 하나 이상의 제2 타겟 메모리 셀 각각에 결합된 상기 제2 단방향 셀렉터가 활성화되고, 나머지 메모리 셀에 결합된 상기 제2 단방향 셀렉터는 비활성화된다. 상기 하나 이상의 제1 타겟 메모리 셀에 결합된 상기 비트 라인 중 하나 이상의 비트 라인에 또는 상기 하나 이상의 제1 타겟 메모리 셀에 결합된 상기 메인 워드 라인 중 하나에 제1 기록 전압이 인가되고, 상기 하나 이상의 제2 타겟 메모리 셀에 결합된 상기 비트 라인 중 하나 이상의 비트 라인에 또는 상기 하나 이상의 제2 타겟 메모리 셀에 결합된 상기 관련 워드 라인 중 하나에 제2 기록 전압이 인가된다.
본 출원의 다른 양태에 따르면, 랜덤 액세스 메모리(RAM)를 동작시키는 방법이 제공된다. RAM은 메모리 셀, 제1 메인 워드 라인을 포함하는 메인 워드 라인, 제1 관련 워드 라인을 포함하는 관련 워드 라인 및 비트 라인을 포함한다. 상기 메모리 셀은 각각 메모리 셀 스택 - 상기 메모리 셀 스택의 일단부는 상기 비트 라인 중 대응하는 하나의 비트 라인에 결합됨 -, 상기 메모리 셀 스택의 타단부에 결합된 애노드와 상기 제1 메인 워드 라인에 결합된 캐소드를 가지는 제1 다이오드 및 상기 메모리 셀 스택의 상기 타단부에 결합된 캐소드와 상기 제1 관련 워드 라인에 결합된 애노드를 가지는 제2 다이오드를 포함한다. 상기 방법에서, 데이터는, 상기 제1 메인 워드 라인에 제1 판독 전압을 인가하는 단계, 상기 제1 메인 워드 라인 이외의 나머지 메인 워드 라인에 상기 제1 판독 전압보다 높은 제2 판독 전압을 인가하는 단계 및 상기 비트 라인 중 하나에 상기 제1 판독 전압보다 높은 제3 판독 전압을 인가하여, 상기 비트 라인 중 하나 및 상기 제1 메인 워드 라인에 결합된 상기 메모리 셀 중 하나로부터의 데이터를 판독하는 단계에 의해, 판독된다. 전술한 실시예 또는 후속 실시예 중 하나 이상에서, 상기 제2 판독 전압은 상기 관련 워드 라인에 인가된다. 전술한 실시예 또는 후속 실시예 중 하나 이상에서, 상기 제1 메인 워드 라인에 제1 기록 전압을 인가하는 단계, 상기 제1 메인 워드 라인 이외의 나머지 메인 워드 라인에 상기 제1 기록 전압보다 높은 제2 기록 전압을 인가하는 단계 및 상기 비트 라인 중 하나 이상의 비트 라인에 상기 제1 기록 전압보다 높은 제3 기록 전압을 인가하여, 상기 비트 라인 중 상기 하나 이상의 비트 라인 및 상기 제1 메인 워드 라인에 결합된 상기 메모리 셀 중 하나 이상의 메모리 셀에 제1 타입의 데이터를 기록하는 단계에 의해, 상기 제1 타입의 데이터가 기록된다. 상기 제3 기록 전압은 상기 제3 판독 전압보다 높다. 전술한 실시예 또는 후속 실시예 중 하나 이상에서, 상기 제1 관련 워드 라인에 제4 기록 전압을 인가하는 단계, 상기 제1 관련 워드 라인 이외의 나머지 관련 워드 라인에 상기 제4 기록 전압보다 낮은 제5 기록 전압을 인가하는 단계 및 상기 비트 라인 중 하나 이상의 비트 라인에 상기 제4 기록 전압보다 낮은 제6 기록 전압을 인가하여, 상기 비트 라인 중 상기 하나 이상의 비트 라인 및 상기 제1 관련 워드 라인에 결합된 상기 메모리 셀 중 하나 이상의 메모리 셀에 제2 타입의 데이터를 기록하는 단계에 의해, 상기 제2 타입의 데이터가 기록된다. 전술한 실시예 또는 후속 실시예 중 하나 이상에서, 상기 제2 타입의 데이터를 기록하는 단계는 상기 메인 워드 라인에 상기 제4 기록 전압을 인가하는 단계를 더 포함한다. 전술한 실시예 또는 후속 실시예 중 하나 이상에서, 상기 제2 타입의 데이터를 기록하는 단계는 상기 메인 워드 라인에 상기 제4 기록 전압보다 높은 제7 기록 전압을 인가하는 단계를 더 포함한다. 전술한 실시예 또는 후속 실시예 중 하나 이상에서, 제1 및 제2 타입의 데이터는, 상기 제1 메인 워드 라인에 제1 기록 전압을 인가하는 단계, 상기 제1 관련 워드 라인에 인가하는 단계, 상기 제1 메인 워드 라인 이외의 나머지 메인 워드 라인에 상기 제1 기록 전압보다 높은 제3 기록 전압을 인가하는 단계, 상기 제1 관련 워드 라인 이외의 나머지 관련 워드 라인에 상기 제3 기록 전압보다 낮은 제4 기록 전압을 인가하는 단계, 상기 하나 이상의 비트 라인 중 하나 이상의 비트 라인에 상기 제1 기록 전압보다 높은 제5 기록 전압을 인가하여, 상기 비트 라인 중 하나 이상의 비트 라인 및 상기 제1 메인 워드 라인에 결합된 하나 이상의 메모리 셀에 제1 타입의 데이터를 기록하는 단계, 및 상기 비트 라인 중 하나 이상의 비트 라인에 상기 제4 기록 전압보다 낮은 제6 기록 전압을 인가하여, 상기 비트 라인 중 하나 이상의 비트 라인 및 상기 제1 관련 워드 라인에 결합된 하나 이상의 메모리 셀에 제2 타입의 데이터를 기록하는 단계에 의해 상기 제1 및 제2 타입의 데이터가 기록된다.
이상의 설명은 당업자가 본 개시 내용의 여러 측면들을 잘 이해할 수 있도록 여러 실시예의 특징부들의 개요를 설명한 것이다. 당업자들은 자신들이 여기 도입된 실시예와 동일한 목적을 수행하거나 및/또는 동일한 장점을 달성하기 위해 다른 공정 또는 구조물을 설계 또는 변형하기 위한 기초로서 본 개시 내용을 용이하게 이용할 수 있음을 알아야 한다. 또한, 당업자들은 균등적인 구성이 본 개시 내용의 취지 및 범위를 벗어나지 않으며 그리고 본 개시 내용의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
<부 기>
1. 메모리 셀로서,
메모리 셀 스택;
제1 워드 라인;
제2 워드 라인;
상기 메모리 셀 스택의 일단부(one end)에 결합된 비트 라인;
상기 메모리 셀 스택의 타단부(anothor end)에 결합된 일단부와 상기 제1 워드 라인에 결합된 타단부를 가지는 제1 단방향 셀렉터; 및
상기 메모리 셀 스택의 타단부에 결합된 일단부와 상기 제2 워드 라인에 결합된 타단부를 가지는 제2 단방향 셀렉터
를 포함하며,
상기 제1 단방향 셀렉터 및 상기 제2 단방향 셀렉터의 전류 흐름 방향은 서로 반대인 것인 메모리 셀.
2. 제1항에 있어서, 상기 메모리 셀 스택은 자기 터널링 접합(MTJ) 구조물을 포함하는 것을 특징으로 하는 메모리 셀.
3. 제2항에 있어서, 상기 비트 라인은 상기 MTJ 구조물의 자유 자성층 측에 결합된 것을 특징으로 하는 메모리 셀.
4. 제1항에 있어서, 상기 메모리 셀 스택은 저항률 변화 요소를 포함하는 것인 메모리 셀.
5. 제1항에 있어서, 상기 메모리 셀 스택은 상변화 요소를 포함하는 것인 메모리 셀.
6. 제1항에 있어서, 상기 제1 및 제2 단방향 셀렉터는 다이오드인 것인 메모리 셀.
7. 제6항에 있어서, 상기 제1 단방향 셀렉터의 캐소드는 상기 제1 워드 라인에 결합되고, 상기 제2 단방향 셀렉터의 애노드는 상기 제2 워드 라인에 결합되는 것인 메모리 셀.
8. 제6항에 있어서, 상기 제1 및 제2 단방향 셀렉터 중 하나는 상기 메모리 셀 스택 위에 배치되고, 상기 제1 및 제2 단방향 셀렉터 중 다른 하나는 상기 메모리 셀 스택 아래에 배치되는 것인 메모리 셀.
9. 제6항에 있어서, 상기 제1 및 제2 단방향 셀렉터 모두는 상기 메모리 셀 스택 위에 배치되는 것인 메모리 셀.
10. 제6항에 있어서, 상기 제1 및 제2 단방향 셀렉터 모두는 상기 메모리 셀 스택 아래에 배치되는 것인 메모리 셀.
11. 제1항에 있어서, 상기 메모리 셀의 상기 메모리 셀 스택에 트랜지스터가 연결되지 않은 것인 메모리 셀.
12. 반도체 장치로서,
메모리 셀;
제1 메인 워드 라인을 포함하는 메인 워드 라인;
제1 관련 워드 라인을 포함하는 관련 워드 라인; 및
비트 라인
을 포함하고, 상기 메모리 셀의 각각은:
메모리 셀 스택 - 상기 메모리 셀 스택의 일단부는 상기 비트 라인 중 대응하는 하나의 비트 라인에 결합됨 -;
상기 메모리 셀 스택의 타단부에 결합된 애노드와 상기 제1 메인 워드 라인에 결합된 캐소드를 가지는 제1 다이오드; 및
상기 메모리 셀 스택의 상기 타단부에 결합된 캐소드와 상기 제1 관련 워드 라인에 결합된 애노드를 가지는 제2 다이오드
를 포함하는 것인 반도체 장치.
13. 제12항에 있어서, 상기 메모리 셀 스택은 자기 터널링 접합(MTJ) 구조물을 포함하는 것인 반도체 장치.
14. 제12항에 있어서,
상기 메인 워드 라인에 결합된 제1 워드 라인 드라이버;
상기 관련 워드 라인에 결합된 제2 워드 라인 드라이버; 및
상기 비트 라인에 결합된 비트 라인 드라이버
를 더 포함하는 반도체 장치.
15. 제14항에 있어서, 타겟 메모리 셀로부터 데이터를 판독하기 위해,
상기 제1 워드 라인 드라이버는 상기 타겟 메모리 셀에 결합된 상기 제1 메인 워드 라인에 제1 판독 전압을 인가하고, 상기 제1 메인 워드 라인 이외의 나머지 메인 워드 라인에 상기 제1 판독 전압보다 높은 제2 판독 전압을 인가하도록 구성되며,
상기 비트 라인 드라이버는 상기 타겟 메모리 셀에 결합된 상기 비트 라인 중 하나에 상기 제1 판독 전압보다 높은 제3 판독 전압을 인가하도록 구성되는 것인 반도체 장치.
16. 제14항에 있어서, 타겟 메모리 셀에 제1 타입의 데이터를 기록하기 위해,
상기 제1 워드 라인 드라이버는 상기 제1 메인 워드 라인에 제1 기록 전압을 인가하도록 구성되고;
상기 제1 워드 라인 드라이버는 상기 제1 메인 워드 라인 이외의 나머지 메인 워드 라인에 상기 제1 기록 전압보다 높은 제2 기록 전압을 인가하도록 구성되며;
상기 비트 라인 드라이버는 상기 타겟 메모리 셀에 결합된 상기 비트 라인 중 하나에, 상기 제1 기록 전압보다 높은 제3 기록 전압을 인가하도록 구성되는 것인 반도체 장치.
17. 랜덤 액세스 메모리(RAM)를 동작시키는 방법으로서, 상기 RAM은:
메모리 셀;
제1 메인 워드 라인을 포함하는 메인 워드 라인;
제1 관련 워드 라인을 포함하는 관련 워드 라인; 및
비트 라인
을 포함하고, 상기 메모리 셀의 각각은:
메모리 셀 스택 - 상기 메모리 셀 스택의 일단부는 상기 비트 라인 중 대응하는 하나의 비트 라인에 결합됨 -;
상기 메모리 셀 스택의 타단부에 결합된 애노드와 상기 제1 메인 워드 라인에 결합된 캐소드를 가지는 제1 다이오드; 및
상기 메모리 셀 스택의 상기 타단부에 결합된 캐소드와 상기 제1 관련 워드 라인에 결합된 애노드를 가지는 제2 다이오드
를 포함하고,
상기 방법은, 데이터를 판독하는 단계를 포함하고, 상기 데이터를 판독하는 단계는:
상기 제1 메인 워드 라인에 제1 판독 전압을 인가하는 것;
상기 제1 메인 워드 라인 이외의 나머지 메인 워드 라인에 상기 제1 판독 전압보다 높은 제2 판독 전압을 인가하는 것; 및
상기 비트 라인 중 하나에 상기 제1 판독 전압보다 높은 제3 판독 전압을 인가하는 것
에 의해 상기 비트 라인 중 하나 및 상기 제1 메인 워드 라인에 결합된 상기 메모리 셀 중 하나로부터의 데이터를 판독하는 것에 의해 행해지는 것인 랜덤 액세스 메모리(RAM)를 동작시키는 방법.
18. 제17항에 있어서, 상기 관련 워드 라인에 상기 제2 판독 전압을 인가하는 단계를 더 포함하는 랜덤 액세스 메모리(RAM)를 동작시키는 방법.
19. 제17항에 있어서, 제1 타입의 데이터를 기록하는 단계를 더 포함하고, 상기 제1 타입의 데이터를 기록하는 단계는:
상기 제1 메인 워드 라인에 제1 기록 전압을 인가하는 것;
상기 제1 메인 워드 라인 이외의 나머지 메인 워드 라인에 상기 제1 기록 전압보다 높은 제2 기록 전압을 인가하는 것; 및
상기 비트 라인 중 하나 이상의 비트 라인에, 상기 제1 기록 전압보다 높은 제3 기록 전압을 인가하는 것
에 의해 상기 비트 라인 중 상기 하나 이상의 비트 라인 및 상기 제1 메인 워드 라인에 결합된 상기 메모리 셀 중 하나 이상의 메모리 셀에 제1 타입의 데이터를 기록하는 것에 의해 행해지는 것인 랜덤 액세스 메모리(RAM)를 동작시키는 방법.
20. 제19항에 있어서, 제2 타입의 데이터를 기록하는 단계를 더 포함하며, 상기 제2 타입의 데이터를 기록하는 단계는:
상기 제1 관련 워드 라인에 제4 기록 전압을 인가하는 것;
상기 제1 관련 워드 라인 이외의 나머지 관련 워드 라인에 상기 제4 기록 전압보다 낮은 제5 기록 전압을 인가하는 것; 및
상기 비트 라인 중 하나 이상의 비트 라인에 상기 제4 기록 전압보다 낮은 제6 기록 전압을 인가하는 것
에 의해 상기 비트 라인 중 상기 하나 이상의 비트 라인 및 상기 제1 관련 워드 라인에 결합된 상기 메모리 셀 중 하나 이상의 메모리 셀에 제2 타입의 데이터를 기록하는 것에 의해 행해지는 것인 랜덤 액세스 메모리(RAM)를 동작시키는 방법.

Claims (10)

  1. 메모리 셀로서,
    메모리 셀 스택;
    제1 워드 라인;
    제2 워드 라인;
    상기 메모리 셀 스택의 일단부(one end)에 결합된 비트 라인;
    상기 메모리 셀 스택의 타단부(anothor end)에 결합된 일단부와 상기 제1 워드 라인에 결합된 타단부를 가지는 제1 단방향 셀렉터; 및
    상기 메모리 셀 스택의 타단부에 결합된 일단부와 상기 제2 워드 라인에 결합된 타단부를 가지는 제2 단방향 셀렉터
    를 포함하며,
    상기 제1 단방향 셀렉터 및 상기 제2 단방향 셀렉터의 전류 흐름 방향은 서로 반대이고,
    상기 메모리 셀 스택은 자기 터널링 접합(MTJ) 구조물을 포함하며, 상기 MTJ 구조물은 자유 자성층 상에 형성되는 캐핑층 및 상기 캐핑층 상에 형성되는 확산 방지층을 포함하고,
    상기 제1 및 제2 단방향 셀렉터 중 하나는 상기 메모리 셀 스택 위에 배치되고, 상기 제1 및 제2 단방향 셀렉터 중 다른 하나는 상기 메모리 셀 스택 아래에 배치되는 것인 메모리 셀.
  2. 제1항에 있어서, 상기 비트 라인은 상기 MTJ 구조물의 상기 자유 자성층 측에 결합되는 것인 메모리 셀.
  3. 제1항에 있어서, 상기 메모리 셀 스택은 저항률 변화 요소 및 상변화 요소 중 적어도 하나를 포함하는 것인 메모리 셀.
  4. 제1항에 있어서, 상기 제1 및 제2 단방향 셀렉터는 다이오드인 것인 메모리 셀.
  5. 제4항에 있어서, 상기 제1 단방향 셀렉터의 캐소드는 상기 제1 워드 라인에 결합되고, 상기 제2 단방향 셀렉터의 애노드는 상기 제2 워드 라인에 결합되는 것인 메모리 셀.
  6. 제1항에 있어서, 상기 메모리 셀의 상기 메모리 셀 스택에, 트랜지스터가 연결되지 않은 것인 메모리 셀.
  7. 반도체 장치로서,
    메모리 셀;
    제1 메인 워드 라인을 포함하는 메인 워드 라인;
    제1 관련 워드 라인을 포함하는 관련 워드 라인; 및
    비트 라인
    을 포함하고, 상기 메모리 셀의 각각은:
    메모리 셀 스택 - 상기 메모리 셀 스택의 일단부는 상기 비트 라인 중 대응하는 하나의 비트 라인에 결합되고, 상기 메모리 셀 스택은 자기 터널링 접합(MTJ) 구조물을 포함하며, 상기 MTJ 구조물은 자유 자성층 상에 형성되는 캐핑층 및 상기 캐핑층 상에 형성되는 확산 방지층을 포함함 -;
    상기 메모리 셀 스택의 타단부에 결합된 애노드와 상기 제1 메인 워드 라인에 결합된 캐소드를 가지는 제1 다이오드; 및
    상기 메모리 셀 스택의 상기 타단부에 결합된 캐소드와 상기 제1 관련 워드 라인에 결합된 애노드를 가지는 제2 다이오드
    를 포함하고, 상기 제1 및 제2 다이오드 중 하나는 상기 메모리 셀 스택 위에 배치되고, 상기 제1 및 제2 다이오드 중 다른 하나는 상기 메모리 셀 스택 아래에 배치되는 것인 반도체 장치.
  8. 제7항에 있어서,
    상기 메인 워드 라인에 결합된 제1 워드 라인 드라이버;
    상기 관련 워드 라인에 결합된 제2 워드 라인 드라이버; 및
    상기 비트 라인에 결합된 비트 라인 드라이버
    를 더 포함하는 반도체 장치.
  9. 랜덤 액세스 메모리(RAM)를 동작시키는 방법으로서, 상기 RAM은:
    메모리 셀;
    제1 메인 워드 라인을 포함하는 메인 워드 라인;
    제1 관련 워드 라인을 포함하는 관련 워드 라인; 및
    비트 라인
    을 포함하고, 상기 메모리 셀의 각각은:
    메모리 셀 스택 - 상기 메모리 셀 스택의 일단부는 상기 비트 라인 중 대응하는 하나의 비트 라인에 결합되고, 상기 메모리 셀 스택은 자기 터널링 접합(MTJ) 구조물을 포함하며, 상기 MTJ 구조물은 자유 자성층 상에 형성되는 캐핑층 및 상기 캐핑층 상에 형성되는 확산 방지층을 포함함 -;
    상기 메모리 셀 스택의 타단부에 결합된 애노드와 상기 제1 메인 워드 라인에 결합된 캐소드를 가지는 제1 다이오드; 및
    상기 메모리 셀 스택의 상기 타단부에 결합된 캐소드와 상기 제1 관련 워드 라인에 결합된 애노드를 가지는 제2 다이오드
    를 포함하고, 상기 제1 및 제2 다이오드 중 하나는 상기 메모리 셀 스택 위에 배치되고, 상기 제1 및 제2 다이오드 중 다른 하나는 상기 메모리 셀 스택 아래에 배치되며,
    상기 방법은, 데이터를 판독하는 단계를 포함하고, 상기 데이터를 판독하는 단계는:
    상기 제1 메인 워드 라인에 제1 판독 전압을 인가하는 것;
    상기 제1 메인 워드 라인 이외의 나머지 메인 워드 라인에 상기 제1 판독 전압보다 높은 제2 판독 전압을 인가하는 것; 및
    상기 비트 라인 중 하나에 상기 제1 판독 전압보다 높은 제3 판독 전압을 인가하는 것
    에 의해 상기 비트 라인 중 하나 및 상기 제1 메인 워드 라인에 결합된 상기 메모리 셀 중 하나로부터의 데이터를 판독하는 것에 의해 행해지는 것인 랜덤 액세스 메모리(RAM)를 동작시키는 방법.
  10. 제9항에 있어서, 상기 관련 워드 라인에 상기 제2 판독 전압을 인가하는 단계를 더 포함하는 랜덤 액세스 메모리(RAM)를 동작시키는 방법.
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