KR101097435B1 - 멀티 레벨을 갖는 상변화 메모리 장치 및 그 구동방법 - Google Patents
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Abstract
멀티 레벨을 갖는 상변화 메모리 장치 및 그 구동방법에 대해 개시한다. 개시된 상변화 메모리 장치는 상변화 메모리 장치는 인가되는 전류에 따라 셋 및 리셋 상태로 변하는 가변 저항체, 및 상기 가변 저항체와 연결되면서, 상기 가변 저항체의 셋 및 리셋 상태의 저항 분포를 소정 레벨만큼 쉬프트시키는 쉬프팅 유닛을 포함한다.
상변화, 멀티 레벨, 셋, 리셋
Description
본 발명은 상변화 메모리 장치 및 그 구동방법에 관한 것으로, 보다 구체적으로는 멀티 레벨을 갖는 상변화 메모리 장치 및 그 구동방법에 관한 것이다.
일반적으로, 상변화 물질이라 함은 온도에 따라 그것의 결정 상태가 변화되는 물질을 일컫는다. 이러한 상변화 물질은 그것의 상태가 결정질이냐 비정질이냐에 따라 그것의 저항이 가변된다. 그러므로, 이러한 상변화 물질을 메모리 장치에 저장 매체로 이용할 수 있으며, 이렇게 상변화 물질을 갖는 메모리 장치를 상변화 메모리 장치라 하고 있다.
일반적인 상변화 메모리 장치는 복수의 워드 라인, 그와 교차하여 단위 메모리 셀을 한정하는 복수의 비트 라인, 워드라인을 선택하는 하나의 스위칭 소자, 및 스위칭 소자의 구동에 의해 비트 라인으로부터 데이터를 전달받아 저장하는 가변 저항으로 구성될 수 있다.
이와 같은 상변화 메모리 장치는 이론적으로 상변화 물질막의 결정 상태에 따라, "0" 및 "1" 외에 중간 상태의 값을 얻을 수 있는 것으로 보고되고 있다.
그러나, 현재 사용되고 있는 GST 계열의 상변화 물질층은 결정질 및 비정질에서는 대체적으로 뚜렷한 저항 산포를 갖지만, 그 중간 레벨에서의 저항 산포가 선형적이지 못하다.
그렇기 때문에, 멀티 레벨을 실현하기 위하여는 셋(0) 또는 리셋(1) 데이터를 기입하기 위한 전류 조건과 상이한 레벨의 전류가 상변화 물질에 제공되어야 하며, 이를 위하여는 별도의 펌핑 회로가 요구되어야 한다. 이렇게 추가의 펌핑 회로에 의해, 다양한 전류가 제공된다고 하여도, 상변화 물질막이 셋, 리셋외의 다른 레벨에서는 뚜렷한 저항 산포를 기대할 수 없어, 리딩(reading) 오류가 발생될 수 있다.
이로 인해, 현재의 멀티 레벨을 갖는 상변화 메모리 장치는 상술한 바와 같이 복수의 펌핑 회로를 배치시켜야 하는 레이아웃 부담이 존재할 뿐만 아니라, 완벽한 멀티 레벨을 실현할 수 없다는 문제점을 갖는다.
따라서, 본 발명의 목적은 각 레벨에서 저항 산포 특성이 뚜렷하며, 불필요한 펌프의 설치를 방지할 수 있는 멀티 레벨을 갖는 상변화 메모리 장치를 제공하는 것이다.
또한, 본 발명의 다른 목적은 상기한 멀티 레벨을 갖는 상변화 메모리 장치의 구동방법을 제공하는 것이다.
상기한 본 발명의 목적을 달성하기 위한 본 발명의 일 실시예에 따른 상변화 메모리 장치는 인가되는 전류에 따라 셋 및 리셋 상태로 변하는 가변 저항체, 및 상기 가변 저항체와 연결되면서, 상기 가변 저항체의 셋 및 리셋 상태의 저항 분포를 소정 레벨만큼 쉬프트시키는 쉬프팅 유닛을 포함한다.
또한, 본 발명의 다른 실시예에 따른 상변화 메모리 장치는 복수의 메모리 셀들로 구성되는 셀 어레이를 포함하며, 상기 메모리 셀은 제 1 워드 라인에 연결되는 제 1 스위칭 소자, 상기 제 1 스위칭 소자와 및 제 2 워드 라인 사이에 연결되는 제 2 스위칭 소자, 및 상기 제 1 스위칭 소자 및 비트 라인 사이에 연결되는 가변 저항체를 포함한다.
또한, 본 발명의 또 다른 실시예에 따른 상변화 메모리 장치는 비트 라인 및 상기 비트 라인과 교차되는 제 1 및 제 2 워드 라인들로 구성되는 메모리 셀들이 복수 개 배열되어 구성되는 셀 어레이, 및 상기 셀 어레이 외곽에 배치되고, 상기 비트 라인 및 상기 워드 라인들을 제어하도록 구성된 제어 블록을 포함한다. 이때, 상기 메모리 셀은 상기 비트 라인과 연결되는 가변 저항체 및 상기 가변 저항체와 연결되고, 상기 제 1 및 제 2 워드 라인에 의해 제어되는 쉬프팅 유닛을 포함한다.
또한, 본 발명의 다른 실시예에 따른 상변화 메모리 장치는 셀 영역 및 주변 영역이 구분된 반도체 기판, 상기 셀 영역을 중심으로 양측 주변 영역의 상기 반도체 기판 상부에 형성되는 제 1 및 제 2 워드 라인 선택 스위치, 상기 제 1 워드 라인 선택 스위치가 형성된 상기 반도체 기판 상부에 상기 제 1 워드 라인 선택 스위치와 전기적으로 연결되도록 형성되는 제 1 워드 라인, 상기 제 1 워드 라인 상부에 형성되는 복수의 제 1 다이오드, 상기 복수의 제 1 다이오드 상부에 형성되는 제 2 워드 라인, 상기 제 2 워드 라인 상부에 상기 제 1 다이오드와 대응되어 형성되는 제 2 다이오드, 상기 제 2 다이오드 상부에 상기 제 2 다이오드 각각에 대응되어 형성되는 가열 전극, 상기 가열 전극과 각각 콘택되도록 상기 가열 전극 상부에 형성되는 상변화 패턴, 및 상기 상변화 패턴 상부에 형성되고 상기 상변화 패턴과 전기적으로 연결되도록 형성된 비트 라인을 포함한다.
또한, 본 발명의 다른 실시예에 따른 상변화 메모리 장치의 구동방법으로서, 비트 라인으로부터 제공되는 전류에 따라 셋 및 리셋 상태로 변하는 가변 저항체, 상기 가변 저항체와 연결되면서 상기 가변 저항체의 셋 및 리셋 상태의 저항 분포를 소정 레벨만큼 쉬프트시키는 쉬프팅 유닛, 및 상기 쉬프팅 유닛을 제어하는 복수의 워드 라인을 포함하는 메모리 셀들로 구성되고, 상기 메모리 셀의 라이트 및 리드시, 상기 복수의 워드 라인 중 하나를 선택하여 그라운드시키고, 나머지는 플 로팅시킨 상태에서, 상기 라이트 및 리드에 필요한 전압을 상기 비트 라인을 통해 공급한다.
본 발명의 다른 실시예에 따른 상변화 메모리 장치의 구동방법은, 비트 라인, 상기 비트 라인과 전기적으로 연결된 가변 저항체, 상기 가변 저항체와 연결된 제 1 스위칭 소자, 상기 제 1 스위칭 소자에 전기적으로 연결된 제 2 스위칭 소자, 상기 제 1 스위칭 소자를 제어하는 제 1 워드 라인 및 상기 제 2 스위칭 소자를 제어하는 제 2 워드 라인을 포함하는 메모리 셀들로 구성되며, 상기 메모리 셀의 라이트시, 상기 제 1 워드 라인을 그라운드시키고, 상기 제 2 워드 라인을 플로팅시킨 상태에서, 상기 비트 라인을 통해 기 설정된 셋 전압 및 리셋 전압을 인가하여, 제 1 셋 상태 및 제 1 리셋 상태를 라이트하고, 상기 제 1 워드 라인을 플로팅시키고, 상기 제 2 워드 라인을 그라운드시킨 상태에서, 상기 비트 라인을 통해 상기 셋 전압 및 상기 리셋 전압을 인가하여, 제 2 셋 상태 및 제 2 리셋 상태를 라이트한다.
본 발명에 의하면, 저항의 분포를 쉬프트시킬 수 있도록 가변 저항체에 시리즈로 연결된 복수개의 스위칭 소자로 구성된 쉬프트 유닛을 설치한다.
이에 따라, 저항 분포가 뚜렷한 두 가지의 상을 스위치 소자의 문턱 전압만큼 쉬프트시키게 되어, 복수의 뚜렷한 저항 분포를 얻을 수 있다. 그러므로, 별도의 라이트 드라이버의 구비 없이 멀티 레벨을 달성할 수 있다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다.
도 1은 본 발명의 일 실시예에 따른 상변화 메모리 장치의 개략적인 구성도이다.
도 1을 참조하면, 상변화 메모리 장치(10)는 셀 어레이(CA) 및 주변 영역(PA)으로 구분될 수 있다.
셀 어레이(CA)는 복수의 워드 라인(WL1_0∼WL1_n 및 WL2_0∼WL2_n) 및 복수의 비트 라인(BL0∼BLn)의 교차에 의해 한정되는 복수의 메모리 셀(MC)들로 구성된다.
메모리 셀(MC)은 도 2에 도시된 바와 같이, 가변 저항체(Rv) 및 쉬프팅 유닛(Su)으로 구성될 수 있다. 가변 저항체(Rv)는 하나의 비트 라인(BL0∼BLn) 및 쉬프팅 유닛(Su) 사이에 연결되어, 상기 비트 라인(BL0∼BLn)으로부터 제공되는 전류에 따라 상변화를 일으켜 데이터를 저장한다.
쉬프팅 유닛(Su)은 제 1 워드 라인(WL1_0∼WL1_n) 및 제 2 워드 라인(WL2_0∼WL2_n)과 각각 연결되어, 제어 신호로서 제 1 워드 라인(WL1_0∼WL1_n) 및 제 2 워드 라인(WL2_0∼WL2_n)의 신호를 제공받는다. 이러한 쉬프팅 유닛(Su)은 제 1 및 제 2 워드 라인(WL1_0∼WL1_n 및 WL2_0∼WL2_n)의 선택적 구동에 따라, 가변 저항체(Rv)의 셋 및 리셋 상태의 저항 분포를 정상 상태 또는 소정 전압만큼 쉬프트된 상태에서 각각 분포시킨다. 이에 따라, 상변화 메모리 장치는 다양한 레벨을 실현할 수 있게 된다.
쉬프팅 유닛(Su)은 문턱 전압을 갖는 복수의 스위칭 소자로 구성될 수 있다. 본 실시예의 쉬프팅 유닛(Su)은 직렬로 연결된 제 1 및 제 2 다이오드(D1,D2)로 구성될 수 있다. 제 1 다이오드(D1)는 가변 저항체(Rv)와 제 2 다이오드(D2) 사이에 연결되고, 제 1 다이오드(D1)의 애노드측에 가변 저항체(Rv)가 연결되고, 그것의 캐소드측에 제 2 다이오드(D2)의 애노드가 연결된다. 또한, 쉬프팅 유닛(Su)의 전류 경로를 제어하기 위하여, 제 1 다이오드(D1)의 캐소드에 제 1 워드 라인(WL1)이 연결되고, 제 2 다이오드(D2)의 캐소드에 제 2 워드 라인(WL2)이 연결된다. 이와 같은 제 1 및 제 2 워드 라인(WL1,WL2)은 선택적으로 플로팅(floating)되거나 혹은 그라운드되어, 쉬프팅 유닛(Su)의 전류 경로를 변경시키므로써, 가변 저항체(Rv)의 셋/리셋 저항 분포를 쉬프트시킨다.
한편, 주변 영역(PA)은 셀 어레이(CA) 외곽에 배치되며, 복수의 워드 라인(WL1_0∼WL1_n 및 WL2_0∼WL2_n) 및 복수의 비트 라인(BL0∼BLn)을 제어하는 블록들이 위치된다. 보다 구체적으로, 주변 영역(PA)은 복수의 워드 라인(WL1_0∼WL1_n 및 WL2_0∼WL2_n)을 제어하는 제 1 및 제 2 로우 제어 블록(20a,20b) 및 복수의 비트 라인(BL0∼BLn)을 제어하는 제 1 및 제 2 컬럼 제어 블록(40a,40b)으로 구성될 수 있다.
제 1 로우 제어 블록(20a)은 제 1 워드 라인(WL1_0∼WL1_n)의 구동을 제어하도록 구성된다. 이러한 제 1 로우 제어 블록(20a)은 제 1 로우 디코딩 유닛(25a), 제 1 스위치 어레이(30a), 및 제 1 선택부(35a)로 구성될 수 있다. 이러한 제 1 로우 제어 블록(20a)은 제 1 및 제 2 워드 라인(WL1_0∼WL1_n 및 WL2_0∼WL2_n)과 수 직을 이루는 셀 어레이(CA)의 일측 가장자리에 배치된다.
제 1 로우 디코딩 유닛(25a)은 복수의 제 1 워드 라인(WL1_0∼WL1_n) 중 어느 하나를 선택하여 그라운드 전압을 제공하고, 그 외의 제 1 워드 라인(WL1_0∼WL1_n)들은 어떠한 신호도 인가하지 않도록 구성된다.
제 1 스위치 어레이(30a)는 각각의 제 1 워드 라인(WL1_0∼WL1_n)마다 각각 설치된 스위치(SW1_0∼SW1_n)들로 구성된다. 상기 스위치(SW1_0∼SW1_n)는 제 1 로우 디코딩 유닛(25a)으로부터 전달되는 신호들을 각 메모리 셀(MC)에 선택적으로 제공하며, 예를 들어, nMOS 트랜지스터로 구성될 수 있다. 제 1 스위치 어레이(30a)는 셀 어레이(CA)와 인접하여, 상기 셀 어레이(CA)와 제 1 로우 디코딩 유닛(25a) 사이에 배치될 수 있다.
제 1 선택부(35a)는 상기 제 1 스위치 어레이(30a)의 구동을 제어한다. 즉, 제 1 선택부(35a)에서 제공되는 신호에 따라, 제 1 스위치 어레이(30a)를 구성하는 스위치(SW1_0∼SW1_n)들이 동시에 턴온 또는 턴오프된다.
제 2 로우 제어 블록(20b)은 제 2 워드 라인(WL2_0∼WL2_n)의 구동을 제어하도록 구성되며, 제 1 로우 제어 블록(20a)과 유사하게 제 2 로우 디코딩 유닛(25b), 제 2 스위치 어레이(30b), 및 제 2 선택부(35b)로 구성될 수 있다. 이러한 제 2 로우 제어 블록(20a)은 제 1 및 제 2 워드 라인(WL1_0∼WL1_n 및 WL2_0∼WL2_n)과 수직을 이루는 셀 어레이(CA)의 타측 가장자리에 배치된다.
제 2 로우 디코딩 유닛(25b)은 복수의 제 2 워드 라인(WL2_0∼WL2_n) 중 어느 하나를 선택하여 그라운드 전압을 제공하고, 그 외의 제 2 워드 라인(WL2_0∼ WL2_n)들은 어떠한 신호도 인가하지 않도록 구성된다.
제 2 스위치 어레이(30a)는 각각의 제 2 워드 라인(WL2_0∼WL2_n)마다 각각 설치된 스위치(SW2_0∼SW2_n)들로 구성될 수 있으며, 제 1 스위치 어레이(30a)와 마찬가지로 nMOS 트랜지스터로 구성될 수 있다. 제 2 스위치 어레이(30b)는 셀 어레이(CA)와 인접하여, 상기 셀 어레이(CA)와 제 2 로우 디코딩 유닛(25b) 사이에 배치될 수 있다.
제 2 선택부(35b)는 상기 제 2 스위치 어레이(30b)의 구동을 제어한다.
제 1 컬럼 제어 블록(40a)은 예를 들어 짝수 번째 비트 라인(BL0, BL2...)의 구동을 제어하고, 제 2 컬럼 제어 블록(40b)는 예를 들어, 홀수 번째 비트 라인(BL1,BL3..)의 구동을 제어한다. 제 1 컬럼 제어 블록(40a)은 비트 라인(BL0∼BLn)과 수직을 이루는 셀 어레이(CA)의 일측에 배치될 수 있고, 제 2 컬럼 제어 블록(40b)은 비트 라인(BL0∼BLn)과 수직을 이루는 셀 어레이(CA)의 타측에 배치될 수 있다. 제 1 및 제 2 컬럼 제어 블록(40a)은 0(set)의 데이터를 저장하기 위한 전압, 1(reset)의 데이터를 저장하기 위한 전압 및 리드 전압을 제공하기 위한 전압 생성원들을 포함할 수 있다.
이와 같은 구성을 갖는 상변화 메모리 장치의 구동에 대해 라이트 동작 및 리드 동작을 구분하여 설명하도록 한다.
도 3a 내지 도 3d를 참조하여, 제 1 셋/리셋 상태(SET1, RESET1)를 저장하는(라이트하는) 방법에 대해 설명한다.
도 3a에 도시된 바와 같이, 데이터를 저장할 해당 메모리 셀(MC)의 비트 라인(BL)에 가변 저항체(Rv) 즉, 상변화 물질을 셋 상태로 만들기 위한 전압(이하, 셋 전압:Vset)을 인가한다. 동시에, 해당 메모리 셀(MC)의 제 1 워드 라인(WL1)에 그라운드 전압(GND)을 인가하고, 제 2 워드 라인(WL2)은 플로팅(floating)시킨다. 이러한 제 1 및 제 2 워드 라인(WL1,WL2)의 선택적인 구동은 제 1 및 제 2 로우 제어 블록(20a,20b)에 의해 달성될 수 있다.
그러면, 메모리 셀(MC)의 전류(Iset1, 이하 제 1 셋 전류)는 비트 라인(BL)으로부터 제 1 다이오드(D1)를 거쳐 그라운드된 제 1 워드 라인(WL1)쪽으로 흐르게 된다.
이에 따라, 가변 저항체(Rv) 즉, 상변화 물질은 상기 제 1 셋 전류(Iset1)에 의해 셋 상태로 상변화된다. 셋 상태(SET1)는 알려진 바와 같이 상변화 물질이 결정질 상태를 의미하므로 도 3c에서와 같이, 상대적으로 낮은 저항 분포를 갖는다. 또한, 셋 상태는 상술한 바와 같이 낮은 저항 분포를 가짐에 따라, 도 3d에서와 같이, 상기 제 1 다이오드(D1)의 문턱 전압(Vt1) 이상에서 급격한 기울기를 셋 전류(SET1)가 급증한다. 여기서 제 1 셋 상태(SET1)는 일반적인 상변화 메모리 장치의 셋 상태일 수 있다.
한편, 도 3a와 같이 제 1 워드 라인(WL1)이 그라운드된 상태에서, 도 3b에 도시된 바와 같이 비트 라인(BL)을 통해 상변화 물질(가변 저항체,Rv)을 리셋 상태(RESET1)로 만들기 위한 전압(이하, 리셋 전압:Vreset)을 인가한다. 여기서, 상기 셋 및 리셋 상태의 구분은 상술한 바와 같이, 비트 라인(BL)으로 부터 가해지 는 전압 레벨 및 상기 비트 라인(BL) 전압의 인가 방식으로 구분될 수 있다.
그러면, 상기 리셋 전압(Vreset)에 따른 전류(Ireset1)가 가변 저항체(Rv)에 제공되어, 상기 가변 저항체(Rv)는 리셋 상태, 즉, 비정질 상태를 갖게 된다. 알려진 바와 같이, 비정질은 결정질에 비해 상대적으로 낮은 저항을 가지므로, 도 3c에 도시된 바와 같이, 리셋 상태(RESET1)에서의 저항 분포는 셋 상태(SET1)보다 상대적으로 높다. 또한, 도 3d에 도시된 바와 같이, 리셋 상태(RESET1)의 경우, 동일 전압하에서 상대적으로 낮은 전류(Ireset1) 값을 갖게 된다.
다음, 도 4a 내지 도 4d를 참조하여 제 2 셋/리셋 상태(SET2, RESET2)를 저장하는(라이트하는) 방법에 대해 설명하도록 한다.
도 4a에 도시된 바와 같이, 데이터를 저장할 해당 메모리 셀(MC)의 비트 라인(BL)에 셋 전압(Vset)을 인가한다. 동시에, 해당 메모리 셀(MC)의 제 2 워드 라인(WL2)에 그라운드 전압(GND)을 인가하고, 제 1 워드 라인(WL1)은 플로팅시킨다. 이러한 제 1 및 제 2 워드 라인(WL1,WL2)의 선택적인 구동은 제 1 및 제 2 로우 제어 블록(20a,20b)에 의해 달성될 수 있다. 아울러, 상기 제 2 셋 상태(SET2)를 만들기 위한 전압(Vset)은 상기 제 1 셋 상태(SET1)를 만들기 위한 전압(Vset)과 동일하다.
그러면, 메모리 셀(MC)의 전류(이하, 제 2 셋 전류:Iset2)는 비트 라인(BL)으로부터 제 1 및 제 2 다이오드(D1,D2)를 거쳐 그라운드된 제 2 워드 라인(WL1)쪽으로 흐르게 된다.
이에 따라, 가변 저항체(Rv) 즉, 상변화 물질은 상기 제 2 셋 전류(Iset1)에 의해 셋 상태로 상변화된다.
하지만, 제 2 셋 상태(SET2)의 저항 분포는 도 4c에 도시된 바와 같이, 상기 제 1 셋 상태(SET1)의 전압 분포로부터 제 2 다이오드(D2)의 문턱 전압(Vt2)만큼 쉬프트 된 위치에서 발생된다.
또한, 제 2 셋 전류(Iset2) 역시, 도 4d에 도시된 바와 같이, 상기 제 1 및 제 2 다이오드(D1,D2)의 문턱 전압의 합(Vt1+Vt2)에 해당하는 전압 이상에서 급격히 증대되어, 상기 제 1 셋 전류(Iset1)의 분포로부터 제 2 다이오드(D2)의 문턱 전압(Vt2)만큼 쉬프트된 상태에서 상기 제 2 셋 전류(Iset2)가 분포된다.
이때, 가변 저항체(Rv)는 제 1 셋 상태(SET1)이든 제 2 셋 상태(SET2)이든 동일한 셋 전압(Vset)이 인가되므로, 그 물성(즉, 결정 상태)는 동일하다. 하지만 제 2 셋 전류(Iset2) 경로는 제 1 셋 전류(Iset1) 경로와 달리, 제 2 다이오드(D1,D2)를 모두 경유하므로, 제 2 다이오드(D2)의 문턱 전압(Vt)만큼 쉬프트된 위치에서 전류 및 저항이 분포된다. 그러므로, 가변 저항체(Rv)의 물성 변화를 일으키지 않고, 스위칭 소자 고유의 문턱 전압을 이용함에 따라, 뚜렷한 저항(전류) 분포를 갖는 멀티 레벨을 달성할 수 있다.
이하, 하나의 워드 라인을 이용하여 데이터를 리드하는 방식에 대해 도 5a, 도 5b, 도 6a 내지 도 6c 및 도 7을 참조하여 설명한다.
우선 가변 저항체(Rv)에 저장되어 있는 데이터를 리드하기 위해, 도 5a에 도 시된 바와 같이, 제 1 워드 라인(WL1)은 그라운드시키고, 제 2 워드 라인(WL2)은 플로팅시킨다음, 비트 라인(BL)을 통해, 제 1 리드 전압(Vread1)을 메모리 셀(MC)에 제공한다. 상기 제 1 리드 전압(Vread1)은 도 7에 도시된 바와 같이, 제 1 홀딩 전압(Vh1)보다는 작은 값일 수 있으며, 예를 들어, 셋(SET)과 리셋(RESET)을 구분할 수 있는 기준 전압이다. 아울러, 제 1 홀딩 전압(Vh1)은 상변화 물질의 결정 상태의 변화를 초래하지 않는 임계 전압일 수 있다.
상기와 같이, 제 1 리드 전압(Vread1)이 비트 라인(BL)을 통해 인가되면, 도 6a에 도시된 바와 같이, 상기 제 1 리드 전압(Vread2)을 기준으로 상기 가변 저항체(Rv)가 셋(SET) 그룹에 속하는지 혹은 리셋(RESET) 그룹에 속하는지를 판단한다. 보다 구체적으로, 제 1 리드 전압(Vread1)을 기준으로 가변 저항체(Rv)가 제 2 셋 상태(SET2) 및 제 1 리셋 상태(RESET1)인지를 판단한다.
여기서, 셋 그룹이라 함은 제 1 셋 상태(SET1) 및 제 2 셋 상태(SET2)를 포함할 수 있고, 리셋 그룹이라 함은 제 1 리셋 상태(RESET1) 및 제 2 리셋 상태(RESET2)를 포함할 수 있다.
또한, 셋 그룹 및 리셋 그룹의 구분은 그라운드된 제 1 워드 라인(WL1)으로 흐르는 전류(Iread,이하, 리드 전류)의 값으로 판단할 수 있다. 예를 들어, 리드 전류(Iread) 값이 임계치 이상이면, 저항 분포가 낮은 것으로 판단하여, 셋 상태(SET1,SET2)로 구분하고, 반대로, 리드 전류(Iread)값이 임계치 이하이면, 저항 분포가 높은 것으로 판단하고, 리셋 상태(RESET1,RESET2)로 구분한다.
도 6b를 참조하면, 비트 라인(BL)을 통해 제 2 리드 전압(Vread2)을 인가한 다. 예를 들어, 제 2 리드 전압(Vread2)는 제 1 리드 전압(Vread1)보다 낮을 수 있다. 그러면, 제 2 리드 전압(Vread2)을 기준으로, 분포된 저항이 제 2 리드 전압(Vread2)보다 낮은 대역에 위치하는지 혹은 높은 대역에 위치하는지를 판단하여, 제 1 셋 상태(SET1) 또는 제 2 셋 상태(SET2)로 구분한다. 이때, 제 1 셋 상태(SET1) 및 제 2 셋 상태(SET2)의 구분은 상술한 바와 같이 리드 전류(Iread) 값을 통해 구분할 수 있다.
도 6c를 참조하면, 비트 라인(BL)을 통해 제 3 리드 전압(Vread3)을 인가한다. 이때, 제 3 리드 전압(Vread3)은 예를 들어, 제 1 리드 전압(Vread3)보다는 크지만, 상기 홀딩 전압(Vh1)보다 낮아야 한다. 그러면, 제 3 리드 전압(Vread3)을 기준으로, 분포된 저항이 제 3 리드 전압(Vread3)보다 낮은 대역에 위치하는지, 혹은 높은 대역에 위치하는지를 판단하여. 제 1 리셋 상태(RESET1) 또는 제 2 리셋 상태(RESET2)로 구분한다(S8). 제 1 및 제 2 리셋 상태(RESET1,RESET2)의 구분 역시, 리드 전류값(Iread)의 차이를 통해 구분할 수 있다.
본 실시예에서는 제 1 워드 라인(WL1)을 그라운드시키고, 제 2 워드 라인(WL2)을 플로팅시킨 예에 대해 설명하였으나, 도 5b에 도시된 바와 같이, 제 1 워드 라인(WL1)을 플로팅시키고, 제 2 워드 라인(WL2)을 그라운드시킨 상태에서, 상기 실시예와 같이 제 1 내지 제 3 리드 전압(Vread1,Vread2,Vread3)을 제공하여 멀티 레벨을 리드할 수 있다.
또한, 상기 제 1 내지 제 3 리드 전압(Vread1,Vread2,Vread3)은 별도의 전압드라이버의 설치 없이, 일반적인 기준 전압 생성방식에 의해 제공될 수 있다.
또한, 본 실시예에서는 설명의 편의를 위해, 제 1 내지 제 3 리드 전압(Vread1,Vread2,Vread3)을 순차적으로 제공하여, 셋 그룹과 리셋 그룹을 구분한 다음, 셋 그룹을 세부 구분하고, 리셋 그룹을 세부 구분하는 예에 대해 설명하였지만, 이러한 순서는 단지 예를 보여주는 것일 뿐, 각기 다른 레벨의 리드 전압(Vread1,Vread2,Vread3)을 이용하여, 저항 분포를 검출하는 것이므로, 상기 순서에 제한되지 않는다. 즉, 제 2 리드 전압(Vread2) 또는 제 3 리드 전압(Vread3)을 먼저 입력하여 셋 또는 리셋 그룹을 세부 구분할 수도 있다. 그렇기 때문에, 상기 제 1 내지 제 3 리드 전압(Vread1,Vread2,Vread3)은 모두 홀딩 전압(Vh1)보다는 낮은 레벨을 가져야 한다.
이와 같은 본 실시예에 따르면, 제 1 워드 라인(WL1) 또는 제 2 워드 라인(WL2)을 선택적으로 그라운드시킨 상태에서, 서로 다른 레벨의 리드 전압(Vread1,Vread2,Vread3)을 제공하여, 제 1 및 제 2 셋 상태, 및 제 3 및 제 4 셋 상태를 효과적으로 구분해낼 수 있다.
또한, 2개의 워드 라인을 이용하여 데이터를 리드하는 방식에 대해 도 8, 도 9a, 도 9b, 도 10a 내지 도 10c 및 도 11을 참조하여 설명한다.
우선, 도 8 및 도 9a를 참조하면, 제 1 워드 라인(WL1)은 그라운드시키고, 제 2 워드 라인(WL2)은 플로팅시킨 다음, 비트 라인(BL)을 통해, 제 1 리드 전압(Vread1)을 메모리 셀(MC)에 제공한다(S1). 상기 제 1 리드 전압(Vread1)은 도 11에 도시된 바와 같이, 제 1 홀딩 전압(Vh1)보다는 작은 값일 수 있으며, 셋(SET) 과 리셋(RESET)을 구분할 수 있는 기준 전압일 수 있다.
상기와 같이, 제 1 리드 전압(Vread1)이 비트 라인(BL)을 통해 인가되면, 도 10a에 도시된 바와 같이, 상기 제 1 리드 전압(Vread2)을 기준으로 상기 가변 저항체(Rv)가 셋(SET) 그룹에 속하는지 혹은 리셋(RESET) 그룹에 속하는지를 판단한다(S2). 보다 구체적으로, 제 1 리드 전압(Vread1)을 기준으로 가변 저항체(Rv)가 제 2 셋 상태(SET2) 및 제 1 리셋 상태(RESET1)인지를 판단한다.
다음, 도 9b 및 도 10b를 참조하면, 셋 그룹 및 리셋 그룹을 구분한 다음, 제 1 워드 라인(WL1)을 플로팅시키고, 제 2 워드 라인(WL2)을 그라운드시킨다. 그후, 제 1 및 제 2 셋 상태(SET1,SET2)를 구분하기 위하여, 비트 라인(BL)을 통해 제 1 리드 전압(Vread1)보다 낮은 제 2 리드 전압(Vread2)을 인가한다(S3). 그러면, 제 2 리드 전압(Vread2)을 기준으로, 분포된 저항이 제 2 리드 전압(Vread2)보다 낮은 대역에 위치하는지 혹은 높은 대역에 위치하는지를 판단하여(S4), 제 1 셋 상태(SET1) 또는 제 2 셋 상태(SET2)로 구분한다(S5). 이때, 제 1 셋 상태(SET1) 및 제 2 셋 상태(SET2)의 구분은 상술한 바와 같이 리드 전류(Iread) 값을 통해 구분할 수 있다.
계속해서 제 2 워드 라인(WL2)을 그라운드시킨 상태에서, 도 10c와 같이, 비트 라인(BL)을 통해 제 1 리드 전압(Vread1)보다 높은 제 3 리드 전압(Vread3)을 인가한다(S6). 이때, 제 3 리드 전압(Vread3)은 이미 리셋 그룹으로 판정된 상태에서 입력되는 전압이므로, 반드시 홀딩 전압(Vh1) 이하일 필요는 없다. 하지만, 상기 제 3 리드 전압(Vread3)은 상변화를 일으키는 구간내에는 위치하여야 하므로, 상변화 상한 전압(Vh2)보다는 작게 설정되어야 한다. 그러므로, 제 1 내지 제 3 리드 전압(Vread1,Vread2,Vread3)간의 간격을 충분히 유지할 수 있으므로, 1개의 워드 라인을 사용하는 경우보다 센싱 마진 측면에서 우수하다 할 수 있다.
이와 같이, 제 3 리드 전압(Vread3)이 입력되면, 제 3 리드 전압(Vread3)을 기준으로, 분포된 가변 저항체(Rv)의 저항이 제 3 리드 전압(Vread3)보다 낮은 대역에 위치하는지, 혹은 높은 대역에 위치하는지를 판단하여(S7). 제 1 리셋 상태(RESET1) 또는 제 2 리셋 상태(RESET2)로 구분한다(S8). 제 1 및 제 2 리셋 상태(RESET1,RESET2)의 구분 역시, 리드 전류값(Iread)의 차이를 통해 구분할 수 있다.
본 실시예에서는 제 1 워드 라인(WL1)을 그라운드시켜서, 셋 그룹과 리셋 그룹을 구분한다음, 제 2 워드 라인(WL2)을 그라운드시켜 셋 그룹을 세부 구분하고, 리셋 그룹을 세부 구분한다. 이때, 리셋 그룹을 구분하기 위한 제 3 리드 전압(Vread3)은 가변 저항체(Rv)가 이미 리셋 상태로 확정된 후에 입력되는 전압이므로, 홀딩 전압(Vh1) 범위 이내에만 국한될 필요는 없다. 그러므로, 제 3 리드 전압(Vread3)을 홀딩 전압(Vh1)과 상변화 상한 전압(Vh2) 사이에 위치하도록만 선택하면 되므로, 전체적인 리드 전압(Vread1,Vread2,Vread3)의 센싱 마진이 여유롭다.
또한, 하나의 다이오드 및 하나의 가변 저항체를 갖는 일반적인 상변화 메모리 장치는 셋 및 리셋 두 가지 상만을 표시할 수 있었다. 하지만, 근래 들어, 일반적인 상변화 메모리 장치에 각기 다른 4가지의 전압을 제공하여 멀티 레벨을 실 현하기 위해 4개의 라이트 드라이버(혹은 펌프)를 사용하여, 도 12와 같이 4개의 레벨(A(셋1), B(셋2), C(리셋1), D(리셋2)을 설정할 수 있었다.
이와 같은 일반적인 상변화 메모리 장치가 4개의 펌프를 구비하였다는 점에 착안하여, 본 실시예의 상변화 메모리 장치에 4개의 라이트 드라이버를 적용한다면, 도 12와 같이 총 8개의 레벨(A(셋1), A'(셋3), B(셋2), B'(셋4), C(리셋1), C'(리셋3), D(리셋2),D(리셋4))을 얻을 수 있게 된다.
도 13은 본 발명의 실시예에 따른 상변화 메모리 장치의 단면도이다. 도 13의 단면은 하나의 단위셀 열을 따라 절단한 단면이고, 여기서의 열이라 함은 워드 라인 진행 방향을 의미할 수 있다.
도 13을 참조하면, 반도체 기판(100)의 셀 영역(CA)을 기준으로 일측 주변 영역(PA)에 제 1 워드 라인(WL1)을 선택하기 위한 제 1 스위치(SW1)로서 모스 트랜지스터가 형성되어 있고, 타측 주변 영역(PA)에 제 2 워드 라인(WL2)을 선택하기 위한 제 2 스위치로서 모스 트랜지스터(SW2)가 형성되어 있다. 제 1 및 제 2 스위치(SW1,SW2)가 형성되는 주변 영역(PA)에 해당하는 반도체 기판(100)에는 최적의 트랜지스터 조건을 제공하기 위해 도전성 웰(115)이 형성되어 있고, 셀 영역(CA)에는 액티브 영역(도시되지 않음)을 한정하기 위한 소자 분리막(110)이 형성되어 있다.
제 1 및 제 2 스위치(SW1,SW2)가 형성된 반도체 기판(100) 상부에 제 1 절연층(120)을 사이에 두고 제 2 워드 라인(WL2)이 형성된다. 제 2 워드 라인(WL2)은 제 2 스위치(SW2)의 소오스와 전기적으로 연결되어 있으며, 상기 제 1 절연층(120)상부에 형성된다. 이러한 제 2 워드 라인(WL2)은 도핑된 폴리실리콘 배선 혹은 내열 특성이 우수한 금속 배선으로 구성될 수 있다.
제 2 워드 라인(WL2) 상부에 제 2 절연층(130)이 형성되고, 제 2 절연층(130) 내에 상기 제 2 워드 라인(WL2)과 콘택되도록 복수의 제 2 다이오드(D2)들이 형성된다. 여기서, 제 2 다이오드(D2)는 하나의 메모리 셀(MC)마다 하나씩 제공될 수 있도록 일정 간격을 가지고 배열될 수 있다. 이러한 제 2 다이오드(D2)는 수직 pn 다이오드 구조를 가지며, 하부의 제 2 워드 라인(WL2)의 물성에 따라 실리콘 숏키(schottky) 다이오드(제 2 워드 라인이 도핑된 폴리실리콘막으로 형성되는 경우), 혹은 메탈 숏키 다이오드(제 2 워드 라인이 금속막일 경우)로 구분될 수 있다.
다음, 제 2 다이오드(D2)와 전기적으로 연결될 수 있도록 제 2 절연층(130) 상부에 제 1 워드 라인(WL1)이 형성된다. 제 1 워드 라인(WL1)은 제 1 스위치(SW1)와 도전 플러그(132)를 이용하여 전기적으로 연결될 수 있으며, 상기 도전 플러그(132)는 제 1 및 제 2 절연층(120,130)을 관통하여 형성될 수 있다. 제 1 워드 라인(WL1)으로 제 2 워드 라인(WL2)과 같이 도핑된 폴리실리콘 배선 혹은 내열 특성이 우수한 도전 배선이 이용될 수 있다.
제 1 워드 라인(WL1) 상부에 제 3 절연층(135)이 형성되고, 제 3 절연층(135) 내에 제 1 워드 라인(WL1)과 콘택되도록 복수의 제 1 다이오드(D2)들이 형성된다. 제 1 다이오드(D1)는 상기 제 2 다이오드(D2)와 대응되면서, 하나의 메모 리 셀(MC)마다 하나씩 제공될 수 있도록 일정 간격을 가지고 배열될 수 있다. 이러한 제 1 다이오드(D1) 역시 수직 pn 다이오드 구조를 가지며, 하부의 제 1 워드 라인(WL1)의 물성에 따라 실리콘 숏키 다이오드(제 1 워드 라인이 도핑된 폴리실리콘막으로 형성되는 경우), 혹은 메탈 숏키 다이오드(제 2 워드 라인이 금속막일 경우)로 구분될 수 있다.
제 1 다이오드(D1)가 형성된 제 3 절연층(135) 상부에 제 4 절연층(140)이 형성되어 있다. 제 4 절연층(140)내에 상기 제 1 다이오드(D1) 각각과 전기적으로 연결되도록 가열 전극(150)이 형성되어 있다. 가열 전극(150)은 비저항이 상대적으로 높은 도전층, 예를 들어, 도핑된 폴리실리콘막, 실리콘 저머늄막, 혹은 티타늄 금속막등이 이용될 수 있다.
제 4 절연층(140) 상부에 가열 전극(150) 각각과 대응하여 가변 저항체(Rv)로서의 상변화 패턴(160)이 형성되고, 상변화 패턴(160) 상부에 상부 전극(165)이 형성된다.
상부 전극(165) 및 상변화 패턴(160)이 형성된 제 4 절연층(140) 상부에 제 5 절연층(170)이 형성되어 있고, 제 5 절연층(170) 상부에 상기 상변화 패턴(160) 각각과 대응하여 비트 라인(180)이 형성된다. 여기서, 비트 라인(180)과 상부 전극(165)은 비어 플러그(175)에 의해 전기적으로 연결된다.
이와 같은 상변화 메모리 장치는 제 2 워드 라인(WL2) 상부에 실질적인 소자들이 배치됨에 따라, 셀 영역(CA)의 반도체 기판(100)과 제 2 워드 라인(WL2) 사이에는 어떠한 소자도 형성되지 않고 있다. 이에, 도 14에 도시된 바와 같이, 주변 영역(PA)에 형성되는 소자(PD)들을 상기 셀 영역(CA)의 반도체 기판(100)에 집적시킨다면, 주변 영역(PA)의 면적을 크게 줄일 수 있어, 주변 영역(PA)의 감소된 면적 만큼 셀 영역(CA)의 면적을 증대시킬 수 있다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 저항의 분포를 쉬프트시킬 수 있도록 가변 저항체에 시리즈로 연결된 복수개의 스위칭 소자로 구성된 쉬프트 유닛을 설치한다.
이에 따라, 저항 분포가 뚜렷한 두가지의 상을 스위치 소자의 문턱 전압만큼 쉬프트시키게 되어, 복수의 뚜렷한 저항 분포를 얻을 수 있다. 그러므로, 별도의 라이트 드라이버의 구비없이 멀티 레벨을 달성할 수 있다.
본 발명은 상기한 실시예에 국한되는 것만은 아니다.
본 실시예에서는 쉬프트 유닛으로서 시리즈로 연결된 다이오드(D1,D2)를 예를 들어 설명하였지만, 상기 다이오드들(D1,D2) 대신 도 15에 도시된 바와 같이, 모스 트랜지스터(N1,N2)가 스위치 소자로 이용될 수 있다. 이러한 경우, 각 모스 트랜지스터(N1,N2)의 게이트로서, 별도의 제어 신호(CG1,CG2)가 제공되어야 한다.
또한, 본 실시예에서는 쉬프팅 유닛으로 두 개의 다이오드(D1,D2) 및 이를 제어하기 위한 2개의 워드 라인(WL1,WL2)을 예를 들어 설명하였지만, 여기에 한정되지 않고, 다이오드 및 워드 라인의 수를 가변시킬 수 있음은 물론이다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
도 1은 본 발명의 일 실시예에 따른 상변화 메모리 장치의 구성도,
도 2는 본 발명의 일 실시예에 따른 상변화 메모리 장치의 메모리 셀을 보여주는 회로도,
도 3a 내지 도 3d는 본 발명의 일 실시예에 따른 메모리 셀에 제 1 셋 및 리셋 상태를 라이트하기 위한 과정을 보여주는 도면들로서, 도 3a는 메모리 셀에 제 1 셋 상태를 라이트 하기 위한 회로도이고, 도 3b는 메모리 셀에 제 1 리셋 상태를 라이트하기 위한 회로도이며, 도 3c는 메모리 셀의 저항 분포를 보여주는 그래프이고, 도 3d는 메모리 셀의 전압에 대한 전류 특성을 보여주기 위한 그래프,
도 4a 내지 도 4d는 본 발명의 일 실시예에 따른 메모리 셀에 제 2 셋 및 리셋 상태를 라이트하기 위한 과정을 보여주는 도면들로서, 도 4a는 메모리 셀에 제 2 셋 상태를 라이트 하기 위한 회로도이고, 도 4b는 메모리 셀에 제 2 리셋 상태를 라이트하기 위한 회로도이며, 도 4c는 메모리 셀의 저항 분포를 보여주는 그래프이고, 도 4d는 메모리 셀의 전압에 대한 전류 특성을 보여주기 위한 그래프,
도 5a는 본 발명의 일 실시예에 따른 메모리 셀의 리드 방법을 설명하기 위한 회로도,
도 5b는 본 발명의 다른 실시예에 따른 메모리 셀의 리드 방법을 설명하기 위한 회로도,
도 6a 내지 도 6c는 본 발명의 일 실시예에 따른 리드 전압에 따른 레벨 결정 방법을 설명하기 위한 전압에 따른 저항 분포 그래프들,
도 7은 본 발명의 일 실시예에 따른 리드 전압 분포를 보여주기 위한 전류 특성 그래프,
도 8은 본 발명의 다른 실시예에 따른 상변화 메모리 장치의 구동방법을 설명하기 위한 플로우 차트,
도 9a 및 도 9b는 본 발명의 다른 실시예에 따른 메모리 셀의 리드 방법을 설명하기 위한 회로도,
도 10a 및 도 10c는 본 발명의 다른 실시예에 따른 리드 전압에 따른 레벨 결정 방법을 설명하기 위한 전압에 따른 저항 분포 그래프들,
도 11은 본 발명의 다른 실시예에 따른 리드 전압 분포를 보여주기 위한 전류 특성 그래프,
도 12는 본 발명의 또 다른 실시예에 따른 4개의 라이트 드라이버를 포함하는 상변화 메모리 장치의 저항 분포 그래프,
도 13은 본 발명의 일 실시예에 따른 상변화 메모리 장치의 단면도,
도 14는 본 발명의 다른 실시예에 따른 상변화 메모리 장치의 단면도, 및
도 15는 본 발명의 다른 실시예에 따른 상변화 메모리 장치의 메모리 셀 회로도이다.
<도면의 주요 부분에 대한 부호의 설명 >
100: 반도체 기판 WL1 : 제 1 워드 라인
WL2 : 제 2 워드 라인 SW1 : 제1 스위치
SW2 : 제2 스위치 D1,D2 : 다이오드
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- 복수의 메모리 셀들로 구성되는 셀 어레이를 포함하며,상기 메모리 셀은,제 1 워드 라인에 연결되는 제 1 스위칭 소자;상기 제 1 스위칭 소자와 및 제 2 워드 라인 사이에 연결되는 제 2 스위칭 소자; 및상기 제 1 스위칭 소자 및 비트 라인 사이에 연결되는 가변 저항체를 포함하는 상변화 메모리 장치.
- 제 12 항에 있어서,상기 제 1 및 제 2 스위칭 소자는 문턱 전압을 갖는 소자인 상변화 메모리 장치.
- 제 13 항에 있어서,상기 제 1 및 제 2 스위칭 소자는 다이오드인 상변화 메모리 장치.
- 제 14 항에 있어서,상기 가변 저항체는 상기 제 1 다이오드의 애노드와 연결되고,상기 제 1 다이오드의 캐소드는 상기 제 1 워드 라인 및 상기 제 2 다이오드의 애노드와 연결되고,상기 제 2 다이오드의 캐소드는 상기 제 2 워드 라인과 연결되는 상변화 메모리 장치.
- 제 12 항에 있어서,상기 제 1 및 제 2 워드 라인은 선택적으로 그라운드 또는 플로팅되도록 구성된 상변화 메모리 장치.
- 제 12 항에 있어서,상기 제 1 및 제 2 워드 라인을 선택 구동시키기 위한 스위치를 더 포함하는 상변화 메모리 장치.
- 제 17 항에 있어서,상기 스위치는 상기 제 1 및 제 2 워드 라인 각각에 대응되어 설치되는 상변화 메모리 장치.
- 복수의 메모리 셀들로 구성되는 셀 어레이;상기 복수의 메모리 셀들을 한정짓는 복수의 비트 라인 및 복수의 워드 라인;및상기 셀 어레이 외곽에 배치되고, 상기 복수의 비트 라인 및 상기 복수의 워드 라인을 제어하도록 구성된 제어 블록을 포함하며,상기 메모리 셀 각각은 교차 배열되는 한 쌍의 비트 라인 및 한 쌍의 워드 라인, 상기 한 쌍의 비트 라인 중 어느 하나와 연결되는 가변 저항체, 및 상기 가변 저항체와 연결되고 상기 한 쌍의 워드 라인에 의해 제어되는 쉬프팅 유닛을 포함하는 상변화 메모리 장치.
- 제 19 항에 있어서,상기 쉬프팅 유닛은 상기 가변 저항체의 셋 및 리셋 상태의 저항 분포를 소정 레벨만큼 쉬프트시키도록 구성되는 상변화 메모리 장치.
- 제 20 항에 있어서,상기 쉬프팅 유닛은 시리즈로 연결된 제 1 및 제 2 스위칭 소자인 상변화 메모리 장치.
- 제 21 항에 있어서,상기 제 1 스위칭 소자는 제 1 다이오드로 구성되고,상기 제 2 스위칭 소자는 제 2 다이오드로 구성되는 상변화 메모리 장치.
- 제 22 항에 있어서,상기 한 쌍의 워드 라인 중 어느 하나는 상기 제 1 다이오드의 캐소드에 연결되고,상기 한 쌍의 워드 라인 중 나머지 하나는 상기 제 2 다이오드의 캐소드에 연결되어, 상기 쉬프팅 유닛내의 전류 패스를 가변시키도록 구성되는 상변화 메모리 장치.
- 제 23 항에 있어서,상기 제어 블록은,상기 복수의 워드 라인을 제어하는 로우 제어 블록; 및상기 복수의 비트 라인을 제어하는 컬럼 제어 블록을 포함하는 상변화 메모리 장치.
- 제 24 항에 있어서,상기 로우 제어 블록은,상기 제 1 다이오드의 캐소드에 연결되는 워드 라인을 제어하는 제 1 로우 제어 블록; 및상기 제 2 다이오드의 캐소드에 연결되는 워드 라인을 제어하는 제 2 로우 제어 블록을 포함하는 상변화 메모리 장치.
- 제 25 항에 있어서,상기 제 1 및 제 2 로우 제어 블록 각각은,상기 메모리 셀 각각을 구성하는 상기 한 쌍의 워드 라인들 중 어느 하나를 선택하여, 그라운드 전압을 제공하는 디코딩 유닛; 및상기 선택된 워드 라인에 상기 그라운드 전압을 선택적으로 제공하기 위한 스위치 어레이를 포함하는 상변화 메모리 장치.
- 제 25 항에 있어서,상기 제 1 로우 제어 블록은 상기 복수의 워드 라인과 수직을 이루는 상기 셀 어레이의 일측에 배치되고,상기 제 2 로우 제어 블록은 상기 복수의 워드 라인과 수직을 이루는 상기 셀 어레이의 타측에 배치되는 상변화 메모리 장치.
- 제 24 항에 있어서,상기 컬럼 제어 블록은,상기 복수의 비트 라인 중 홀수번째 비트 라인을 제어하는 제 1 컬럼 제어 블록; 및상기 복수의 비트 라인 중 짝수번째 비트 라인을 제어하는 제 2 컬럼 제어 블록을 포함하고,상기 제 1 및 제 2 컬럼 제어 블록은 상기 셀 어레이를 사이에 두고 서로 마주하도록 배치되는 상변화 메모리 장치.
- 제 20 항에 있어서,상기 쉬프팅 유닛은 시리즈로 연결된 트랜지스터인 상변화 메모리 장치.
- 제 19 항에 있어서,상기 가변 저항체는 상변화 물질을 포함하는 상변화 메모리 장치.
- 셀 영역 및 주변 영역이 구분된 반도체 기판;상기 셀 영역을 중심으로 양측 주변 영역의 상기 반도체 기판 상부에 형성되는 제 1 및 제 2 워드 라인 선택 스위치;상기 제 1 워드 라인 선택 스위치가 형성된 상기 반도체 기판 상부에 상기 제 1 워드 라인 선택 스위치와 전기적으로 연결되도록 형성되는 제 1 워드 라인;상기 제 1 워드 라인 상부에 형성되는 복수의 제 1 다이오드;상기 복수의 제 1 다이오드 상부에 형성되는 제 2 워드 라인;상기 제 2 워드 라인 상부에, 상기 제 1 다이오드와 대응되어 형성되는 제 2 다이오드;상기 제 2 다이오드 상부에, 상기 제 2 다이오드 각각에 대응되어 형성되는 가열 전극;상기 가열 전극 상부에 형성되는 상변화 패턴; 및상기 상변화 패턴 상부에 형성되고, 상기 상변화 패턴과 전기적으로 연결되도록 형성된 비트 라인을 포함하는 상변화 메모리 장치.
- 제 31 항에 있어서,상기 제 1 및 제 2 워드 라인 선택 스위치는 모스 트랜지스터인 상변화 메모 리 장치.
- 제 31 항에 있어서,상기 제 1 및 제 2 워드 라인 선택 스위치가 형성된 반도체 기판과 상기 제 1 워드 라인 사이, 상기 제 1 워드 라인과 상기 제 2 워드 라인 사이, 상기 제 2 워드 라인과 상기 가열 전극 사이, 상기 가열 전극과 상기 비트 라인 사이에 각각 개재되는 절연막들을 더 포함하는 상변화 메모리 장치.
- 제 31 항에 있어서,상기 제 1 또는 제 2 워드 라인중 적어도 하나는 실리콘 포함 도전물인 상변화 메모리 장치.
- 제 34 항에 있어서,상기 제 1 또는 제 2 다이오드 중 적어도 하나는 실리콘 베이스 숏키 다이오드인 상변화 메모리 장치.
- 제 31 항에 있어서,상기 제 1 또는 제 2 워드 라인 중 적어도 하는 금속 포함 물질인 상변화 메모리 장치.
- 제 36 항에 있어서,상기 제 1 또는 제 2 다이오드는 메탈 숏키 다이오드인 상변화 메모리 장치.
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- 비트 라인으로부터 제공되는 전류에 따라 셋 및 리셋 상태로 변하는 가변 저항체, 상기 가변 저항체와 연결되면서 상기 가변 저항체의 셋 및 리셋 상태의 저항 분포를 소정 레벨만큼 쉬프트시키는 쉬프팅 유닛, 및 상기 쉬프팅 유닛을 제어하는 복수의 워드 라인을 포함하는 메모리 셀들로 구성되고,상기 메모리 셀의 라이트 및 리드시, 상기 복수의 워드 라인 중 하나를 선택하여 그라운드시키고, 나머지는 플로팅시킨 상태에서, 상기 라이트 및 리드에 필요한 전압을 상기 비트 라인을 통해 공급하는 상변화 메모리 장치의 구동방법.
- 제 39 항에 있어서,상기 메모리 셀의 상기 라이트시, 상기 가변 저항체의 상기 셋 및 리셋 저항의 분포가 쉬프트될 수 있도록 상기 복수의 워드 라인들을 순차적으로 그라운드시키도록 설정하는 상변화 메모리 장치의 구동방법.
- 제 39 항에 있어서,상기 메모리 셀의 상기 리드시, 상기 비트 라인을 통해, 상기 가변 저항체에 상변화를 초래하지 않을 임계 전압인 홀딩 전압 이하의 서로 다른 레벨을 갖는 복수의 리드 전압을 각각 인가하여, 상기 리드 전압 각각을 기준으로 하여 상기 가변 저항체의 레벨을 결정하는 상변화 메모리 장치의 구동방법.
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- 비트 라인, 상기 비트 라인과 전기적으로 연결된 가변 저항체, 상기 가변 저항체와 연결된 제 1 스위칭 소자, 상기 제 1 스위칭 소자에 전기적으로 연결된 제 2 스위칭 소자, 상기 제 1 스위칭 소자를 제어하는 제 1 워드 라인 및 상기 제 2 스위칭 소자를 제어하는 제 2 워드 라인을 포함하는 메모리 셀들로 구성되며,상기 메모리 셀의 라이트시, 상기 제 1 워드 라인을 그라운드시키고, 상기 제 2 워드 라인을 플로팅시킨 상태에서, 상기 비트 라인을 통해 기 설정된 셋 전압 및 리셋 전압을 인가하여, 제 1 셋 상태 및 제 1 리셋 상태를 라이트하고,상기 제 1 워드 라인을 플로팅시키고, 상기 제 2 워드 라인을 그라운드시킨 상태에서, 상기 비트 라인을 통해 상기 셋 전압 및 상기 리셋 전압을 인가하여, 제 2 셋 상태 및 제 2 리셋 상태를 라이트하도록 구성된 상변화 메모리 장치의 구동방법.
- 제 44 항에 있어서,상기 메모리 셀의 리드시, 상기 비트 라인을 통해, 상기 가변 저항체에 상변화를 초래하지 않을 임계 전압인 홀딩 전압 이하의 서로 다른 레벨을 갖는 제 1 내지 제 3 리드 전압을 각각 인가하여, 상기 제 1 내지 제 3 리드 전압 각각을 기준으로 상기 가변 저항체의 레벨을 결정하는 상변화 메모리 장치의 구동방법.
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