CN109427839B - 存储单元、器件、存储单元阵列及其操作方法 - Google Patents

存储单元、器件、存储单元阵列及其操作方法 Download PDF

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Abstract

本申请公开了一种存储单元、器件、存储单元阵列及其操作方法，涉及存储器技术领域。存储单元包括：第一二极管、与第一二极管间隔开的第二二极管、底电极、顶电极以及位于底电极和顶电极之间的数据存储材料层。第一二极管包括：在衬底中的第一阱区；第一N型掺杂区，与第一阱区邻接且连接至位线；以及第一P型掺杂区，与第一阱区邻接且与第一N型掺杂区间隔开。第二二极管包括：在衬底中的第二阱区，与第一阱区的导电类型相同；第二N型掺杂区，与第二阱区邻接；以及第二P型掺杂区，与第二阱区邻接且连接至复位线，并且与第二N型掺杂区间隔开。底电极分别连接至第一P型掺杂区和第二N型掺杂区。顶电极连接至字线。本申请能够增大置位电流和复位电流。

Description

存储单元、器件、存储单元阵列及其操作方法
技术领域
本申请涉及存储器技术领域，尤其涉及一种存储单元、器件、存储单元阵列及其操作方法。
背景技术
对于阻变存储器(RRAM)或相变存储器(PCRAM)来说，1T1R(1个晶体管和1个阻变或相变存储器)的阵列架构是常用的阵列架构。与1T1R的阵列架构相比，2D1R(2个二极管和1个阻变或相变存储器)的阵列架构可以获得更高的工作电流、更低的泄流电流以及更高的阵列密度。
现有的一种2D1R阵列架构中，2个二极管中的第一个二极管包括P+掺杂区和N阱，也即，PN结形成在P+掺杂区和N阱的界面处；2个二极管中的第二个二极管包括N+掺杂区和P阱，也即，PN结形成在N+掺杂区和P阱的界面处。这样的2D1R阵列架构中，第一个二极管的N阱作为位线(bit line)，第二个二极管的P阱作为复位线(reset line)。
然而，本申请的发明人发现：上述2D1R阵列架构的置位电流(setcurrent)和复位电流(reset current)比较小。
因此，有必要提出一种实现2D1R的阵列架构的方案，能够增大置位电流和复位电流。
发明内容
本申请的一个目的在于增大置位电流和复位电流。
根据本申请的一方面，提供了一种存储单元，包括：第一二极管、与所述第一二极管间隔开的第二二极管、底电极、顶电极以及位于所述底电极和所述顶电极之间的数据存储材料层。第一二极管包括：在衬底中的第一阱区；第一N型掺杂区，与所述第一阱区邻接且连接至位线；以及第一P型掺杂区，与所述第一阱区邻接且与所述第一N型掺杂区间隔开。第二二极管包括：在所述衬底中的第二阱区，与所述第一阱区的导电类型相同；第二N型掺杂区，与所述第二阱区邻接；以及第二P型掺杂区，与所述第二阱区邻接且连接至复位线，并且与所述第二N型掺杂区间隔开。底电极分别连接至所述第一P型掺杂区和所述第二N型掺杂区。顶电极连接至字线。
在一个实施例中，所述数据存储材料层包括相变材料层或阻变材料层。
在一个实施例中，所述存储单元还包括：第一隔离结构，从所述衬底的表面延伸到所述第一阱区中；其中，所述第一P型掺杂区和所述第一N型掺杂区被所述第一隔离结构间隔开。
在一个实施例中，所述存储单元还包括：第二隔离结构，从所述衬底的表面延伸到所述第二阱区中；其中，所述第二P型掺杂区和所述第二N型掺杂区被所述第二隔离结构间隔开。
在一个实施例中，所述存储单元还包括：第三隔离结构，从所述衬底的表面延伸到所述第一阱区和所述第二阱区以下的衬底中；其中，所述第一二极管和所述第二二极管被所述第三隔离结构间隔开。
在一个实施例中，所述存储单元还包括：在所述第一阱区和所述第二阱区下的场氧化区；其中，所述场氧化区的导电类型与所述第一阱区和所述第二阱区的导电类型不同。
在一个实施例中，所述第一阱区和所述第二阱区的导电类型为N型；所述场氧化区的导电类型为P型。
在一个实施例中，所述第一阱区和所述第二阱区的导电类型为P型；所述场氧化区的导电类型为N型。
根据本申请的另一方面，提供了一种存储单元阵列，包括m×n个如上述任意一个实施例所述的存储单元；其中，m×n≥2，且m和n为正整数；第i行的存储单元中的顶电极连接至第i条字线，1≤i≤n；第j列的存储单元中的第一二极管的第一N型掺杂区连接至第j条位线，1≤j≤m；第j列的存储单元中的第二二极管的第二P型掺杂区连接至第j条复位线，1≤j≤m。
在一个实施例中，对第i行、第j列的存储单元进行置位操作的操作条件包括：第i条字线施加有置位电压，除第i条字线之外的其他字线浮置；第j条位线施加有0V电压，除第j条位线之外的其他位线浮置；以及全部的复位线浮置。
在一个实施例中，对第i行、第j列的存储单元进行复位操作的操作条件包括：第i条字线施加有0V电压，除第i条字线之外的其他字线浮置；全部的位线浮置；以及第j条复位线施加有复位电压，除第j条复位线之外其他复位线施加有0V电压。
在一个实施例中，对第i行、第j列的存储单元进行读操作的操作条件包括：第i条字线施加有读取电压，除第i条字线之外的其他字线浮置；第j条位线施加有0V电压，除第j条位线之外的其他位线浮置；以及全部的复位线浮置。
根据本申请的又一方面，提供了一种存储器件，包括上述任意一个实施例所述的存储单元阵列。
根据本申请的再一方面，提供了一种基于上述任意一个实施例所述的存储单元阵列的操作方法，包括：对第i行、第j列的存储单元进行置位操作，所述置位操作包括：对第i条字线施加置位电压，并使除第i条字线之外的其他字线浮置；对第j条位线施加0V电压，并使除第j条位线之外的其他位线浮置；以及使全部的复位线浮置。
在一个实施例中，所述方法还包括：对第i行、第j列的存储单元进行复位操作，所述复位操作包括：对第i条字线施加0V电压，并使除第i条字线之外的其他字线浮置；使全部的位线浮置；以及对第j条复位线施加复位电压，并对除第j条复位线之外其他复位线施加0V电压。
在一个实施例中，所述方法还包括：对第i行、第j列的存储单元进行读操作，所述读操作包括：对第i条字线施加读取电压，并使除第i条字线之外的其他字线浮置；对第j条位线施加0V电压，并使除第j条位线之外的其他位线浮置；以及使全部的复位线浮置。
根据本申请的还一方面，提供了一种基于上述任意一个实施例所述的存储单元阵列的操作方法，包括：对第i行、第j列的存储单元进行复位操作，所述复位操作包括：对第i条字线施加0V电压，并使除第i条字线之外的其他字线浮置；使全部的位线浮置；以及对第j条复位线施加复位电压，并对除第j条复位线之外其他复位线施加0V电压。
在一个实施例中，所述方法还包括：对第i行、第j列的存储单元进行读操作，所述读操作包括：对第i条字线施加读取电压，并使除第i条字线之外的其他字线浮置；对第j条位线施加0V电压，并使除第j条位线之外的其他位线浮置；以及使全部的复位线浮置。
根据本申请的还一方面，提供了一种基于上述任意一个实施例所述的存储单元阵列的操作方法，包括：对第i行、第j列的存储单元进行读操作，所述读操作包括：对第i条字线施加读取电压，并使除第i条字线之外的其他字线浮置；对第j条位线施加0V电压，并使除第j条位线之外的其他位线浮置；以及使全部的复位线浮置。
本申请实施例提供的存储单元中，第一二极管的第一N型掺杂区连接至位线，第二二极管中的第二P型掺杂区连接至复位线，位线和复位线可以用金属线来实现。与现有的方案中以第一个二极管的N阱作为位线、以第二个二极管的P阱作为复位线相比，减小了位线和复位线的电阻，从而增大了置位电流和复位电流。
通过以下参照附图对本申请的示例性实施例的详细描述，本申请的其它特征、方面及其优点将会变得清楚。
附图说明
附图构成本说明书的一部分，其描述了本申请的示例性实施例，并且连同说明书一起用于解释本申请的原理，在附图中：
图1是根据本申请一个实施例的存储单元的示意图；
图2是根据本申请一个实施例的存储单元阵列的结构示意图；
图3是根据本申请一个实施例的存储单元阵列的布局示意图；以及
图4是根据本申请另一个实施例的存储单元阵列的布局示意图。
具体实施方式
现在将参照附图来详细描述本申请的各种示例性实施例。应理解，除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不应被理解为对本申请范围的限制。
此外，应当理解，为了便于描述，附图中所示出的各个部件的尺寸并不必然按照实际的比例关系绘制，例如某些层的厚度或宽度可以相对于其他层有所夸大。
以下对示例性实施例的描述仅仅是说明性的，在任何意义上都不作为对本申请及其应用或使用的任何限制。
对于相关领域普通技术人员已知的技术、方法和装置可能不作详细讨论，但在适用这些技术、方法和装置情况下，这些技术、方法和装置应当被视为本说明书的一部分。
应注意，相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义或说明，则在随后的附图的说明中将不需要对其进行进一步讨论。
发明人发现，以第一个二极管的N阱作为位线，以第二个二极管的P阱作为复位线使得置位线和复位线的电阻比较大，从而导致置位电流和复位电流比较小。据此，发明人提出了如下解决方案。
图1是根据本申请一个实施例的存储单元的示意图。如图1所示，存储单元可以包括第一二极管101、与第一二极管101间隔开的第二二极管102、底电极103、顶电极104、以及位于底电极103和顶电极104之间的数据存储材料层105。
第一二极管101可以包括在衬底100中的第一阱区111、分别与第一阱区111邻接的第一N型掺杂区121(被示出为N+)和第一P型掺杂区131(被示出为P+)。这里，衬底100例如可以是硅衬底、锗衬底等元素半导体衬底，或者可以是砷化镓等化合物半导体衬底等。第一N型掺杂区121(例如通过接触件109)连接至位线106。第一P型掺杂区131与第一N型掺杂区121间隔开。在一个实施例中，存储单元还可以包括第一隔离结构201，第一隔离结构201可以从衬底200的表面延伸到第一阱区111中。从而，第一P型掺杂区131和第一N型掺杂区121可以被第一隔离结构201间隔开。
第二二极管102可以包括在衬底100中的第二阱区112、分别与第二阱区112邻接的第二N型掺杂区122(被示出为N+)和第二P型掺杂区132(被示出为P+)。第二阱区112的导电类型与第一阱区111的导电类型相同，例如均为N型或均为P型。第二P型掺杂区132(例如通过接触件109)连接至复位线107，并且第二P型掺杂区132与第二N型掺杂区122间隔开。在一个实施例中，存储单元还可以包括第二隔离结构202，第二隔离结构202可以从衬底200的表面延伸到第二阱区112中。从而，第二P型掺杂区132和第二N型掺杂区122可以被第二隔离结构202间隔开。
底电极103(例如通过接触件109)分别连接至第一P型掺杂区131和第二N型掺杂区122，而顶电极104连接至字线108。作为一个示例，底电极103的材料可以为Pt/Ti、Au/Ti、TiN、Ru或Cu。作为一个示例，顶电极104材料可以为Al、Pt、Ru、TiN或TaN。
数据存储材料层105可以包括相变材料层或阻变材料层。相变材料层可以在非晶体和晶体之间相互转换，从而实现高阻态和低阻态之间的相互转换。阻变材料层在不同的外加电压作用下可以在高阻态和低阻态之间相互转换。作为一个示例，相变材料层可以是掺杂或未掺杂的硫属化物，例如Ge2Sb2Te5或Sb2Te3等。作为一个示例，阻变材料层可以包括SiO2、NiO、CuxO、TiO2中的一种或多种。
本实施例提供的存储单元中，第一二极管的第一N型掺杂区连接至位线，第二二极管中的第二P型掺杂区连接至复位线，位线和复位线可以用金属线来实现。与现有的方案中以第一个二极管的N阱作为位线、以第二个二极管的P阱作为复位线相比，减小了位线和复位线的电阻，从而增大了置位电流和复位电流。
优选地，存储单元还可以包括第三隔离结构203，第三隔离结构203可以从衬底100的表面延伸到第一阱区111和第二阱区121以下的衬底100中。从而，第一二极管101和第二二极管102可以被第三隔离结构203间隔开。第一隔离结构201和第二隔离结构202从衬底100的表面延伸到第一阱区111和第二阱区121中，而第三隔离结构203可以从衬底100的表面延伸到第一阱区111和第二阱区121以下的衬底100中，从这个意义上来说，第一隔离结构201和第二隔离结构202可以是浅沟槽隔离结构(STI)，而第三隔离结构203可以是深沟槽隔离结构(DTI)。
优选地，为了更好地隔离第一二极管101和第二二极管102，存储单元还可以包括在第一阱区111和第二阱区112下的场氧化区，例如第一场氧化区301和第二场氧化区302。场氧化区的导电类型与第一阱区111和第二阱区112的导电类型不同。在一个实施例中，第一阱区111和第二阱区112的导电类型为N型，即为N阱，而场氧化区的导电类型为P型。在另一个实施例中，第一阱区111和第二阱区112的导电类型为P型，即为P阱，而场氧化区的导电类型为N型。
本申请还提供了一种存储单元阵列，存储单元阵列可以包括m(列)×n(行)个前述任意一个实施例提供的存储单元，例如，图1所示的存储单元。这里，m×n≥2，且m和n为正整数。在一个实施例中，每个存储单元的面积可以是16F2。
图2是根据本申请一个实施例的存储单元阵列的结构示意图。图3是根据本申请一个实施例的存储单元阵列的布局示意图。图4是根据本申请另一个实施例的存储单元阵列的布局示意图。在图2、图3和图4中，虚线框表示一个存储单元。图2中示意性地示出了3(列)×3(行)个存储单元。图3中示意性地示出了2(列)×4(行)个存储单元。图4中示意性地示出了1(列)×4(行)个存储单元。
在存储单元阵列中，第i行的存储单元中的顶电极104连接至第i条字线，1≤i≤n。例如，第1行的存储单元中的顶电极104连接至第1条字线WL1，第2行的存储单元中的顶电极104连接至第2条字线WL2，第3行的存储单元中的顶电极连接至第3条字线WL3。
在存储单元阵列中，第j列的存储单元中的第一二极管101的第一N型掺杂区121连接至第j条位线，1≤j≤m。例如，第1列的存储单元中的第一二极管101的第一N型掺杂区121连接至第1条位线BL1，第2列的存储单元中的第一二极管101的第一N型掺杂区121连接至第2条位线BL2，第3列的存储单元中的第一二极管101的第一N型掺杂区121连接至第3条位线BL1。
在存储单元阵列中，第j列的存储单元中的第二二极管102的第二P型掺杂区132连接至第j条复位线，1≤j≤m。例如，第1列的存储单元中的第二二极管102的第二P型掺杂区132连接至第1条复位线RESET1，第2列的存储单元中的第二二极管102的第二P型掺杂区132连接至第2条复位线RESET2，第3列的存储单元中的第二二极管102的第二P型掺杂区132连接至第3条复位线RESET3。
下面说明对存储单元阵列中的某个存储单元进行置位操作、复位操作以及读操作的操作条件。
(1)对第i行、第j列的存储单元进行置位操作的操作条件包括：第i条字线施加有大于0V的置位电压Vset，除第i条字线之外的其他字线浮置；第j条位线施加有0V电压，除第j条位线之外的其他位线浮置；以及全部的复位线浮置。
(2)对第i行、第j列的存储单元进行复位操作的操作条件包括：第i条字线施加有0V电压，除第i条字线之外的其他字线浮置；全部的位线浮置；以及第j条复位线施加有大于0V的复位电压Vreset，除第j条复位线之外其他复位线施加有0V电压。
(3)对第i行、第j列的存储单元进行读操作的操作条件包括：第i条字线施加有大于0V的读取电压Vread，除第i条字线之外的其他字线浮置；第j条位线施加有0V电压，除第j条位线之外的其他位线浮置；以及全部的复位线浮置。
一般地，上述Vset和Vreset大于Vread。示例地，Vset和Vreset的范围可以为3V-5V左右，而Vread的范围可以为1V-1.5V左右。
因此，本申请还提供了一种基于上述实施例的存储单元阵列的操作方法，该操作方法可以包括对第i行、第j列的存储单元进行置位操作、复位操作和读操作中的任意一个或多个操作。
下面分别介绍上述三个操作。
首先介绍置位操作。
对第i行、第j列的存储单元进行置位操作包括：对第i条字线施加电压置位电压Vset，并使除第i条字线之外的其他字线浮置；对第j条位线施加0V电压，并使除第j条位线之外的其他位线浮置；以及使全部的复位线浮置。
接下来介绍复位操作。
对第i行、第j列的存储单元进行复位操作包括：对第i条字线施加0V电压，并使除第i条字线之外的其他字线浮置；使全部的位线浮置；以及对第j条复位线施加复位电压Vreset，并对除第j条复位线之外其他复位线施加0V电压。
下面介绍读操作。
对第i行、第j列的存储单元进行读操作包括：对第i条字线施加读取电压Vread，并使除第i条字线之外的其他字线浮置；对第j条位线施加0V电压，并使除第j条位线之外的其他位线浮置；以及使全部的复位线浮置。
本申请还提供了一种存储器件，其可以包括上述实施例提供的存储单元阵列。在一个实施例中，存储器件可以包括阻变存储器。在另一个实施例中，存储器件可以包括相变存储器。
至此，已经详细描述了根据本申请实施例的存储单元、器件、存储单元阵列及其操作方法。为了避免遮蔽本申请的构思，没有描述本领域所公知的一些细节，本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。另外，本说明书公开所教导的各实施例可以自由组合。本领域的技术人员应该理解，可以对上面说明的实施例进行多种修改而不脱离如所附权利要求限定的本申请的精神和范围。

Claims (16)

1.一种存储单元，其特征在于，包括：
第一二极管，包括：
在衬底中的第一阱区；
第一N型掺杂区，与所述第一阱区邻接且连接至位线；以及
第一P型掺杂区，与所述第一阱区邻接且与所述第一N型掺杂区间隔开；
第二二极管，与所述第一二极管间隔开，包括：
在所述衬底中的第二阱区，与所述第一阱区的导电类型相同；
第二N型掺杂区，与所述第二阱区邻接；以及
第二P型掺杂区，与所述第二阱区邻接且连接至复位线，并且与所述第二N型掺杂区间隔开；
底电极，分别连接至所述第一P型掺杂区和所述第二N型掺杂区；顶电极，连接至字线；
数据存储材料层，位于所述底电极和所述顶电极之间；以及
在所述第一阱区和所述第二阱区下的场氧化区；
其中，所述第一阱区和所述第二阱区的导电类型为P型，所述场氧化区的导电类型为N型。
2.根据权利要求1所述的存储单元，其特征在于，所述数据存储材料层包括相变材料层或阻变材料层。
3.根据权利要求1所述的存储单元，其特征在于，还包括：
第一隔离结构，从所述衬底的表面延伸到所述第一阱区中；
其中，所述第一P型掺杂区和所述第一N型掺杂区被所述第一隔离结构间隔开。
4.根据权利要求1所述的存储单元，其特征在于，还包括：
第二隔离结构，从所述衬底的表面延伸到所述第二阱区中；
其中，所述第二P型掺杂区和所述第二N型掺杂区被所述第二隔离结构间隔开。
5.根据权利要求1所述的存储单元，其特征在于，还包括：
第三隔离结构，从所述衬底的表面延伸到所述第一阱区和所述第二阱区以下的衬底中；
其中，所述第一二极管和所述第二二极管被所述第三隔离结构间隔开。
6.一种存储单元阵列，其特征在于，包括m×n个如权利要求1-5任意一项所述的存储单元；其中，m×n≥2，且m和n为正整数；
第i行的存储单元中的顶电极连接至第i条字线，1≤i≤n；
第j列的存储单元中的第一二极管的第一N型掺杂区连接至第j条位线，1≤j≤m；
第j列的存储单元中的第二二极管的第二P型掺杂区连接至第j条复位线，1≤j≤m。
7.根据权利要求6所述的存储单元阵列，其特征在于，对第i行、第j列的存储单元进行置位操作的操作条件包括：
第i条字线施加有置位电压，除第i条字线之外的其他字线浮置；
第j条位线施加有0V电压，除第j条位线之外的其他位线浮置；以及
全部的复位线浮置。
8.根据权利要求6或7所述的存储单元阵列，其特征在于，对第i行、第j列的存储单元进行复位操作的操作条件包括：
第i条字线施加有0V电压，除第i条字线之外的其他字线浮置；
全部的位线浮置；以及
第j条复位线施加有复位电压，除第j条复位线之外其他复位线施加有0V电压。
9.根据权利要求6或7所述的存储单元阵列，其特征在于，对第i行、第j列的存储单元进行读操作的操作条件包括：
第i条字线施加有读取电压，除第i条字线之外的其他字线浮置；
第j条位线施加有0V电压，除第j条位线之外的其他位线浮置；以及
全部的复位线浮置。
10.一种存储器件，其特征在于，包括权利要求6-9任意一项所述的存储单元阵列。
11.一种基于权利要求6-9任意一项所述的存储单元阵列的操作方法，其特征在于，包括：对第i行、第j列的存储单元进行置位操作，所述置位操作包括：
对第i条字线施加置位电压，并使除第i条字线之外的其他字线浮置；
对第j条位线施加0V电压，并使除第j条位线之外的其他位线浮置；以及
使全部的复位线浮置。
12.根据权利要求11所述的方法，其特征在于，还包括：对第i行、第j列的存储单元进行复位操作，所述复位操作包括：
对第i条字线施加0V电压，并使除第i条字线之外的其他字线浮置；
使全部的位线浮置；以及
对第j条复位线施加复位电压，并对除第j条复位线之外其他复位线施加0V电压。
13.根据权利要求11或12所述的方法，其特征在于，还包括：对第i行、第j列的存储单元进行读操作，所述读操作包括：
对第i条字线施加读取电压，并使除第i条字线之外的其他字线浮置；
对第j条位线施加0V电压，并使除第j条位线之外的其他位线浮置；以及
使全部的复位线浮置。
14.一种基于权利要求6-9任意一项所述的存储单元阵列的操作方法，其特征在于，包括：对第i行、第j列的存储单元进行复位操作，所述复位操作包括：
对第i条字线施加0V电压，并使除第i条字线之外的其他字线浮置；
使全部的位线浮置；以及
对第j条复位线施加复位电压，并对除第j条复位线之外其他复位线施加0V电压。
15.根据权利要求14所述的方法，其特征在于，还包括：对第i行、第j列的存储单元进行读操作，所述读操作包括：
对第i条字线施加读取电压，并使除第i条字线之外的其他字线浮置；
对第j条位线施加0V电压，并使除第j条位线之外的其他位线浮置；以及
使全部的复位线浮置。
16.一种基于权利要求6-9任意一项所述的存储单元阵列的操作方法，其特征在于，包括：对第i行、第j列的存储单元进行读操作，所述读操作包括：
对第i条字线施加读取电压，并使除第i条字线之外的其他字线浮置；
对第j条位线施加0V电压，并使除第j条位线之外的其他位线浮置；以及
使全部的复位线浮置。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110047867B (zh) * 2018-01-17 2023-02-03 中芯国际集成电路制造(北京)有限公司 存储单元、器件、存储单元阵列及其操作方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102157190A (zh) * 2008-01-11 2011-08-17 株式会社东芝 电阻改变型存储器
CN102487121A (zh) * 2010-12-03 2012-06-06 中芯国际集成电路制造(上海)有限公司 相变存储器阵列、相变存储器单元及其形成方法
CN107301875A (zh) * 2016-04-14 2017-10-27 中芯国际集成电路制造(上海)有限公司 一种存储器单元、存储器单元结构以及存储器单元阵列

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101097435B1 (ko) * 2009-06-15 2011-12-23 주식회사 하이닉스반도체 멀티 레벨을 갖는 상변화 메모리 장치 및 그 구동방법
US8638590B2 (en) * 2010-09-28 2014-01-28 Qualcomm Incorporated Resistance based memory having two-diode access device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102157190A (zh) * 2008-01-11 2011-08-17 株式会社东芝 电阻改变型存储器
CN102487121A (zh) * 2010-12-03 2012-06-06 中芯国际集成电路制造(上海)有限公司 相变存储器阵列、相变存储器单元及其形成方法
CN107301875A (zh) * 2016-04-14 2017-10-27 中芯国际集成电路制造(上海)有限公司 一种存储器单元、存储器单元结构以及存储器单元阵列

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