CN102487121A - 相变存储器阵列、相变存储器单元及其形成方法 - Google Patents
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Abstract
一种相变存储器单元，包括：半导体衬底；二极管，其中每个二极管包括：第一掺杂半导体区，所述第一掺杂半导体区具有第一导电类型，所述第一掺杂半导体区位于所述半导体衬底上；导电区，覆盖在所述第一掺杂半导体区上，与所述第一掺杂半导体区构成二极管；所述相变存储器还包括：低阻导电区，位于所述半导体衬底内下，并且与二极管的第一掺杂半导体区电连接。本发明还提供了一种相变存储器单元形成方法、相变存储器阵列及其形成方法，本发明通过在半导体衬底内通过形成低阻导电区低阻导电区而埋置字线，与现有的形成相变存储器阵列的技术相比，工艺简单而且与CMOS工艺兼容，成本较低。
Description
技术领域
本发明涉及半导体技术领域，特别地，本发明涉及一种相变存储器阵列、相变存储器单元及其形成方法。
背景技术
相变存储器(Phase Change Random Access Memory，PCRAM)技术是基于S.R.Ovshinsky在20世纪60年代末提出相变薄膜可以应用于相变存储介质的构想建立起来的。作为一种新兴的非易失性存储技术，相变存储器在读写速度、读写次数、数据保持时间、单元面积、多值实现等诸多方面对快闪存储器都具有较大的优越性，已成为目前非易失性存储技术研究的焦点。
在相变存储器中，相变材料具有晶态和非晶态。该相变材料处于晶态时具有低电阻率，而处于非晶态时，该相变材料具有高电阻率。因为处于非晶态与处于晶态时相变材料的电阻率的比值通常大于1000，因而得到的存储器器件在读取存储器状态时不太可能会出错。在某些温度范围内，处于晶态和非晶态的硫族化合物材料都是稳定的，并且能够通过施加电子脉冲在两个状态之间被来回切换。
图1表示现有技术的相变存储器阵列的电路图，所述相变存储器阵列包括X轴方向和Y轴方向延伸的地址线。每个存储元106都电性耦合在一个所述沿X轴方向延伸的地址线和一个沿Y轴向延伸的地址线之间。存储元106中的存储器单元104(Memory elements)由相变材料形成。为了降低存储器单元之间的干扰，存储元106还通常包括选择器，所述选择器可以由双极晶体管、MOS器件、PN结等形成，图1中所述选择器采用二极管103。
在美国专利申请US2006/0151771A1中可以发现更多关于相变存储器的信息。然而，在实际应用中发现，现有的形成的相变存储器的工艺较为复杂、成本较高。
发明内容
本发明解决的问题是提供一种相变存储器单元、相变存储器阵列及其形成方法，简化了工艺、降低了工艺成本。
为解决上述问题，本发明提供了一种相变存储器单元，包括：半导体衬底；二极管，包括：第一掺杂半导体区，具有第一导电类型，位于所述半导体衬底上；导电区，覆盖在所述第一掺杂半导体区上，所述导电区与第一掺杂半导体区构成二极管；所述相变存储器还包括：低阻导电区，位于半导体衬底内，并且与第一掺杂半导体区电连接。
优选地，不同相变存储器单元的二极管之间具有浅沟槽隔离结构，所述浅沟槽隔离结构底部形成有第三掺杂半导体区，所述第三掺杂半导体区导电类型与第一掺杂半导体区导电类型相同，所述第三掺杂半导体区与所述浅沟槽隔离结构底部、所述第一掺杂半导体区、以及所述低阻导电区均相邻接。优选地，所述第三掺杂半导体区深度范围为至0.5μm，浓度范围为10的18次量级至24次量级cm-3。
优选地，所述低阻导电区通过对半导体衬底进行离子注入或者扩散掺杂形成。
优选地，所述低阻导电区导电类型与第一掺杂半导体区导电类型相同，所述低阻导电区的方块电阻范围为1ohm/方块～500ohm/方块。
优选地，所述低阻导电区掺杂离子为砷离子，所述低阻导电区掺杂浓度比第一掺杂半导体区至少高5倍。
优选地，至少所述二极管的一个半导体掺杂区位于所述半导体衬底之上的外延层内。
优选地，所述导电区为掺杂的多晶硅或者金属。
本发明还提供一种相变存储器单元的形成方法，包括：提供半导体衬底；在半导体衬底上形成二极管，包括：在所述半导体衬底上形成第一掺杂半导体区，所述第一掺杂半导体区具有第一导电类型；在所述第一掺杂半导体区上覆盖导电区，所述导电区与第一掺杂半导体区构成二极管；所述形成方法还包括：在所述半导体衬底内形成低阻导电区，所述低阻导电区与第一掺杂半导体区电连接。
优选地，还包括在不同相变存储器单元的二极管之间形成浅沟槽隔离结构进行隔离、以及在所述浅沟槽隔离结构底部形成第三掺杂半导体区步骤，所述第三掺杂半导体区导电类型与第一掺杂半导体区导电类型相同，所述第三掺杂半导体区与所述浅沟槽隔离结构底部、所述第一掺杂半导体区、以及所述低阻导电区均相邻接。
优选地，所述第三掺杂半导体区在形成浅沟槽隔离结构的填充浅沟槽隔步骤之前形成。
优选地，所述第三掺杂半导体区深度范围为至0.5μm，浓度范围为10的18次量级至24次量级cm-3。
优选地，所述低阻导电区导电类型与第一掺杂半导体区导电类型相同，所述低阻导电区的方块电阻范围为1ohm/方块～500ohm/方块。
优选地，所述低阻导电区掺杂浓度比第一掺杂半导体区至少高5倍。
优选地，还包括在所述半导体衬底之上形成外延层的步骤，至少所述二极管的一个半导体掺杂区位于所述半导体衬底之上的外延层内。
优选地，所述导电区为掺杂的多晶硅或者金属。
本发明还提供一种相变存储器阵列，包括：半导体衬底；二极管阵列，包括沿行方向和列方向排列的二极管，不同二极管之间通过浅沟槽隔离结构隔离，所述行方向和列方向相互垂直，其中每个二极管包括：第一掺杂半导体区，具有第一导电类型，所述第一掺杂半导体区位于所述半导体衬底上；导电区，覆盖在所述第一掺杂半导体区上，所述导电区与第一掺杂半导体区构成二极管；所述相变存储器还包括：字线，埋植于所述半导体衬底内，多条字线沿列方向排列，不同条字线之间通过深沟槽隔离，每条字线将同一行的二极管的第一掺杂半导体区相电连接。
优选地，所述浅沟槽隔离结构底部形成有第三掺杂半导体区，所述第三掺杂半导体区导电类型与第一掺杂半导体区导电类型相同，所述第三掺杂半导体区与所述浅沟槽隔离结构底部、所述第一掺杂半导体区、以及所述低阻导电区均相邻接。
优选地，所述第三掺杂半导体区深度范围为
至0.5μm，浓度范围为10的18次量级至24次量级cm-3。
优选地，所述字线通过对半导体衬底进行离子注入或者扩散掺杂形成。
优选地，所述字线导电类型与第一掺杂半导体区导电类型相同，所述字线的方块电阻范围为1ohm/方块～500ohm/方块。
优选地，所述字线掺杂浓度比第一掺杂半导体区至少高5倍。
优选地，至少所述二极管的一个半导体掺杂区位于所述半导体衬底之上的外延层内。
优选地，所述导电区为掺杂的多晶硅或者金属。
本发明还提供一种相变存储器阵列的形成方法，包括：提供半导体衬底；在半导体衬底上形成二极管阵列，所述二极管阵列包括沿行方向和列方向排列的二极管，不同二极管之间通过浅沟槽隔离结构隔离，所述行方向和列方向相互垂直，其中，形成二极管步骤包括：在所述半导体衬底上形成第一掺杂半导体区，所述第一掺杂半导体区具有第一导电类型；在所述第一掺杂半导体区上覆盖导电区，所述导电区与第一掺杂半导体区构成二极管；所述相变存储器阵列的形成方法还包括：在所述半导体衬底内埋植多条字线，多条字线沿列方向排列，不同条字线之间通过深沟槽隔离，每条字线将同一行的二极管的第一掺杂半导体区相电连接。
优选地，还包括在所述浅沟槽隔离结构底部形成第三掺杂半导体区步骤，所述第三掺杂半导体区导电类型与第一掺杂半导体区导电类型相同，所述第三掺杂半导体区与所述浅沟槽隔离结构底部、所述第一掺杂半导体区、以及所述低阻导电区均相邻接。
优选地，所述第三掺杂半导体区深度范围为至0.5μm，浓度范围为10的18次量级至24次量级cm-3。
优选地，所述字线通过对半导体衬底进行离子注入或者扩散掺杂形成。
优选地，所述字线导电类型与第一掺杂半导体区导电类型相同，所述字线的方块电阻范围为1ohm/方块～500ohm/方块。
优选地，所述字线掺杂浓度比第一掺杂半导体区至少高5倍。
优选地，还包括在所述半导体衬底之上形成外延层的步骤，至少所述二极管的一个半导体掺杂区位于所述半导体衬底之上的外延层内。
优选地，所述导电区为掺杂的多晶硅或者金属。
与现有技术相比，本发明具有以下优点：通过在半导体衬底内通过形成低阻导电区低阻导电区而埋置字线，与现有的形成相变存储器阵列的技术相比，工艺简单而且与CMOS工艺兼容，成本较低；
进一步地，本发明实施例通过注入或者扩散的方式形成的字线电阻率较低，可以降低整体相变存储器的功率损耗；
再进一步地，本发明实施例通过在浅沟槽隔离结构底部形成第三半导体掺杂区，可以降低相邻相变存储器单元之间的串扰；
本发明实施例通过将二极管的至少一个半导体掺杂区形成在位于半导体衬底之上的外延层内，这样所述用于形成字线的低阻导电区可以位于所述半导体衬底的表面，从而所述低阻导电区的轮廓比较容易控制，比较容易形成分布范围比较窄、浓度比较高的低阻导电区。
附图说明
图1是现有技术的相变存储器阵列的电路示意图；
图2是本发明的一个实施例的相变存储器阵列的布局示意图；
图3至19是本发明的一个实施例的形成相变存储器阵列的剖面结构示意图，其中图3～5、7、9、14、17为沿图2中A-A’方向的剖面结构示意图；图6、8、10～13、18为沿图2中B-B’方向的剖面结构示意图；图15、16、19为外围电路区剖面结构示意图。
具体实施方式
本发明通过在半导体衬底内通过形成低阻导电区而埋置字线，与现有的形成相变存储器阵列的技术相比，工艺简单而且与CMOS工艺兼容，成本较低；进一步地，本发明实施例通过注入或者扩散的方式形成的字线电阻率较低，可以降低整体相变存储器的功率损耗；再进一步地，本发明实施例通过在浅沟槽隔离结构底部形成第三半导体掺杂区，可以降低相邻相变存储器单元之间的串扰。
为了达到上述目的，本发明首先提供了一种形成相变存储器阵列方法，包括：提供半导体衬底；在半导体衬底上形成二极管阵列，所述二极管阵列包括沿行方向和列方向排列的二极管，不同二极管之间通过浅沟槽隔离结构隔离，所述行方向和列方向相互垂直，其中，形成二极管步骤包括：在所述半导体衬底内形成第一掺杂半导体区，所述第一掺杂半导体区具有第一导电类型；在所述第一掺杂半导体区上覆盖导电区，所述导电区与第一掺杂半导体区构成二极管；所述相变存储器阵列的形成方法还包括：在所述半导体衬底内的所述第一掺杂半导体区之下埋植多条字线，多条字线沿列方向排列，沿行方向延伸，不同条字线之间通过深沟槽隔离，每条字线将同一行的二极管的第一掺杂半导体区相电连接。
通常存储器可能分为若干阵列，每个阵列包括若干存储器单元，通常每个阵列共用一根字线，当然也可能一个阵列具有多根字线，因此，本发明的所述每条字线将同一行的二极管的第一掺杂半导体区相电连接，所述的同一行的二极管并不一定是一个存储器的所有的同一行的二极管，可能是其中的一个阵列的同一行的存储器单元，或者一个阵列的同一行的存储器单元的部分。
图2给出本发明的一个实施例的相变存储器阵列的布局示意图，其中，203表示深沟槽，204表示浅沟槽隔离结构，所述深沟槽203用于将后文待形成的低阻导电区进行隔离形成多条字线(即前文的地址线之一)，所述浅沟槽隔离结构204用于将不同的二极管进行隔离(此处仅示出了列方向，所述行方向和列方向相互垂直，此处行方向和列方向为相对的说法)，形成分立的二极管阵列。由于深沟槽203的方向与字线方向一致，列方向的浅沟槽隔离结构204的方向与位线方向一致，故此处采用深沟槽203和浅沟槽隔离结构204来示意性表示本发明存储器阵列的布局。
此外，本发明的相变存储器阵列还包括第一接触孔401和第二接触孔402，具体请参照图2所示，所述第一接触孔401用于将二极管的一端引出作为一个电极，所述第二接触孔402用于将字线引出。
相变存储器阵列根据不同的存储位具有不同的存储器单元，此处仅以2×2阵列的为示意。下面也针对2×2阵列的相变存储器阵列的形成方法加以详细说明，更多存储器单元的相变存储器阵列的形成方法类似，在此强调，不应以此限制本发明的保护范围。此外为了清楚起见，在此仅示出了深沟槽203和浅沟槽隔离结构204结构，所述相变存储器阵列还包括更多的结构，在此也特别说明。
下面给出形成存储器阵列的方法。首先，提供半导体衬底，具体请参照图3，图3为沿图2中A-A’方向的剖面结构示意图，所述半导体衬底200可以为体硅、绝缘体上硅(SOI)、或者其它III-V族或者II-VI族化合物半导体衬底。
所述半导体衬底200分为核心区和外围电路区，所述核心区用于形成存储器阵列，所述外围电路区用于形成控制所述存储器阵列的电路，当然所述半导体衬底200上还可能具有其他电路结构。图3仅示出核心区部分半导体衬底。
所述半导体衬底200通常具有一定的导电类型，在实际应用中，半导体衬底通常采用p型。下面的实施例均以所述半导体衬底为p型为例加以说明，当然也可以为其他导电类型，本领域技术人员知晓如何根据半导体衬底的类型相应工艺进行调整。
接着，在半导体衬底200内形成低阻导电区201，所述低阻导电区201的导电类型与后续待形成的二极管的第一半导体掺杂区导电类型相一致，若第一半导体掺杂区的导电类型为n型，则所述低阻导电区201的导电类型也为n型，所述低阻导电区201用于形成后续的字线。
所述低阻导电区201通过对半导体衬底进行离子注入和/或扩散掺杂形成。所述低阻导电区201导电类型与第一掺杂半导体区导电类型相同，所述低阻导电区201的方块电阻范围为1ohm/方块～500ohm/方块。
具体地，所述低阻导电区201掺杂离子为砷离子，所述砷离子的掺杂浓度为17至24量级cm-3，所述低阻导电区201掺杂浓度比后续形成的第一掺杂半导体区至少高5倍。
作为一个实施例，所述低阻导电区201通过离子注入方式形成，若注入的离子为砷离子，具体的注入条件为，所述砷离子的注入能量范围是10keV至200keV，注入的剂量范围是1E13至5E16cm-2，并可通过热扩散调整砷离子的深度分布。
所述低阻导电区201还可以通过热扩散掺杂形成，具体包括：在半导体衬底的表面提供含有欲掺杂离子氛围，，如沉积于半导体衬底200表面的砷硅玻璃，或包围半导体衬底200表面的砷烷气体，进行热退火，使所述氛围内的离子扩散进入所述半导体衬底200内，通过控制热退火的温度和时间，可以控制所述离子进入所述半导体衬底200形成所述低阻导电区201的深度和浓度。有关进行热扩散进行掺杂的方法为本领域技术人员公知技术，在此不再详述。
接着，需要在所述半导体衬底上形成二极管，所述二极管可以分为半导体型的二极管或者肖特基二极管，所述半导体型二极管通常由p型的半导体和n型的半导体(PN结型)；或者p型的半导体和本征半导体以及n型的半导体(PIN型)构成；所述肖特基二极管通常由半导体与金属或合金构成，下面的实施例中以PN结型二极管为例加以详细说明，若所述二极管为其他结构，本领域技术人员知晓如何采用常规工艺形成，比如若形成PIN型二极管，可以通过外延不掺杂的本征硅层，然后对所述本征硅层沿厚度方向的两端进行掺杂，中间部分不掺杂从而形成PIN型二极管；若所述二极管为肖特基二极管，可以先形成具有一个导电类型的半导体区，然后在所述半导体区上形成金属或者金属硅化物形成肖特基二极管。
形成所述PN结型二极管工艺包括：去除所述半导体衬底表面所有非半导体材料，然后在所述半导体衬底上形成外延层，请参照图4，图4也是沿图2中A-A’方向的剖面结构示意图，所述外延层300通过分子束外延方式形成，所述外延层300用于形成后续的二极管阵列，所述外延层300的厚度范围为
至
本实施例中，所述外延层300为硅。
然后，形成第一半导体掺杂区和第二半导体掺杂区，具体请参照图5，图5是沿图2中A-A’方向的剖面结构示意图，所述第二半导体掺杂区302位于第一半导体掺杂区301之上，所述第一半导体掺杂区301位于所述半导体衬底200内的所述低阻导电区201之上，所述第一半导体掺杂区301与所述低阻导电区201要能够形成电连接，即所述第一半导体掺杂区301导电类型与所述低阻导电区201导电类型相同，所述低阻导电区201掺杂浓度比第一掺杂半导体区301至少高5倍。
作为一个实施例，所述第一半导体掺杂区301导电类型为n型，第二半导体掺杂区302导电类型为p型。形成所述第一半导体掺杂区301注入的n型离子可以为磷离子或者砷离子，注入所述n型离子的能量范围为30至1000KeV，注入所述n型离子的剂量范围为1E12至1E15cm-2。
形成所述第二半导体掺杂区302注入的p型离子可以为硼离子或者铟离子，注入所述p型离子的能量与离子有关，若是硼离子，能量范围为2至200KeV，若是铟离子，能量范围为5至500KeV，注入所述p型离子的剂量范围为1E12至5E16cm-2。
此外，为了将字线引出，在所述外延层内还需要形成与所述低阻导电区201电连接的材料层，作为本发明的一个实施例，在外延层300内还形成第四半导体掺杂区310，所述第四半导体掺杂区310与所述低阻导电区201通过第一半导体掺杂区301电连接，本实施例中，所述低阻导电区201的导电类型为n型，故所述第四半导体掺杂区310的导电类型为n型。所述第四半导体掺杂区310的形成位置比较优化地选择在一个阵列的边缘，即如图5所示结构的靠近右侧位置，也就是说，若该相变存储器阵列数大于2×2，图5所示的结构的左侧还具有存储器单元。
接着，在所述半导体衬底以及外延层内形成深沟槽，具体请参照图6，图6是沿图2中B-B’方向的剖面结构示意图，所述深沟槽203用于将低阻导电区201进行分割，分割后的低阻导电区201即形成一条条的字线，所述深沟槽203底部超过所述低阻导电区201的底部，超出的范围为
至
具体形成深沟槽203的工艺包括：采用光刻胶层作为掩膜，并对其进行图形化，在光刻胶层中形成深沟槽的开口，然后以光刻胶层为掩模刻蚀外延层300以及半导体衬底200，形成深沟槽开口，然后在深沟槽开口内填满绝缘介质材料，形成深沟槽203。
再接着，在所述外延层内形成浅沟槽隔离结构，具体请参照图7和图8，图7是沿图2中A-A’方向的剖面结构示意图，图8是沿图2中B-B’方向的剖面结构示意图，所述浅沟槽隔离结构204用于将第二半导体掺杂区302进行分割，形成分立二极管单元组成的二极管阵列，当然，通常由于芯片上会具有其他半导体器件结构，比如可能还会具有外围电路区，所述浅沟槽隔离结构204也用于将其它器件结构之间进行隔离。此外，所述浅沟槽隔离结构204还可能将第一半导体掺杂区301部分或者全部地进行分割，本实施例的图示中，是将第一半导体掺杂区301全部地进行分割，在此说明一下。
在形成浅沟槽隔离结构204的过程中，为了保护外延层300以及作为在形成浅沟槽隔离结构204的刻蚀停止层，本发明还在所述外延层300上形成了缓冲层500和刻蚀停止层600，通常所述缓冲层500采用氧化硅，所述刻蚀停止层600采用氮化硅。
在常规的CMOS工艺中，由于所述浅沟槽隔离结构204深度较浅，可能无法将相邻的二极管的第一掺杂半导体区进行完全的隔离，比如通常所述浅沟槽隔离结构204的底部会超出第二半导体掺杂区302的底部，但是高于所述第一掺杂半导体区301的底部。在二极管阵列使用的时候，当某一二极管单元被正向偏置而导通，在所述二极管的第一掺杂半导体区存在少数载流子，并通过扩散流入相邻被正向偏置后而关断的二极管单元，从而导致相邻二极管之间的串扰。
为了解决上述问题，本发明进一步优化地在所述浅沟槽隔离结构底部形成第三掺杂半导体区，具体请参照图9和图10，图9是沿图2中A-A’方向的剖面结构示意图，图10是沿图2中B-B’方向的剖面结构示意图，形成所述第三掺杂区205提高了少数载流子扩散路径中的掺杂浓度，提高少数载流子的复合率，从而减小流入相邻二极管的少数载流子电流，降低相邻存储器单元之间的干扰。
所述第三掺杂半导体区导电类型与所述第一半导体掺杂区的导电类型相同，比如若所述第一半导体掺杂区导电类型为n型，则所述第三掺杂半导体区导电类型也为n型。所述第三掺杂半导体区与所述浅沟槽隔离结构底部、第一半导体掺杂区、以及所述低阻导电区均相邻接。
所述第三掺杂半导体区通过离子注入形成，形成所述第三掺杂半导体区的离子注入的深度为
至0.5μm，注入的离子的浓度范围为10的18次量级至24次量级cm-3，在同一深度，所述第三掺杂半导体区的浓度大于两侧外延层或者半导体衬底内的掺杂浓度。本领域技术人员知晓如何采用离子注入工艺形成本发明的第三掺杂半导体区。采用这种工艺形成的第三掺杂半导体区205沿着浅沟槽隔离结构底部向第一半导体掺杂区301和低阻导电区内延伸，从而将所述浅沟槽隔离结构底部和所述低阻导电区连接。
需要强调的是，形成所述浅沟槽隔离结构通常包括在所述外延层内形成浅沟槽和填充浅沟槽的步骤，所述第三半导体掺杂区205为在所述外延层内形成浅沟槽之后且在填充浅沟槽之前进行，由于不形成浅沟槽位置所述半导体衬底上还形成有缓冲层500和刻蚀停止层600，且由于所述形成第三半导体掺杂区205的离子注入工艺的注入能量比较小，故仅会在浅沟槽底部的外延层或者半导体衬底内注入离子，其余位置注入的离子将被所述缓冲层500和刻蚀停止层600挡住，不会进入外延层或者半导体衬底内。
在上述的工艺中，先形成低阻导电区，在半导体衬底上进行外延、形成第一半导体掺杂区和第二半导体掺杂区、然后在外延层以及半导体衬底形成深沟槽和浅沟槽隔离结构(下文简称先外延方法)，第一半导体掺杂区和第二半导体掺杂区通常通过离子注入实现，在工艺流程中的次序可根据实际的工艺需求进行修改，同样形成深沟槽和浅沟槽隔离结构的次序也可调整；在实际半导体工艺中，还可以根据实际的工艺流程进行修改，比如形成低阻导电区之后即进行形成深沟槽的工艺，然后再进行外延、形成第一半导体掺杂区和第二半导体掺杂区、以及形成浅沟槽的工艺(下文简称先深沟槽方法)，具体结构示意图请参照图11～14，下面加以详细说明。当然形成上述工艺还具有其他方法，此处仅列举这两种方式，在此不应过分限制本发明的保护范围。
在半导体衬底内形成低阻导电区(请参照图3)之后，接着要在所述半导体衬底内形成深沟槽，具体请参照图11，图11是沿图2中B-B’方向的剖面结构示意图，在半导体衬底200内形成了深沟槽203，所述深沟槽203底部超过所述低阻导电区201的底部，具体的形成深沟槽203的工艺请参照对图6的对应说明。
接着，需要在所述半导体衬底200上形成外延层，具体请参照图12，图12是沿图2中B-B’方向的剖面结构示意图，在半导体衬底200上形成了外延层300，具体的形成外延层300的工艺请参照对图4的详细说明。
接着，进行形成第一半导体掺杂区和第二半导体掺杂区的工艺，请继续参照图12，在所述外延层300内形成了第一半导体掺杂区301，所述第一半导体掺杂区301位于所述低阻导电区201之上并且与之相电连接，所述第二半导体掺杂区302位于所述外延层300内的第一半导体掺杂区301上，所述第一半导体掺杂区301和第二半导体掺杂区302导电类型相反，具体形成所述第一半导体掺杂区301和第二半导体掺杂区302的方法请参照前述对附图5的说明。
然后，进行形成浅沟槽隔离结构的工艺，具体请参照图13和图14，图13是沿图2中A-A’方向的剖面结构示意图，图14是沿图2中B-B’方向的剖面结构示意图，所述浅沟槽隔离结构204沿着外延层表面向半导体衬底内部延伸至所述第一半导体掺杂区的底部之上，具体的形成浅沟槽隔离结构的方法以及条件请参照相应的附图7和附图8的说明，在此有所不同的是，在前述的先外延方法中，由于深沟槽形成次序较后，所述深沟槽掩模板的图案为条状，浅沟槽隔离结构的掩模板上的图案也为条状，并且深沟槽和浅沟槽隔离结构的图案相互垂直；而在先深沟槽方法中，由于深沟槽形成次序较先，所述深沟槽掩模板的图案为条状，浅沟槽隔离结构的掩模板上的图案呈现相互垂直的条状，以便将第一半导体掺杂区、第二半导体掺杂区进行分割形成二极管阵列。在此特意说明，本领域技术人员知晓如何根据具体的工艺方法进行相应的调整。当然，此处所述掩模板的内图案的形状均是针对本发明实施例的器件结构来说的，其他器件结构的浅沟槽形状可能有所不同。
形成上述的结构之后，然后进行形成其他半导体器件的工艺，比如形成用于控制相变存储器单元的外围电路区器件，本发明也给出了一个实施例，具体请参照图15和图16，为本发明的一个实施例的形成外围电路区的器件结构的示意图。具体包括：在半导体衬底200上的外延层300内形成第一掺杂阱303和第二掺杂阱304，所述第一掺杂阱303和第二掺杂阱304导电类型相反，分别用于形成nMOS管和pMOS管；在所述第一掺杂阱303和第二掺杂阱304上分别形成栅介质层(未标记)；然后在所述栅介质层上分别形成第一栅极305和第二栅极306，以及在第一栅极305和第二栅极306两侧分别形成侧墙；在第一掺杂阱303内形成形成低掺杂源/漏延伸区(未标记)以及重掺杂源/漏极307；在第二掺杂阱304内形成低掺杂源/漏延伸区(未标记)以及重掺杂源/漏极308。
然后，在外围电路区形成金属硅化物，具体请参照图16，在所述第一掺杂阱303的重掺杂源/漏极307表面、第二掺杂阱304的重掺杂源/漏极308表面、以及第一栅极305和第二栅极306表面形成金属硅化物层，具体包括：首先在在所述第一掺杂阱303的重掺杂源/漏极307表面、第二掺杂阱304的重掺杂源/漏极308表面、以及第一栅极305和第二栅极306表面形成金属层，所述金属层通常采用过渡金属，比如可以采用镍、钨、钛等，然后进行退火，使其与硅反应，生成金属硅化物，金属下无硅的地方将不会发生反应，然后去除这些未参加反应的金属，仅保留位于第一掺杂阱303的重掺杂源/漏极307表面、第二掺杂阱304的重掺杂源/漏极308表面、以及第一栅极305和第二栅极306表面的金属硅化物层309。
形成上述外围电路区器件结构之后，接着，在上述半导体结构上形成层间介质层400，以便与后续形成的层进行隔离。具体请参照图17和图18，其中，图17是沿图2中A-A’方向的剖面结构示意图，图18是沿图2中B-B’方向的剖面结构示意图。
然后，在所述层间介质层400内形成第一接触孔和第二接触孔402，如前所述，所述第一接触孔401用于将二极管的一端即第二半导体掺杂区302引出作为一个电极，所述第二接触孔402用于将字线引出。
具体形成所述第一接触孔401和第二接触孔402的工艺包括：采用光刻胶层作为掩膜，并对其进行图形化，在光刻胶层中形成第一接触孔和第二接触孔的开口，然后以光刻胶层为掩模刻蚀层间介质层400形成接触孔的开口，所述接触孔的开口分别暴露出第二半导体掺杂区302和低阻导电区201，然后在接触孔的开口内填满导电材料，分别形成第一接触孔和第二接触孔。通常，为了增加所述导电材料与所述接触孔的开口侧壁以及底部的粘附力以及防止所述导电材料进入所述层间介质层400内，在所述接触孔的开口侧壁还会形成一些黏附层，所述黏附层通常采用Ti、TiN、Ta、TaN等材料。
此外，在核心区形成所述接触孔的同时，外围电路区也会形成接触孔，以便将外围电路区的层间介质层下的器件的电极引出，具体请参照图19，图示出了将所述外围电路区的栅极309以及重掺杂源/漏极307上形成第三接触孔403和第四接触孔404。形成所述第三接触孔403和第四接触孔404的工艺可以参照形成所述第一接触孔和第二接触孔的工艺。在此不再详述。
为了形成相变存储器阵列，还需要在核心区形成相变单元阵列，具体的所述相变单元阵列包括各个相变单元，每个相变单元包括下电极、相变层、上电极，具体形成所述相变单元阵列为本领域技术人员公知技术，在此不再详述。
经过上述工艺，形成了本发明的相变存储器阵列，具体结构请参照图17，包括：半导体衬底200；二极管阵列，所述二极管阵列包括沿行方向和列方向排列的二极管，不同二极管之间通过浅沟槽隔离结构204隔离，所述行方向和列方向相互垂直(所述行方向和列方向为相对说法，在半导体器件中，字线方向可以定义为列方向，位线方向可以定义为行方向)，其中每个二极管包括：第一掺杂半导体区301，所述第一掺杂半导体区301具有第一导电类型；导电区302，所述导电区(此处为第二掺杂半导体区302)覆盖在所述第一掺杂半导体区301上，所述导电区与第一掺杂半导体区301构成二极管；所述相变存储器阵列还包括：字线，埋植于所述半导体衬底200内，多条字线沿列方向排列，每条字线沿列方向延伸，不同条字线之间通过深沟槽203隔离，每条字线将同一行的二极管的第一掺杂半导体区301相电连接，。
所述浅沟槽隔离结构204底部还形成有第三掺杂半导体区205，所述第三掺杂半导体区205导电类型与第一半导体掺杂区301的导电类型相同，所述第三掺杂半导体区与所述浅沟槽隔离结构底部、第一掺杂半导体区301、以及所述低阻导电区均相邻接。所述第三掺杂半导体区通过离子注入形成，形成所述第三掺杂半导体区的离子注入的深度为至0.5μm，注入的离子的浓度范围为10的18次量级至24次量级cm-3。
所述字线是通过在所述半导体衬底200内形成低阻导电区201、然后对所述低阻导电区201采用所述深沟槽203分割、从而形成列方向排列的字线，具体形成。即所述字线也是通过对半导体衬底进行离子注入或者扩散掺杂形成。所述字线导电类型与第一掺杂半导体区导电类型相同，所述字线的方块电阻范围为5ohm/方块～500ohm/方块。所述字线掺杂浓度比第一掺杂半导体区至少高5倍。所述字线掺杂离子为砷离子，所述砷离子的掺杂浓度为17至24量级cm-3
此外，本发明的所述二极管阵列至少一个半导体掺杂区形成于所述半导体衬底200上的外延层300内。
结合上述相变存储器阵列的形成方法及其结构，可以看出本发明的变存储器阵列与形成CMOS器件的工艺相比，仅仅需要增加为了形成字线的低阻导电区的掩模板和为了分割形成垂直方向的二极管的掩模板，与现有的形成相变存储器阵列的技术相比，工艺简单而且与CMOS工艺兼容，成本较低。
本发明还提供了一种相变存储器单元的形成方法，包括：提供半导体衬底；在半导体衬底上形成二极管，其中，形成二极管步骤包括：在所述半导体衬底上形成第一掺杂半导体区，所述第一掺杂半导体区具有第一导电类型；在所述第一掺杂半导体区上覆盖导电区，所述导电区与第一掺杂半导体区构成二极管；所述相变存储器单元的形成方法还包括：在所述半导体衬底内形成低阻导电区，所述低阻导电区与二极管的第一掺杂半导体区电连接。
还包括在不同相变存储器单元的二极管之间形成浅沟槽隔离结构进行隔离、以及在所述浅沟槽隔离结构底部形成第三掺杂半导体区步骤，所述第三掺杂半导体区导电类型为n型。所述第三掺杂半导体区与所述浅沟槽隔离结构底部、第一半导体掺杂区、以及所述低阻导电区均相邻接。所述第三掺杂半导体区通过离子注入形成，形成所述第三掺杂半导体区的离子注入的深度为
至0.5μm，注入的离子的浓度范围为10的18次量级至24次量级cm-3。
所述低阻导电区通过对半导体衬底进行离子注入或者扩散掺杂形成。所述低阻导电区导电类型与第一掺杂半导体区导电类型相同，所述低阻导电区的方块电阻范围为5ohm/方块～500ohm/方块，所述低阻导电区掺杂浓度比第一掺杂半导体区至少高5倍。所述低阻导电区掺杂离子为砷离子，所述砷离子的掺杂浓度为17至24量级cm-3。
还包括在所述半导体衬底上形成外延层步骤，至少所述二极管的一个半导体掺杂区形成于所述外延层内。
由于相变存储器单元仅为上述相变存储器阵列中的一个单元，故具体的形成所述相变存储器单元的方法与上述形成相变存储器阵列的方法相类似，在此不再详述，本领域技术人员知晓如何根据上述形成相变存储器阵列的方法形成相变存储器单元。
同样，基于上述相变存储器单元形成方法，本发明还提供了一种相变存储器单元，包括：半导体衬底；二极管，其中每个二极管包括：第一掺杂半导体区，所述第一掺杂半导体区具有第一导电类型，所述第一掺杂半导体区位于所述半导体衬底上；导电区，覆盖在所述第一掺杂半导体区上，与所述第一掺杂半导体区构成二极管；所述相变存储器还包括：低阻导电区，位于所述半导体衬底内下，并且与二极管的第一掺杂半导体区电连接。
本发明实施例通过将至少所述二极管的一个半导体掺杂区形成在位于半导体衬底之上的外延层内(若是前述PN结型或者PIN型二极管，所述二极管的两个半导体掺杂区均形成在所述外延层内，若是前述的肖特基型二极管，肖特基二极管的一个半导体区形成于所述外延层内)，这样所述用于形成字线的低阻导电区可以位于所述半导体衬底的表面，从而所述低阻导电区的轮廓比较容易控制，比较容易形成分布范围比较窄、浓度比较高的低阻导电区。
本发明虽然以较佳实施例公开如上，但其并不是用来限定权利要求，任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改，因此本发明的保护范围应当以本发明权利要求所界定的范围为准。
Claims (32)
1.一种相变存储器单元，包括：
半导体衬底；
二极管，包括：
第一掺杂半导体区，具有第一导电类型，位于所述半导体衬底上；
导电区，覆盖在所述第一掺杂半导体区上，所述导电区与第一掺杂半导体区构成二极管；
其特征在于，所述相变存储器还包括：
低阻导电区，位于半导体衬底内，并且与第一掺杂半导体区电连接。
2.根据权利要求1所述的相变存储器单元，其特征在于，不同相变存储器单元的二极管之间具有浅沟槽隔离结构，所述浅沟槽隔离结构底部形成有第三掺杂半导体区，所述第三掺杂半导体区导电类型与第一掺杂半导体区导电类型相同，所述第三掺杂半导体区与所述浅沟槽隔离结构底部、所述第一掺杂半导体区、以及所述低阻导电区均相邻接。
3.根据权利要求2所述的相变存储器单元，其特征在于，所述第三掺杂半导体区深度范围为
至0.5μm，浓度范围为10的18次量级至24次量级cm-3。
4.根据权利要求1所述的相变存储器单元，其特征在于，所述低阻导电区通过对半导体衬底进行离子注入或者扩散掺杂形成。
5.根据权利要求4所述的相变存储器单元，其特征在于，所述低阻导电区导电类型与第一掺杂半导体区导电类型相同，所述低阻导电区的方块电阻范围为1ohm/方块～500ohm/方块。
6.根据权利要求5所述的相变存储器单元，其特征在于，所述低阻导电区掺杂离子为砷离子，所述低阻导电区掺杂浓度比第一掺杂半导体区至少高5倍。
7.根据权利要求1所述的相变存储器单元，其特征在于，至少所述二极管的一个半导体掺杂区位于所述半导体衬底之上的外延层内。
8.根据权利要求1所述的相变存储器单元，其特征在于，所述导电区为掺杂的多晶硅或者金属。
9.一种相变存储器单元的形成方法，包括：
提供半导体衬底；
在半导体衬底上形成二极管，包括：
在所述半导体衬底上形成第一掺杂半导体区，所述第一掺杂半导体区具有第一导电类型；
在所述第一掺杂半导体区上覆盖导电区，所述导电区与第一掺杂半导体区构成二极管；
其特征在于，所述形成方法还包括：
在所述半导体衬底内形成低阻导电区，所述低阻导电区与第一掺杂半导体区电连接。
10.根据权利要求9所述的相变存储器单元的形成方法，其特征在于，还包括在不同相变存储器单元的二极管之间形成浅沟槽隔离结构进行隔离、以及在所述浅沟槽隔离结构底部形成第三掺杂半导体区步骤，所述第三掺杂半导体区导电类型与第一掺杂半导体区导电类型相同，所述第三掺杂半导体区与所述浅沟槽隔离结构底部、所述第一掺杂半导体区、以及所述低阻导电区均相邻接。
11.根据权利要求10所述的相变存储器单元的形成方法，其特征在于，所述第三掺杂半导体区在形成浅沟槽隔离结构的填充浅沟槽隔步骤之前形成。
12.据权利要求11所述的相变存储器单元，其特征在于，所述第三掺杂半导体区深度范围为
至0.5μm，浓度范围为10的18次量级至24次量级cm-3。
13.据权利要求9所述的相变存储器单元，其特征在于，所述低阻导电区导电类型与第一掺杂半导体区导电类型相同，所述低阻导电区的方块电阻范围为1ohm/方块～500ohm/方块。
14.根据权利要求13所述的相变存储器单元，其特征在于，所述低阻导电区掺杂浓度比第一掺杂半导体区至少高5倍。
15.根据权利要求9所述的相变存储器单元，其特征在于，还包括在所述半导体衬底之上形成外延层的步骤，至少所述二极管的一个半导体掺杂区位于所述半导体衬底之上的外延层内。
16.根据权利要求9所述的相变存储器单元，其特征在于，所述导电区为掺杂的多晶硅或者金属。
17.一种相变存储器阵列，包括：
半导体衬底；
二极管阵列，包括沿行方向和列方向排列的二极管，不同二极管之间通过浅沟槽隔离结构隔离，所述行方向和列方向相互垂直，其中每个二极管包括：
第一掺杂半导体区，具有第一导电类型，所述第一掺杂半导体区位于所述半导体衬底上；
导电区，覆盖在所述第一掺杂半导体区上，所述导电区与第一掺杂半导体区构成二极管；
其特征在于，所述相变存储器还包括：
字线，埋植于所述半导体衬底内，多条字线沿列方向排列，不同条字线之间通过深沟槽隔离，每条字线将同一行的二极管的第一掺杂半导体区相电连接。
18.根据权利要求17所述的相变存储器阵列，其特征在于，所述浅沟槽隔离结构底部形成有第三掺杂半导体区，所述第三掺杂半导体区导电类型与第一掺杂半导体区导电类型相同，所述第三掺杂半导体区与所述浅沟槽隔离结构底部、所述第一掺杂半导体区、以及所述低阻导电区均相邻接。
19.据权利要求18所述的相变存储器阵列，其特征在于，所述第三掺杂半导体区深度范围为
至0.5μm，浓度范围为10的18次量级至24次量级cm-3。
20.根据权利要求17所述的相变存储器阵列，其特征在于，所述字线通过对半导体衬底进行离子注入或者扩散掺杂形成。
21.根据权利要求20所述的相变存储器阵列，其特征在于，所述字线导电类型与第一掺杂半导体区导电类型相同，所述字线的方块电阻范围为1ohm/方块～500ohm/方块。
22.根据权利要求21所述的相变存储器阵列，其特征在于，所述字线掺杂浓度比第一掺杂半导体区至少高5倍。
23.根据权利要求17所述的相变存储器阵列，其特征在于，至少所述二极管的一个半导体掺杂区位于所述半导体衬底之上的外延层内。
24.根据权利要求17所述的相变存储器阵列，其特征在于，所述导电区为掺杂的多晶硅或者金属。
25.一种相变存储器阵列的形成方法，包括：
提供半导体衬底；
在半导体衬底上形成二极管阵列，所述二极管阵列包括沿行方向和列方向排列的二极管，不同二极管之间通过浅沟槽隔离结构隔离，所述行方向和列方向相互垂直，其中，形成二极管步骤包括：
在所述半导体衬底上形成第一掺杂半导体区，所述第一掺杂半导体区具有第一导电类型；
在所述第一掺杂半导体区上覆盖导电区，所述导电区与第一掺杂半导体区构成二极管；
其特征在于，所述相变存储器阵列的形成方法还包括：
在所述半导体衬底内埋植多条字线，多条字线沿列方向排列，不同条字线之间通过深沟槽隔离，每条字线将同一行的二极管的第一掺杂半导体区相电连接。
26.根据权利要求25所述的相变存储器阵列的形成方法，其特征在于，还包括在所述浅沟槽隔离结构底部形成第三掺杂半导体区步骤，所述第三掺杂半导体区导电类型与第一掺杂半导体区导电类型相同，所述第三掺杂半导体区与所述浅沟槽隔离结构底部、所述第一掺杂半导体区、以及所述低阻导电区均相邻接。
27.据权利要求26所述的相变存储器阵列的形成方法，其特征在于，所述第三掺杂半导体区深度范围为
至0.5μm，浓度范围为10的18次量级至24次量级cm-3。
28.根据权利要求25所述的相变存储器阵列的形成方法，其特征在于，所述字线通过对半导体衬底进行离子注入或者扩散掺杂形成。
29.根据权利要求28所述的相变存储器阵列的形成方法，其特征在于，所述字线导电类型与第一掺杂半导体区导电类型相同，所述字线的方块电阻范围为1ohm/方块～500ohm/方块。
30.根据权利要求29所述的相变存储器阵列的形成方法，其特征在于，所述字线掺杂浓度比第一掺杂半导体区至少高5倍。
31.根据权利要求25所述的相变存储器阵列的形成方法，其特征在于，还包括在所述半导体衬底之上形成外延层的步骤，至少所述二极管的一个半导体掺杂区位于所述半导体衬底之上的外延层内。
32.根据权利要求25所述的相变存储器单元，其特征在于，所述导电区为掺杂的多晶硅或者金属。
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Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1832190A (zh) * | 2005-02-24 | 2006-09-13 | 三星电子株式会社 | 使用单元二极管的相变存储器件及其制造方法 |
| US20090200537A1 (en) * | 2008-02-12 | 2009-08-13 | Heon Yong Chang | Phase change memory device preventing contact loss and method for manufacturing the same |
| KR20100090969A (ko) * | 2009-02-09 | 2010-08-18 | 삼성전자주식회사 | 상변화 메모리 소자의 제조방법 |
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1832190A (zh) * | 2005-02-24 | 2006-09-13 | 三星电子株式会社 | 使用单元二极管的相变存储器件及其制造方法 |
| US20090200537A1 (en) * | 2008-02-12 | 2009-08-13 | Heon Yong Chang | Phase change memory device preventing contact loss and method for manufacturing the same |
| KR20100090969A (ko) * | 2009-02-09 | 2010-08-18 | 삼성전자주식회사 | 상변화 메모리 소자의 제조방법 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107301875A (zh) * | 2016-04-14 | 2017-10-27 | 中芯国际集成电路制造(上海)有限公司 | 一种存储器单元、存储器单元结构以及存储器单元阵列 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| ASS | Succession or assignment of patent right |
Owner name: SEMICONDUCTOR MANUFACTURING (BEIJING) INTERNATIONA Effective date: 20121106 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20121106 Address after: 201203 Shanghai City, Pudong New Area Zhangjiang Road No. 18 Applicant after: Semiconductor Manufacturing International (Shanghai) Corporation Applicant after: Semiconductor Manufacturing International (Beijing) Corporation Address before: 201203 Shanghai City, Pudong New Area Zhangjiang Road No. 18 Applicant before: Semiconductor Manufacturing International (Shanghai) Corporation |
|
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |