CN101241927A - 一种基于二极管选通的电阻存储器件及其制造方法 - Google Patents

Abstract

本发明属微电子技术领域，具体为一种基于二极管选通的电阻随机存储器件及其制造方法。其选通二极管是通过与CMOS工艺兼容的技术形成于衬底硅中，并与电阻存储单元集成制造形成电阻存储器，存储单元结构简单，相比三极管和场效应管选通的存储器件具有更高的存储密度，同时制造工艺过程相对简单可靠。

Description

一种基于二极管选通的电阻存储器件及其制造方法

技术领域

本发明属于微电子技术领域，具体提供一种基于二极管选通的高密度电阻随机存储器(RRAM)及其制造方法。

背景技术

存储器在半导体市场中占有重要的地位，由于便携式电子设备的不断普及，不挥发存储器在整个存储器市场中的份额也越来越大。最近不挥发电阻存储器件(ResistiveSwitching Memory)因为其高密度、低成本、可突破技术代发展限制的特点引起高度关注。电阻存储器利用存储介质的电阻在电信号作用下、在高阻和低阻间可逆转换的特性来存储信号，存储介质可以有很多种，包括二元或多元金属氧化物，甚至有机物，其中，Cu_xO(1＜x≤2)、WOx(1≤x＜3)由于易于不含有对常规CMOS工艺会造成污染的元素、低功耗等特性而受到高度关注。

同时，在利用电阻变化来存储信息的阻性存储器中，已有的选通管技术包括：基于MOS管选通技术、基于三极管选通技术、基于二极管选通技术。选通管满足存储器的编程操作特性前提下，在三种技术的存储单元面积方面，基于MOS管选通的存储单元的面积最大(约12F²-30F²)，基于三极管选通技术次之(约8F²-24F²)，基于二极管选通的最小(约4F²-8F²)。为通过减小存储单元的面积来提高存储密度，基于二极管的选通技术成为研究的热点。

目前，三星公司制造出了存储单元面积为5.8F²的相变存储器^[1]，其方法是在衬底上形成字线，然后外延生长单晶硅形成pn结二极管与字线相连接，二极管为选通管，再依次形成下电极、相变存储层、上电极以及位线。由于外延生长单晶硅技术相对昂贵，并且必须在900℃以上形成，不利于45nm特征尺寸以下技术代形成超浅结pn结。同时，意法半导体公司制造出了基于三极管选通的存储单元面积为10F²的相变存储器^[2]，其三极管是采用成熟技术形成与衬底硅中。

由于二极管相比三极管具有跟简单的结构和低成本制造优势，并具有较大的正向电流密度能满足电阻存储单元的编程要求，因此提出了一种其选通二极管直接形成于衬底的并与电阻存储单元集成制造形成的电阻随机存储器件。

发明内容

本发明的目的在于提出一种存储单元结构简单、存储密度高的电阻随机存储器及其制备方法。

本发明提出的电阻随机存储器是一种基于二极管选通的高密度电阻随机存储器件，其中与衬底字线相连接的选通二极管直接通过掺杂形成于衬底硅中。该电阻随机存储器件包括：

第一导电型的半导体衬底；

在所述半导体衬底上的构图形成的多条平行字线，所述字线具有不同于第一导电型的第二导电型；

所述多条平行字线之间的形成于衬底硅中的第一绝缘隔离层；

在各条所述字线的厚度方向的上表面层构图掺杂形成的、沿字线长度方向上一维构图排列的、具有第二导电型的第一半导体；

在所述第一半导体的厚度方向的上表层构图掺杂形成的、具有第二导电型的第二半导体；

填充于所述第一半导体之间间隙区和所述第二半导体之间间隙区的第二绝缘隔离层；

形成于第二半导体上表层的金属硅化物层；

与所述金属硅化物层电导通连接的金属层；

通过氧化形成于所述金属层之上的金属氧化物电阻存储层；

多条电连接于所述金属氧化物电阻存储材料的空间垂直于字线的多条位线。

在本发明的一些实施例中，第一导电型可以是p型，第二导电型可以是n型；第一半导体和第二半导体可以具有相同的构图，并且都是基于半导体衬底中形成。

在其他实施例中，所述半导体衬底中每个字线和第一半导体之间的界面具有基本相同的高度；第二绝缘隔离层与字线之间的界面比字线和半导体之间的界面高。所述电阻随机存储器件还包括形成于所述半导体衬底和所述字线之间的和半导体衬底有相同导电型的缓冲层，该缓冲层具有与所述字线相同的构图；所述缓冲层和半导体衬底之间的界面高于半导体衬底和第一绝缘隔离层之间的界面。

所述电阻随机存储器件还包括形成于金属硅化物层和氧化形成金属氧化物电阻存储层的金属构图层之间的导电插塞，以及形成于金属氧化物电阻存储层和字线之间的上电极；所述金属氧化物电阻存储层材料可以为CuxO(1＜x≤2)、或者WOx(1≤x＜3)等金属氧化物。

本发明的另一个方面是所述电阻随机存储器件的制造方法，包括：

在第一导电型的半导体衬底上构图形成第一绝缘隔离层，以第一绝缘隔离层为掩膜掺杂形成多条第二导电型平行字线；

在所述字线上构图刻蚀，形成第二绝缘隔离层；

以第一绝缘隔离层和第二绝缘隔离层为掩膜，对字线上表层构图掺杂形成第二导电型的第一半导体；

以第一绝缘隔离层和第二绝缘隔离层为掩膜，对第一半导体上表层构图掺杂形成第一导电型的第二半导体；

在第二半导体表面形成金属硅化物层；

在金属硅化物层上形成第一成型层，构图形成金属层电连接金属硅化物层；

进一步在金属层上构图氧化形成金属氧化物电阻存储层；

在第一成型层上形成第二成型层，构图形成垂直于位线的多条平行位线。

在本发明的一些实施例中，第一绝缘隔离层和第二绝缘隔离层为不相同的介质材料；第一导电型可以是p型，第二导电型可以是n型。所述电阻随机存储器件的制造方法还包括在掺杂形成字线之前，以第一绝缘介质层为掩膜掺杂形成与半导体衬底相同导电型的缓冲层；第一成型层和第二成型层是不同材料的绝缘介质层。

本发明提供的电阻随机存储器件及其制造方法，其选通二极管是通过与CMOS工艺兼容的技术形成于衬底硅中，并与电阻存储单元集成制造形成电阻存储器，存储单元结构简单，相比三极管和场效应管选通的存储器件具有更高的存储密度，同时制造工艺过程相对简单可靠。

附图说明

图1为电阻随机存储器4×4阵列示意图。

图2为电阻随机存储器三维示意图。

图3a为电阻随机存储器实施例XZ平面截面图。

图3b为电阻随机存储器实施例YZ平面截面图。

图4a为电阻随机存储器又一实施例XZ平面截面图。

图4b为电阻随机存储器又一实施例YZ平面截面图。

图5为半导体衬底横截面图。

图6为形成第一绝缘隔离层后横截面图。

图7为形成字线掺杂以后横截面图。

图8为形成第二绝缘隔离层后横截面图。

图9为构图形成一层刻蚀终止层后横截面图。

图10为形成第一半导体后横截面图。

图11为形成第二半导体后横截面图。

图12为去除刻蚀终止层后横截面图。

图13a为形成金属硅化物后XZ平面横截面图。

图13b为形成金属硅化物后YZ平面横截面图。

图14为沉积PMD层后横截面图。

图15为导电插塞形成后横截面图。

图16为金属层形成后横截面图。

图17为盖帽层构图形成后横截面图。

图18为氧化形成存储电阻后横截面图。

图19为上电极形成后横截面图。

图20a为位线形成后XZ平面横截面图。

图20b为位线形成后YZ平面横截面图。

图21为又一实施例中金属层形成后横截面图。

图22为又一实施例中盖帽层构图形成后横截面图。

图23为又一实施例中氧化形成存储电阻后横截面图。

图24为又一实施例中上电极形成后横截面图。

图25为又一实施例中层间介质层形成后横截面图。

图26为又一实施例中字线金属形成以后横截面图。

图27为又一实施例中第二成型层和刻蚀终止层形成后横截面图。

图28a为又一实施例中位线形成后XZ平面横截面图。

图28b为又一实施例中位线形成后YZ平面横截面图。

图中标号：

4二极管，6位线，7存储电阻，9字线，10电阻随机存储单元，11电阻随机存储器，100衬底，101缓冲层，200字线，300第一绝缘隔离层，301第二绝缘隔离层，302a刻蚀终止层，302b刻蚀终止层，302刻蚀终止层，303为PMD层，304盖帽层，305第一成型层，306第二成型层，307层间介质层，401第一半导体，402第二半导体，500金属硅化物，303 PMD介质层，600导电插塞，601扩散阻挡层，602氧化形成存储介质的金属层，603字线金属线，700电阻存储层，800上电极层，900位线。

具体实施方式

在下文中结合图示在参考实施例中更完全地描述本发明，本发明提供优选实施例，但不应该被认为仅限于在此阐述的实施例。在图中，为了清楚起见，可以夸张或放大层和区的长度和厚度。

在此参考图是本发明的理想化实施例的示意图，本发明所示的实施例不应该被认为仅限于图中所示的区域的特定形状，而是包括所得到的形状，比如制造引起的偏差。例如干法刻蚀得到的曲线通常具有弯曲或圆润的特点，但在本发明实施例图示中，均以矩形表示，图中的表示是示意性的，但这不应该被认为限制本发明的范围。图中相似的参考标号可以表示相似的结构部分。

图1是图示包括使用单元二极管的电阻随机存储单元和电阻随机存储器件(RRAM)的示意图，20为四行四列的整列示意的电阻随机存储器，6为位线，9为字线，其中10为电阻随机存储单元，它包括二极管4和存储电阻7。其中二极管4一端与位线6连接，另一端与存储电阻7连接，主要起选通管的作用，存储电阻7其中一端与字线9连接，主要起存储作用。

图2是根据本发明实施方式的电阻随机存储器三维示意图。平行字线的方向为X方向，平行位线的方向为Y方向，向上堆叠方向为Z方向。

图3为根据本发明电阻随机存储器的一实施例的剖面图，其中图3a为XZ平面剖面图的一部分，图3b YZ平面剖面图的一部分。根据图3a和图3b和图1，其中100为半导体衬底，用以形成选通二极管7以及字线6，它可是p型单晶硅衬底。200为形成于半导体衬底上的字线，主要通过构图掺杂实现，它具有不同于半导体衬底100的导电类型，它可以为N++重掺杂，具有较高的掺杂浓度和很低的电阻率；多条字线200在Y方向相互平行排列。101为位于字线200和半导体衬底100之间的缓冲层，具有与半导体衬底相同的导电类型，可以是具有比衬底更高掺杂浓度的p型半导体层，它主要用来提高不同字线200之间的电隔离效果。301为第二绝缘隔离层，它可以是SiO₂、Si₃N₄等绝缘介质，平行于字线200，主要在实现字线200掺杂过程中用作掩膜，并实现不同字线200之间绝缘隔离。300为第一绝缘隔离层，它可以是SiO₂、Si₃N₄等绝缘介质但不同于第一绝缘隔离层301的材料，第一绝缘隔离层300和第二绝缘隔离层301共同作用定义二极管D的面积并实现XY平面阵列上不同二极管D之间的绝缘隔离。401是第一半导体，它具有与字线200相同的导电类型，但比字线200具有较低的掺杂浓度，它可以是n掺杂单晶衬底硅，用以形成二极管D的N区。402是第二半导体，它具有与第一半导体401不相同的导电类型，它可以是p型掺杂单晶衬底硅，用以形成二极管D的P区。500为形成于402之上的金属硅化物，它可以是NiSi、CoSi、WSi、TiSi等材料，它主要用来实现第二半导体402和导电插塞601之间的欧姆接触。其中缓冲层101和半导体衬底100之间的界面定义为F1，第二绝缘隔离层302与半导体衬底100之间的界面定义为F2，字线200和缓冲层101之间的界面定义为F3，字线200和第一绝缘隔离层301之间的界面定义为F4，第一半导体401和字线200之间的界面定义为F5；在Z方向上，为实现更好的不同字线200之间的电隔离效果，F2低于F1；为实现不同二极管之间的电隔离，F4不高于F5；为实现不同字线200之间的电阻的差异缩小，不同F3在同一平面高度，不同F5也在同一平面高度。303为PMD层，它可以是掺磷的氧化硅PSG等介质材料，可以用来实现导电插塞600之间的绝缘隔离。600为导电插塞，它可以W等金属材料，连接金属层602金属硅化物层500。305为第一成型层，它可以为SiO₂或掺F或C的SiO₂等低k介质材料，用来实现不同金属层602之间的电隔离。602为氧化形成存储介质的金属层，它可是Cu或者W，通过定义其区域面积氧化来形成电阻存储层700。601为扩散阻挡层，用以防止金属层602的金属向第一成型层305扩散，它可以是TaN、Ta/TaN复合层或是Ti/TiN复合层，或是其它起到同样作用的导电材料，如TiSiN、WNx、WNxCy、TiZr/TiZrN等。700为电阻存储层，它是通过金属层氧化形成，可以是CuxO(1＜x≤2)、WOx(1≤x＜3)金属氧化物，它具有在不同电信号作用下实现高阻态和低阻态转变的特性，从而实现电阻存储功能。304为盖帽层，可以为Si₃N₄、SiON等介质材料，通过盖帽层304开孔，可以定义电阻存储层700以及上电极层800的图案。800为上电极层，直接覆盖于电阻存储层700之上，可以为Ta、TaN、Al、Ti、TiN或W等单层金属材料，也可以为Ta/TaN、Ti/TiN或Cu/Ta/TaN等复合层材料，它同时具有保护电阻存储层700在后序工艺中免受影响的作用。900为位线，在X方向多条在同一平面平行排列，它可以是良导体的金属材料。306为第二成型层，它可以为SiO₂或掺F或C的SiO₂等低k介质材料，用来实现不同位线900之间的电隔离。其中位线200通过导电插塞602从衬底引出，在第一成型层中形成连接字线金属线603。当电阻存储器作用时，电信号从位线900、上电极800、电阻存储层700、金属层602、导电插塞600、金属硅化物层500、第二半导体402和第一半导体401形成的二极管、字线200到字线金属线603方向正向导通。

图4为根据本发明电阻随机存储器的又一实施例的剖面图，其中图4a为XZ平面剖面图的一部分，图4b YZ平面剖面图的一部分图。根据图4a和图4b实施例与图3a和图3b中实施例的比较，其主要差别在于金属硅化物层500以上的结构变化。图4a和图4b实施例中省去了导电插塞600和PMD层303，金属硅化物层500以下与图3a和图3b中实施例结构相同，第一成型层直接形成于金属硅化物层500之上，金属层602以通孔的形式直接与金属硅化物层500电连接。307为层间介质层，它可以为它可以为SiO₂或掺F或C的SiO₂等低k介质材料，并用来实现字线铜线602之间的电隔离。其他各部分功能与作用与图3实施例所说明情况相同。

图5到图20为图示为实现图3实施例电阻存储器的制造方法的一个实施方式。接下来，将以图5到图21所示横截面剖面图解释本实施方式的制作方法步骤。

参考图5，选择一p型衬底单晶硅，掺杂浓度在1×10¹⁴-1×10¹⁸原子/平方厘米。

本发明的进一步实施，参考图6，通过构图刻蚀硅形成多条平行沟槽，然后CVD沉积SiO₂介质材料，进行CMP，形成第二绝缘隔离层301。

本发明的进一步实施，参考图7，以第二绝缘隔离层301为掩膜进行离子注入和或者扩散掺杂，先p型掺杂形成缓冲层101，再n型掺杂形成字线层200，缓冲层101的掺杂浓度稍高于半导体衬底100，字线层200具有最高的掺杂浓度。以半导体衬底100的p型掺杂浓度为1×10¹⁷原子/平方厘米为例，缓冲层101的p型掺杂浓度可以为1×10¹⁸原子/平方厘米为例，字线层200的n型掺杂浓度达1×10¹⁹原子/平方厘米或者更高，这样可以实现不同字线层的电隔离，并且实现较低的字线电阻率。

本发明的进一步实施，参考图8，通过光刻构图，刻蚀字线200形成沟槽，然后沉积Si₃N₄介质材料填充沟槽，进行CMP，形成第一绝缘隔离层300。

本发明的进一步实施，参考图9，沉积一层Si₃N₄刻蚀终止层302，构图刻蚀定义下一步掺杂区域。

本发明的进一步实施，参考图10，以Si₃N₄刻蚀终止层302为掩膜，对字线200上表层进行补偿掺杂形成第一半导体401，第一半导体401的n型原子掺杂浓度为1×10¹⁵-1×10¹⁸原子/平方厘米。通过控制掺杂的离子注入能量，来控制第一半导体401和字线200之间的界面，使其在Z高度方向高于第一绝缘隔离层300与字线200的界面。

本发明的进一步实施，参考图11，以Si₃N₄刻蚀终止层302为掩膜，对第一半导体上表层进行p型掺杂，形成第二半导体402，第二半导体402的p型原子掺杂浓度为1×10¹⁸原子/平方厘米左右。通过控制掺杂的离子子注入能量，来控制第一半导体401和第二半导体402之间的界面。

本发明的进一步实施，参考图12，刻蚀去除Si₃N₄刻蚀终止302。

本发明的进一步实施，参考图13a和图13b，图13a为XZ平面剖面图，图13b为YZ平面剖面图，先沉积一层Ni金属层，退火处理使Ni与第二半导体402表层Si形成金属硅化物NiSi，然后去除剩余的金属Ni。

本发明的进一步实施，参考图14，CVD沉积PSG层作为PMD层303。

本发明的进一步实施，参考图15，先刻蚀形成通孔，沉积Ti/TiN层，在沉积W填充通孔，然后CMP，形成导电插塞600。

本发明的进一步实施，参考图16，CVD沉积Si3N4刻蚀终止层302，然后再沉积SiO₂第一成型层305，先光刻构图刻蚀SiO₂第一成型层305至Si₃N₄刻蚀终止层302，再以第一成型层305为掩膜刻蚀Si₃N₄刻蚀终止层302至PMD层303，打开导电插塞600然后沉积Ta/TaN层601，沉积籽晶层Cu再电镀生长Cu，CMP形成金属层602。

本发明的进一步实施，参考图17，CVD沉积Si₃N₄100nm形成盖帽层304，光刻定义存储电阻层的图案，第一步先刻蚀Si₃N₄盖帽层50nm，然后去除光刻胶，再刻蚀去除Si₃N₄盖帽层直至金属层600完全打开。

本发明的进一步实施，参考图18，以盖帽层为掩膜，通过等离子氧化或者热氧化的方法，氧化金属层600的Cu，形成CuxO存储电阻层700。

本发明的进一步实施，参考图19，PVD沉积TaN金属层100nm，然后CMP，形成上电极800。

本发明的进一步实施，参考图20，CVD沉积Si₃N₄刻蚀终止层302，然后再沉积SiO₂为第二成型层306，先光刻构图刻蚀SiO₂第一成型层305至Si₃N₄刻蚀终止层302，再以第二成型层306为掩膜刻蚀Si₃N₄刻蚀终止层302至盖帽层304，打开上电极800，然后沉积Ta/TaN层601，沉积籽晶层Cu再电镀生长Cu，CMP形成位线900。

至此，本实施例电阻随机存储器形成。

图21到图27为图示为实现图4实施例电阻存储器的制造方法的一个实施方式。接下来，将结合图5到图13以及图21到图28所示横截面剖面图解释本实施方式的制作方法步骤。

参考图5到图13，具有与以上实施方式中图5到图13的相同的方法步骤及其结构。

本发明的进一步实施，参考图21，沉积SiO₂第一成型层305，构图刻蚀形成通孔，然后，进一步沉积Ti/TiN阻挡层，沉积W填充通孔，然后CMP，形成W金属层600。

本发明的进一步实施，参考图22，CVD沉积Si₃N₄100nm形成盖帽层304，光刻定义存储电阻层的图案，第一步先刻蚀Si₃N₄盖帽层50nm，然后去除光刻胶，再刻蚀去除Si₃N₄盖帽层直至W金属层600完全打开。

本发明的进一步实施，参考图23，以盖帽层为掩膜，通过等离子氧化或者热氧化的方法，氧化金属层600的W，形成WOx存储电阻层700。

本发明的进一步实施，参考图24，PVD沉积Al金属层100nm，然后CMP，形成上电极800。

本发明的进一步实施，参考图25，CVD沉积SiO₂层间介质层307。

本发明的进一步实施，参考图26，构图刻蚀SiO₂层间介质层307形成沟槽，沉积Ta/TaN扩散阻挡层601，沉积籽晶层Cu再电镀生长Cu，CMP形成位线金属线603。

本发明的进一步实施，参考图27，CVD沉积Si₃N₄刻蚀终止层302a，然后再沉积SiO₂为第二成型层306，再CVD沉积Si₃N₄刻蚀终止层302b，

本发明的进一步实施，参考图28，其中图28a是XZ平面剖图，图28b是YZ平面剖图，先光刻刻蚀终止层302b，然后以SiO₂为第二成型层306形成沟槽，再构图光刻刻蚀刻蚀终止层302a，再以刻蚀终止层302a为掩膜刻蚀层间介质层307形成通孔，打开上电极800，然后沉积Ta/TaN扩散阻挡层601，沉积籽晶层Cu再电镀生长Cu，退火，CMP形成位线900。

至此，又一实施例电阻随机存储器形成。

参考文献

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Claims (10)

1.一种基于二极管选通的电阻随机存储器件，其特征包括：

第一导电型的半导体衬底；

在所述半导体衬底上的构图形成的多条平行字线，所述字线具有不同于第一导电型的第二导电型；

多条所述平行字线之间的形成于衬底硅中的第一绝缘隔离层；

在各条所述字线的厚度方向的上表面层构图掺杂形成的、沿字线长度方向上一维构图排列的、具有第二导电型的第一半导体；

在所述第一半导体的厚度方向的上表层构图掺杂形成的、具有第二导电型的第二半导体；

填充于所述第一半导体之间间隙区和所述第二半导体之间间隙区的第二绝缘隔离层；

形成于第二半导体上表层的金属硅化物层；

与所述金属硅化物层电导通连接的金属层；

通过氧化形成于所述金属层之上的金属氧化物电阻存储层；

多条电连接于所述金属氧化物电阻存储材料的空间垂直于字线的多条位线。

2.根据权利要求1的电阻存储器件，其特征在于所述第一导电型是p型，第二导电型是n型；所述第一半导体和第二半导体具有相同的构图，并且都是基于半导体衬底中形成。

3.根据权利要求1的电阻存储器件，其特征在于所述每个字线和第一半导体之间的界面具有基本相同的高度；所述第二绝缘隔离层与字线之间的界面比字线和半导体之间的界面高。

4.根据权利要求1的电阻存储器件，其特征在于还包括形成于所述半导体衬底和所述字线之间的和半导体衬底有相同导电型的缓冲层，该缓冲层具有与所述字线相同的构图，所述缓冲层和半导体衬底之间的界面高于半导体衬底和第一绝缘隔离层之间的界面。

5.根据权利要求1的电阻存储器件，其特征在于所述金属氧化物电阻存储层材料可以为CuxO，1＜x≤2，或者WOx，1≤x＜3。

6.根据权利要求1的电阻存储器件，其特征在于还包括形成于金属硅化物层和氧化形成金属氧化物电阻存储层的金属构图层之间的导电插塞，以及形成于金属氧化物电阻存储层和字线之间的上电极。

7.根据权利要求1所述电阻存储器件的制造方法，其特征在于具体步骤如下：

在第一导电型的半导体衬底上构图形成第一绝缘隔离层，以第一绝缘隔离层为掩膜掺杂形成多条第二导电型平行字线；

在所述字线上构图刻蚀，形成第二绝缘隔离层；

以第一绝缘隔离层和第二绝缘隔离层为掩膜，对字线上表层构图掺杂形成第二导电型的第一半导体；

以第一绝缘隔离层和第二绝缘隔离层为掩膜，对第一半导体上表层构图掺杂形成第一导电型的第二半导体；

在第二半导体表面形成金属硅化物层；

在金属硅化物层上形成第一成型层，构图形成金属层电连接金属硅化物层；

进一步在金属层上构图氧化形成金属氧化物电阻存储层；

在第一成型层上形成第二成型层，构图形成垂直于位线的多条平行位线。

8.根据权利要求7所述方法，其特征在于所述第一导电型是p型，第二导电型是n型。

9.根据权利要求7所述方法，其中第一绝缘隔离层和第二绝缘隔离层为不同材料的绝缘介质层。

10.根据权利要求7所述方法，其特征在于还包括在掺杂形成字线之前，以第一绝缘隔离层为掩膜掺杂形成与半导体衬底相同导电型的缓冲层。

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