CN101483185B - 存储器单元和存储器阵列 - Google Patents

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Abstract

公开了一种结合整个存储器单元形成的具有双极结型晶体管(BJT)存取器件的阻性非易失性存储器单元。该存储器单元包括用作集电极的衬底，用作基极的半导体基础层，和用作发射极的半导体发射极层。另外，金属插塞和相变存储器元件形成在BJT存取器件的上方，而发射极、金属插塞和相变存储器单元被包含在绝缘区内。在本发明的一个实施例中，形成间隔物层且发射极层被包含在保护性间隔物层内。该间隔物层被包含在所述绝缘区内。

Description

存储器单元和存储器阵列
技术领域
本发明涉及计算机存储器，尤其是涉及阻性(resistive)非易失性存储器，例如相变存储器件。
背景技术
在计算机存储器中主要存在以下两组：非易失性存储器和易失性存储器。在非易失性存储器中不需要为了保持信息而持续输入能量，但是在易失性存储器中则需要持续输入能量。非易失性存储器件的实例是只读存储器(ROM)、闪速电可擦除只读存储器、铁电随机存取存储器、磁随机存取存储器(MRAM)和相变存储器(PCM)。易失性存储器件的实例包括动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)。本发明涉及阻性非易失性存储器，例如相变存储器。在相变存储器中，信息存储在能够被操作进入不同相的材料中。这些相中的每个都表现出可以用于存储信息的不同的电特性。由于非晶相和晶相在电阻上具有可检测的差异，所以它们是典型的用于比特存储(1和0)的两个相。具体地，非晶相具有比晶相高的电阻。
玻璃硫属化物(chalcogenide)是一般用作相变材料的一组材料。该组材料包含硫属元素(元素周期表族16/VIA)和更加正电性的元素。当建立相变存储器单元时，硒(Se)和碲(Te)是用于产生玻璃硫属化物的该组中两种最常用的半导体。这种的实例是Ge2Sb2Te5(GST)、SbTe和In2Se3。然而，某些相变材料不采用硫属元素，例如GeSb。因此，可以在相变材料单元中使用多种材料，只要它们能够保持分离的非晶态和晶态。
PCM和CMOS集成中的一个问题是在相变材料中建立相变所需的驱动电流。用于提供高的每单位面积比特密度的小MOSFET器件不能提供转换相变材料的阻性状态的足够的电流。紧密封装的二极管阵列能够提供用于存储器单元中的阻性相变的足够的驱动电流，但是在高密度存储器件中大量电流会横穿到邻近的存储器单元(“串扰(cross-talk)”)。另一种可能是使用双极结型晶体管(BJT)。然而，集成CMOS和BJT阵列证明是困难的。因此，希望找到一种方法和结构，其能够提供用于在存储器单元中阻性相变的必要的驱动电流，最小化存储器单元之间的串扰，并易于集成到CMOS电路中。
发明内容
本发明的一个示范性方面是一种存储器单元。该存储器单元至少部分地包括衬底、绝缘区、基础层、发射极层、插塞、相变元件和顶部电极。该衬底可以是，但不限制于，裸硅衬底或在其顶表面上沉积有绝缘材料层的硅衬底。该绝缘区包括形成在衬底上方的绝缘材料。基础层包括在衬底上方的且被包含在绝缘区内的第一半导体材料。发射极层包括在基础层上方的且被包含在绝缘区内的第二半导体材料。另外，第二半导体材料基本上是多晶硅。插塞包括在发射极层上方的且被包含在绝缘区内的导电材料。相变元件包括在插塞上方的且被包含在绝缘区内的相变材料。顶部电极层包括在相变元件上方的且被包含在绝缘区内的导电材料。
本发明的另一示范性方面是包括一个或多个存储器单元的存储器阵列，所述存储器单元中的至少一个包括衬底、绝缘区、基础层、发射极层、插塞、相变元件和顶部电极。该衬底由硅组成。该绝缘区包括在衬底上方的绝缘材料。该基础层包括在衬底上方的且被包含在绝缘区内的硅，该基础层形成字线。发射极层包括在基础层上方的且被包含在绝缘区内的半导体材料。另外，所述半导体材料基本上是多晶硅。插塞包括在发射极层上方的且被包含在绝缘区内的导电材料。相变元件包括在插塞上方的且被包含在绝缘区内的相变材料。顶部电极层包括在相变元件上方的且被包含在绝缘区内的导电材料，该顶部电极形成位线。
附图说明
图1示例了初始的衬底。
图2示例了浅沟槽隔离工艺和基础层沉积。
图3示例了栅极氧化物层沉积。
图4示例了多晶硅层沉积。
图5示例了图案化的蚀刻。
图6示例了隔离物(spacer)的形成。
图7示例了保护性氮化物的形成。
图8示例了牺牲层的形成。
图9示例了沟槽的形成。
图10示例了发射极层的形成。
图11示例了凹陷的发射极层。
图12示例了牺牲层的移除。
图13示例了保护性氮化物的移除。
图14示例了硅化。
图15A和B示例了绝缘层沉积和沟槽形成。
图16A和B示例了衬垫(liner)和插塞的形成。
图17A和B示例了存储器元件的集成以及金属化。
具体实施方式
将参考本发明的实施例描述本发明。贯穿本发明的描述参考图1-17。当参考各图时，贯穿全文示出的相同的结构和元件用相同的附图标记表示。
如下面详细描述的，本发明的一个方面是具有PNP双极结型晶体管(BJT)存取器件的相变存储器(PCM)单元结构。BJT存取器件提供驱动电流来操作PCM器件而在邻近的各存储器单元之间的串扰最小。另外，可以将本发明的存储器单元与CMOS器件例如MOSFET一起有利地形成在同一衬底上。因此，本发明的实施例可以在同一集成电路上利用BJT存储器单元设计的低串扰优势和外围电路的CMOS功耗的优势。
图1示例了P掺杂的硅衬底102的示范性实施例。如下面详细描述的，硅衬底102用作PNP BJT存取器件的集电极。在可选实施例中，在硅衬底102上进行毯式(blanket)P+注入。注意，虽然在这里描述了PNP BJT结构，但本领域的技术人员将理解，利用具有相反的驱动极性和掺杂种类的PNP BJT结构也可以实现所要求保护的本发明。因此，替换地，衬底102可用N材料掺杂。
图2示例了通过外延生长或离子掺杂在衬底102上形成基础层204。执行浅沟槽隔离(STI)工艺。本领域技术人员应该认识到，可以利用多种蚀刻技术，例如光刻掩模及直接反应离子蚀刻(RIE)，来进行STI处理。用由绝缘(电介质)材料例如二氧化硅(SiO2)组成的第一绝缘层202填充沟槽。基础层204将用作为PNP BJT存取器件中的基极。基础层204可以由具有负电荷载流子的半导体材料例如N掺杂的硅或N+硅组成。基础层204也可以结合有锗。
转到图3，在绝缘层和基础层上方沉积CMOS栅极氧化物层302。尽管在绝缘层和基础层的整个表面上沉积CMOS栅极氧化物层302，但是CMOS栅极氧化物层302将不是存储器单元的一部分。CMOS栅极氧化物层302仅是集成电路中CMOS器件的一部分。
在图4中，在CMOS栅极氧化物层302的上方沉积CMOS多晶硅层402。与CMOS栅极氧化物层302一样，图4示例的CMOS多晶硅层402将不是存储器单元的一部分。在本发明的一个实施例中，CMOS多晶硅层402由掺杂的多晶硅组成。本领域技术人员将认识到，CMOS多晶硅层402的掺杂取决于在集成电路中生成的CMOS的类型。
现在转到图5，对CMOS多晶硅层402和CMOS栅极氧化物层302进行图案化蚀刻。本领域技术人员应该认识到，可以用光刻掩模和RIE进行该图案化蚀刻，以蚀刻CMOS多晶硅层402和CMOS栅极氧化物层302。在该图案化步骤期间可以使用本领域已知的其它技术，例如使用氟化氢(HF)蚀刻。
在图6，在多晶硅层402和CMOS栅极氧化物层302的柱状结构周围沉积氮化物间隔物(spacer)606。另外，在间隔物606的周围设置快速热氧化物(RTO)间隔物608。本领域技术人员将认识到，可以利用热氧化技术形成该RTO间隔物608。形成氮化物间隔物606对于本领域技术人员也是公知的。在形成氮化物间隔物606后，利用掩模612仅在CMOS器件602的基础层(base layer)上注入注入物(implant)610，以调整外围CMOS器件的特性。在用掩模612保护用于BJT器件的基础层204的同时，进行CMOS器件602中的注入物610的掺杂。
图7中，移除掩模并在该结构的顶部表面上方沉积保护性氮化物层702。因此，氮化物层覆盖了注入物610、RTO间隔物608、绝缘层202和基础层204。保护性氮化物层702保护CMOS器件602不受在形成BJT存取器件期间进行的蚀刻的影响。
转到图8，在保护性氮化物层702的上方沉积牺牲绝缘层802。在本发明的一个实施例中，牺牲绝缘层802由二氧化硅组成。
图9中，在BJT存取器件的区域中形成沟槽902。如所示的，沟槽902蚀刻穿过牺牲绝缘层802、穿过保护性氮化物层702、并穿过RTO间隔物608的侧壁。沟槽902停止在基础层204上。还如所示的，在牲牺绝缘层802下面的氮化物间隔物606和RTO间隔物608仍然保留。剩余的氮化物间隔物606和RTO间隔物608用于BJT存取器件。本领域技术人员将认识到，可以在牺牲绝缘层802的表面上方形成光刻掩模，以及可以进行RIE或湿法化学蚀刻以蚀刻穿过上述层和结构。
图10中，在沟槽902内且完全填充沟槽902地(见图9)以及在基础层204的上方，形成发射极层1002。发射极层1002用作PNPBJT存取器件的发射极。发射极层1002可以由具有正电荷(“空穴”)的各种半导体材料组成。它的实例是P掺杂的多晶硅或P+多晶硅。该层可以通过例如低压化学汽相沉积(LPCVD)、快速热化学汽相沉积(RTCVD)或原子层化学汽相沉积(ALCVD)形成。该区域可以通过例如离子注入或通过在沉积工艺期间的扩散来掺杂。在本发明的一个实施例中，在发射极层1002和基础层204的界面之间可以存在由SiO2组成的极薄绝缘体层。如果使用该极薄绝缘体层的话，其目的是确保在随后的制造步骤期间，发射极层1002不会变成单晶形式，而是将保持多晶形式。具有多晶发射极的BJT具有比具有单晶发射极的BJT更小的基极电流。因此，小的基极电流降低了存储器单元之间的串扰。
在本发明的一个实施例中，在将发射极层1002沉积到沟槽中之后，执行化学机械抛光(CMP)以便使牺牲绝缘层802的表面和发射极层1002的表面齐平且平行于衬底202的表面。
参考图11，使发射极层1002凹陷。使发射极层1002凹陷以使得发射极层1002可以被包含在RTO间隔物608内。在本发明的一个实施例中，由于不存在防止完全蚀刻发射极层1002的蚀刻停止，因此使用定时(timed)的RIE。
转到图12，移除牺牲绝缘层802(见图11)。采用在氮化物间隔物和发射极层上的蚀刻停止。对于该步骤处理，可以使用湿法蚀刻，例如稀释的氢氟酸(DHF)。
图13中，移除保护性氮化物层702(见图12)，留下氮化物间隔物606、CMOS器件602和PNP BJT器件1302被暴露出。本领域的技术人员可以认识到，可以通过不移除发射极层1002或基础层204(多晶硅)的定时的RIE，来执行保护性氮化物层的移除。可选择地，在该步骤期间可以使用在发射极层1002和多晶硅上方具有光刻掩模的定时的RIE。
图14示例了暴露出的基础层204和发射极层1002的硅化。本领域的技术人员将认识到，可以使用多种金属，例如镍(Ni)、钨(W)或钴(Co)以用于硅化。在发射极层1002的上方和暴露出的基础层204的上方沉积该金属。执行快速热退火(RTA)以形成硅和金属之间的键合(bond)，并执行湿法金属蚀刻以移除任何的未反应的金属。
现在转到图15A和15B，在CMOS和PNP BJT器件上方沉积第二绝缘层1502。图15B是图15A的沿线15B-15B的截面图。第一绝缘层202和第二绝缘层1502生成包含基础层204和发射极层1002的绝缘区1514。另外，在绝缘层1502中形成若干沟槽。本领域技术人员将认识到，如上所述，沟槽可以利用常规的RIE工艺形成。
参考图15A，形成一组CMOS多晶硅沟槽1504、一组CMOS基础层沟槽1506和一组发射极层沟槽1508。这些沟槽被形成使得沟槽的底部是在衬底上方形成的硅化物的表面。
参考图15B，穿过第二绝缘层1502形成一组基础层沟槽1510，使得该沟槽的底部是在基础层204中形成的硅化物的表面。穿过绝缘区1514(第二绝缘层1502和第一绝缘层202)形成一组集电极接触沟槽1512，且形成进衬底中。
图16A示出了填充该组CMOS多晶硅沟槽1504、该组CMOS基础层沟槽1506和该组发射极层沟槽1508(见图15A)的衬垫(liner)和钨(W)插塞1602的沉积。图16B示例了填充该组基础层沟槽1510和该组集电极接触沟槽1512(见图15B)的衬垫和钨(W)插塞1602的沉积。在本发明的一个实施例中，CMOS多晶硅沟槽中的钨插塞1602耦合到存储器解码和选择逻辑(未示出)。CMOS基础层沟槽中的钨插塞1602耦合到地。使用该组发射极层沟槽中的钨插塞1602来形成用于存储器单元的位线。
图17A和17B示例了存储器单元1710的集成以及金属化。在一个实施例中，存储器元件1710由相变元件组成。图17B是图17A的沿线17B-17B的截面图。存储器单元1702和CMOS器件1716用金属线连接。在存储器单元1702中，相变元件1710形成在钨插塞1602的上方。相变元件1710可以由硫属化物形成。在本发明的一个实施例中，使用的硫属化物是，但不限制于，锗-锑-碲(GST)硫属化物玻璃(Ge2Sb2Te5)。本领域的技术人员应该认识到形成相变元件1710的方法。
对于存储器单元1702，由导电金属例如铜(Cu)形成位线1708和字线1706。如所述的，图17A中的位线1708和图17B中的字线1706是相互垂直的。本领域的技术人员应该认识到形成位线1708和字线1706所需要的方法。
在集成和金属化期间还形成了由导电金属(诸如铜(Cu))制成的CMOS到CMOS连接1704，用于CMOS器件1716的钨(W)连接器1712，和集电极接触1714。本领域的技术人员应该认识到形成相变元件1710、存储器单元1702的集成和金属化所需要的处理。
为示例和描述的目的提出了本发明的说明，但意图并非是穷举或受限于所公开的形式的本发明。对本领域的普通技术人员来说，许多变更和更改将是显而易见的，而不偏离本发明的范围和精神。选择并描述了该实施例，以最佳地解释本发明的原理和实际应用，并使本领域的其他人员能够理解本发明的各种实施例，其具有适合于所构想的特定用途的多种修改。如此参考其实施例详细地描述了本发明，显而易见的是，可以进行各种修改和变化而不偏离所附权利要求限定的本发明的范围。

Claims (18)

1.一种存储器单元，包括：
由硅组成的衬底；
在所述衬底上方的包括绝缘材料的绝缘区；
在所述衬底上方的且被包含在所述绝缘区内的由第一半导体材料组成的基础层；
在所述基础层上方的且被包含在所述绝缘区内的由第二半导体材料组成的发射极层，该第二半导体材料是多晶硅；
在所述发射极层上方的且被包含在所述绝缘区内的由导电材料组成的插塞；
在所述插塞上方的且被包含在所述绝缘区内的由相变材料组成的相变元件；和
在所述相变元件上方的且被包含在所述绝缘区内的由导电材料组成的顶部电极层。
2.根据权利要求1的存储器单元，还包括在所述发射极层上方由硅化物组成的硅化物层，该硅化物层设置在插塞的下面并被包含在所述绝缘区内。
3.根据权利要求1的存储器单元，其中所述发射极层被包含在间隔物内，该间隔物被包含在所述绝缘区内。
4.根据权利要求1的存储器单元，其中所述衬底由P掺杂的硅组成。
5.根据权利要求1的存储器单元，其中所述第一半导体材料由N掺杂的硅组成。
6.根据权利要求1的存储器单元，其中所述第二半导体材料由P掺杂的多晶硅组成。
7.根据权利要求1的存储器单元，其中所述插塞由钨组成。
8.根据权利要求1的存储器单元，其中所述顶部电极层由导电金属组成。
9.根据权利要求1的存储器单元，其中所述第一半导体材料由SiGe组成。
10.一种包括一个或多个存储器单元的存储器阵列，所述存储器单元中的至少一个包括：
由硅组成的衬底；
在衬底上方的包括绝缘材料的绝缘区；
在衬底上方的且被包含在所述绝缘区内的由-第一半导体材料组成的基础层，该基础层形成字线；
在所述基础层上方的且被包含在所述绝缘区内的由第二半导体材料组成的发射极层，该第二半导体材料是多晶硅；
在所述发射极层上方的且被包含在所述绝缘区内的由导电材料组成的插塞；
在所述插塞上方的且被包含在所述绝缘区内的由相变材料组成的相变元件；和
在所述相变元件上方的且被包含在所述绝缘区内的由导电材料组成的顶部电极层，所述顶部电极层形成位线。
11.根据权利要求10的存储器阵列，还包括在所述发射极层上方的由硅化物组成的硅化物层，所述硅化物层设置在所述插塞的下面并被包含在所述绝缘区内。
12.根据权利要求10的存储器阵列，其中所述发射极层被包含在间隔物内，该间隔物被包含在所述绝缘区内。
13.根据权利要求10的存储器阵列，其中所述衬底由P掺杂的硅组成。
14.根据权利要求10的存储器阵列，其中所述第一半导体材料由N掺杂的硅组成。
15.根据权利要求10的存储器阵列，其中所述第二半导体材料由P掺杂的多晶硅组成。
16.根据权利要求10的存储器阵列，其中所述插塞由钨组成。
17.根据权利要求10的存储器阵列，其中所述顶部电极层由导电金属组成。
18.根据权利要求10的存储器阵列，其中所述第一半导体材料由SiGe组成。
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