CN101989547B - 电阻式存储体结晶二极管制造方法 - Google Patents

电阻式存储体结晶二极管制造方法 Download PDF

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Abstract

本发明在一个实施方式中提供了一种产生PN结的方法,所述方法至少包括以下步骤:提供含硅衬底;在所述含硅衬底上形成绝缘层;形成通过所述绝缘层的孔,以曝露出所述含硅衬底的至少一部分;形成所述含硅衬底曝露的部分的种子层;至少在所述种子层上形成非晶硅;转换所述非晶硅的至少一部分,从而提供结晶硅;以及在所述结晶硅中形成紧邻第二掺杂区域的第一掺杂区域。

Description

电阻式存储体结晶二极管制造方法

技术领域

[0001] 本发明的一个实施方式是关于一种微电子,特别地,本发明的一个实施方式是关

于二极管和存储装置。

背景技术

[0002] PN 二极管的一个特性是其以一方向传导电流,而以另一方向阻断电流。这个行为是由自结(junction)的电子特性,也称为制造于一半导体晶体中的一 PN结。当P型和N型材料以互相接触的形式设置,结的作用相异于单独的P型或N型材料的作用。电流会很快地流经一方向(正向偏置)而不流经另一方向(反向偏置),而产生基本二极管。此非反向的行为是自然产生于电荷在两种材料中的传输过程。PN 二极管用于大量微电子装置,包含但不限于晶体管及存储装置。

发明内容

[0003] 本发明的目的之一在于提供一种形成一 PN结的方法。在一个实施方式中,该发明方法包括:

[0004] 提供包含至少一传导部分的一衬底;

[0005] 在该衬底的该至少一传导部分上形成一绝缘层;

[0006] 形成穿过该绝缘层的一孔,以提供该衬底的该至少一传导部分的一暴露部分;

[0007] 形成一种子材料于该衬底的该至少一传导部分的该暴露部分的至少一部分上;

[0008] 在该种子材料上形成非晶硅,以填满该孔的至少一部分;

[0009] 转换该非晶硅的至少一部分,以提供结晶硅;以及

[0010] 在该结晶硅中形成邻接一第二掺杂区域的一第一掺杂区域。

[0011] 在一个实施方式中,该种子材料由N1、Al、Pt、Ge、Co或合金及其组合所组成。在一个实施方式中,沉积在该种子材料顶上的非晶硅转换为结晶材料是通过加热该非晶硅至大于该非晶硅熔点且小于该衬底熔点的一温度而提供。在一个实施方式中,注入P型和N型掺质至该结晶硅中以形成该PN结的掺杂区域。在一个实施方式中,由上述方法所形成的该PN结是整合于一电阻式存储装置、相变存储装置或其结合中。

[0012] 本发明的另一目的在于提供一种制造存储装置的方法。在一个实施方式中,该制造存储装置的方法包含以下步骤:

[0013] 提供包含至少一传导部分的一衬底;

[0014] 在该衬底的该至少一传导部分上形成一种子材料;

[0015] 在至少该种子材料上形成非晶硅;

[0016] 转换该非晶硅的至少一部分为结晶硅;

[0017] 在该结晶硅中形成一 PN结;以及

[0018] 形成与该PN结接触的一存储单元。

[0019] 在一个实施方式中,形成存储单元的方法包含形成一硅化物接触点于该PN结的一掺杂区域上;形成一电极于该硅化物接触点顶上;以及形成一相变存储材料于该电极顶上。在另一个实施方式中,该方法在种子材料的形成之前包含在该衬底上形成一绝缘层;以及形成穿过该绝缘层的一孔,以暴露该衬底中至少一传导部分的一表面,其中该种子材料接着沉积在该至少一传导部分的该暴露表面上。

[0020] 在一个实施方式中,该存储单元的电极是通过凹进结晶硅至低于该绝缘层的一上表面以暴露该孔的侧壁;在该孔的侧壁上形成间隔物;以及沉积一阻障金属于该硅化物接触点顶上的该孔中。

[0021] 在一个实施方式中,该方法更包含形成一第二阻障金属于该相变存储材料顶上;以及蚀刻该第二阻障金属以及相变存储材料,以提供一阻障金属/相变存储材料栈。在一实施方式中,该阻障金属/相变存储材料栈的宽度大于该电极至该PN结的宽度。

[0022] 本发明的另一目的在于提供一种包含一相变材料以及一结晶硅二极管的存储装置。在一个实施方式中,该存储装置包含:

[0023] 一相变材料;以及一结晶硅二极管,其与该相变材料电接触。

[0024] 在一个实施方式中,该结晶硅二极管是由多结晶硅(亦称为多晶硅)所组成。在另一个实施方式中,该结晶硅是由单晶硅所组成。在一个实施方式中,该结晶硅二极管包含一第一掺杂区域以及一第二掺杂区域,其中该第一掺杂区域的电传导不同于该第二掺杂区域的电传导。在一个实施方式中,该第一掺杂区域是相邻于该第二掺杂区域沿着该结晶娃二极管的一垂直轴而形成。在一个实施方式中,该存储装置在该相变材料以及该结晶硅二极管之间包含一电极,其中该电极的宽度小于该结晶娃二极管的宽度。在另一个实施方式中,该相变材料是由GST所组成,以及该电极是由一阻障金属所组成。

附图说明

[0025] 下述的详细说明是以较佳实施方式的方式阐述,然而本发明的范围当不受限于各项具体实施方式。下述的说明结合附图给出的描述可以得到更详细的理解,其中组件符号表示各组件和部分,其中:

[0026] 图1为根据本发明所使用包含一衬底、所述衬底顶上的一绝缘层以及延伸至该衬底中的隔离区域的启始结构的一较佳实施方式的横断面侧视图。

[0027] 图2为根据本发明形成穿过该绝缘层的至少一孔,以暴露该衬底中至少一传导区域的一部分的一较佳实施方式的横断面侧视图。

[0028] 图3为根据本发明在该孔内形成一种子材料的一较佳实施方式的横断面侧视图。

[0029] 图4为根据本发明在该孔内的一非晶硅沉积的一较佳实施方式的横断面侧视图。

[0030] 图5为根据本发明将非晶硅转换成结晶硅的一方法步骤的一较佳实施方式的横断面侧视图。

[0031] 图6和7为根据本发明结晶娃中一 PN结的掺杂区域的形成的一较佳实施方式的横断面侧视图。

[0032] 图8为根据本发明在一 PN结的掺杂区域顶上一硅化物的形成的一较佳实施方式的横断面侧视图。

[0033] 图9和10为根据本发明在PN结的顶上存储装置的形成的横断面侧视图。具体实施方式

[0034] 本发明的详细说明揭露于此,然而,本发明所揭露的实施方式仅为阐述本发明可以不同形式实施。此外,每一个与本发明将阐述的各种实施方式有关的例子皆不受限。另夕卜,本案的图式无须放大或缩小,一些图式可放大以示出特定组件的细节。因此,此处所揭露的特定结构和功能的细节不能解读成限制,仅能解读为用以教导本领域技术人员多方面实施本发明的代表基础。

[0035] 本发明的实施方式关于在一结晶硅中制造一 PN结和形成一存储装置的新方法。当描述发明方法和结构时,以下名词除非特别指出外具有以下涵义。

[0036] 此处所用的术语「PN结」是指通过结合N型和P型半导体所形成的结。名词「结」指两型的半导体相会的接口。

[0037] 此处所用的术语「P型半导体」是指将三价的杂质,例如硼、铝或镓,掺杂至一纯质半导体中,其造成价电子的缺乏。

[0038] 此处所用的术语「N型半导体」是指将贡献自由电子的五价杂质,例如锑、砷或磷,掺杂至一纯质半导体中。

[0039] 此处所用的术语「存储装置」是指一结构,其中结构的电子状态可以被改变,然后保持在改变的状态,依此方式一比特的信息可以被存储。

[0040] 此处所用的术语「电阻式存储装置」是指一装置,在施用一能量脉冲(例如一电压或电流脉冲)时其有效电阻可以在两个或更多电阻值(欧姆)之间切换。脉冲时间可介于大约5奈秒至大约I微秒之间。

[0041] 此处所用的术语「相变材料存储装置」是指包含一存储单元的存储装置,该存储单元是由相变材料所组成。

[0042] 此处所用的术语「相变材料」是指在施用一能量时能从第一相转换至第二相的材料。

[0043] 此处所用的术语「非晶硅」是指一种非结晶型式的硅。

[0044] 此处所用的术语「种子材料」是指用以在另一材料中引发结晶反应的材料。

[0045] 此处所用的术语「结晶」是指一固体,其中的组成原子、分子及/或离子依序聚集,重复样式延伸在整个三个空间中。

[0046] 此处所用的术语「单晶」是指一结晶固体,其中整个样品的晶格是连续的且大致不具有晶界。

[0047] 此处所用的术语「多晶硅」是指由多硅晶体所组成的材料。

[0048] 此处所用的术语「绝缘」以及「电介质」是指具有OK的价带和大约5eV的带隙的非金属材料,其中室温传导率小于10 10(ohm-m)、

[0049] 此处所用的术语「含硅衬底」是指一装置的一衬底至少包含硅或形成于一装置衬底上的一层至少包含娃。

[0050] 此处所用的术语「掺杂区域」是指一固态材料,其中该区域的电子传导率是基于N型或P型掺质,且价带和导电带被能隙分开,该能隙可能大约为3.5eV。

[0051 ] 此处所用的术语「阻障金属」是指用以化学隔离半导体和金属的材料,其提供一电子连接于该半导体和金属间。

[0052] 术语「硅化物」是指一金属和硅的合金。[0053] 术语「化学气相沉积」是一种沉积程序,其中由于在大于室温下气态反应物间的化学反应造成一沉积的种类形成,其中反应的固态产物被沉积在一表面上,于该表面上欲形成该固体产物的一薄膜、涂层或层。

[0054] 术语「孔」是在介电层中蚀刻的一个洞,接着于其中填充一传导材料或半导体材料,以提供堆栈的相互连接金属线或相互连接金属线及装置之间的垂直连接。

[0055] 如本文中所使用的“该至少一传导部分”表示一结构,该结构例如是金属栓、金属条、字线、位线及/或其组合,该结构由传导性材料形成,该传导性材料为提供电传递到装置而例如是金属或是掺杂的硅,该装置例如是PN结或存储装置。

[0056] 本文中,术语“电传递”表示第一结构物或材料可以将电传导至第二结构或材料。

[0057] 术语“直接物理接触”表示将第一与第二结构摆置成有接触,而在两结构的接口没有任合中间的传导或绝缘半传导层。

[0058] 说明书中对“一个实施方式”、“一实施方式”、“一范例实施方式”等等的参考指的是所描述的实施方式可以包括一特定特征、结构或特性,但每一实施方式可以不需包含该特定特征、结构或特性。此外,这些措词不需参考相同的实施方式。此外,当一特定特征、结构或特性是关联于一实施方式而被描述,所要呈现为是在本领域具有一般技术者的知识内而关联于无论是否有明确描述的其它实施方式来影响这样的特征、结构或特性。

[0059] 下文为了描述的目的,术语“上”、“下”、“右”、“左”、“垂直”、“水平”、“顶”、“底”、与其衍生者是相对于本发明而言,因为是在所绘制的附图中作定向。

[0060] 图1描绘了根据本发明可用以形成PN结的初始结构的一个实施方式。在一个实施方式中,初始结构I可以包括衬底5、隔绝区域10、至少一传导部分15、以及第一绝缘层20。

[0061] 在一个实施方式中,衬底5可以由半传导材料构成。在一个实施方式中,衬底5可以是含硅衬底。含硅衬底的说明性范例包含,但不限于硅、硅锗、硅锗碳、外延硅/硅、外延硅/硅碳、外延硅/硅锗、以及所施行的绝缘层上覆硅或绝缘层上覆锗硅,其包含任何数量形成其中的埋藏绝缘(即连续、非连续或连续与非连续的组合)区域。在另一个实施方式中,含硅衬底可以由单晶硅、非晶硅或多结晶硅组成。在又另一个实施方式中,该硅衬底可以由〈100〉或〈110〉硅形成。在另在一个实施方式中,衬底5可以包括金属。在又另在一个实施方式中,衬底5可以包括绝缘材料,该绝缘材料包括对应于之后形成的PN结的传导部分。

[0062] 在一个实施方式中,衬底5可以覆盖电子装置(包括但不限于存储装置,该存储装置例如是相变存储装置与电阻式存储装置);开关装置(包括但不限于晶体管,该晶体管例如是场效晶体管);电容;以及电阻。

[0063] 在一个实施方式中,该至少一传导部分15可以是至少一传导衬里,例如字线或位线。在一个实施方式中,该至少一字线可以是多个平行字线,当与多个位线使用时,该多个平行字线提供存储数组的电连接结构,而该多个位线在实质垂直于这些字线的方向上延伸过衬底5。在一个实施方式中,每一字线与存储单元的二极管接触,且每一位线与存储单元与存储单元的上电极接触。在本发明的一个实施方式中,是利用300_的晶元来作为衬底2,并对字线与位线的数量进行选择而提供对关于一百万个存储单元的连接性,因而提供了一 MB(mega byte)。[0064] 在一个实施方式中,通过将一掺质种类(例如N型或P型掺质)注入到半传导含硅衬底来形成传导部分15。在另一个实施方式中,可通过例如金属化学气相沉积或溅射的物理气相沉积来提供传导部分15。在又另一个实施方式中,可通过物理气相沉积与化学气相沉积的结合来提供传导部分15。

[0065] 在一个实施方式中,隔离区域10是填有绝缘材料的沟槽,该绝缘材料例如是氧化物、氮化物、或氮氧化物。在一个实施方式中,隔离区域被摆置为将相邻的传导部分15(例如传导线)彼此分开。在一个实施方式中,该隔离区域10是浅沟槽隔离(STI)区域。在一个实施方式中,可以利用传统干蚀刻处理(例如反应离子蚀刻(RIE)或等离子蚀刻)而通过对衬底5的沟槽的蚀刻来形成该浅沟槽隔离区域。在一个实施方式中,可以用等向蚀刻步骤而将沟槽蚀刻入衬底达低于这些传导部分15 (例如存在于该衬底5中的传导线)的下表面的深度。这些沟槽可以选择为以衬里材料6(例如氧化物)作为衬里。在一个实施方式中,是使用化学气相沉积或是另一类似的沉积处理来以半导体(例如多晶硅或是例如氧化物的STI介电材料)填充沟槽。STI介电质可以选择为在沉积之后进行硬化。例如是化学机械研磨(CMP)的平面化处理可以被选择来提供平面结构。

[0066] 在一个实施方式中,第一绝缘层20是内层介电质,该内层介电质包括但不限于氧化物、氮化物、或氮氧化物材料。为了以下揭露的目的,第一绝缘层20指的将是氧化物,但要注意的是只要第一绝缘层20的材料选择在后续的蚀刻处理过程期间对装置的相邻层提供蚀刻选择性,其它绝缘材料也可以被利用。第一绝缘层20可以由例如是化学气相沉积的沉积处理或例如是氧化的成长处理来提供。在一个实施方式中,第一绝缘层20可以结合用于形成隔离区域10的处理流程而被使用,其中第一绝缘层20可在形成隔离沟槽后或形成沟槽侧壁间隔物之后被沉积。在一个实施方式中,第一绝缘层20的上表面被平面化,其中平面化处理可以是化学机械研磨。

[0067] 图2描绘了通过第一绝缘层20的孔30的形成,以曝露衬底5的传导部分15的上表面16的一部分。在一个实施方式中,孔30的形成是以于第一绝缘层20顶部的第二绝缘层25的沉积开始。例如,在本发明的实施方式中,当第一绝缘层20是氧化物,第二绝缘层25可以是氮化物。在接下来的处理步骤中,绝缘层25和20都对应置于衬底5的传导部分15上的结构部位而被图案化。在一个实施方式中,第二绝缘层25是针对第一绝缘层20的选择而被蚀刻,而在接下来的步骤中,被蚀刻的第二绝缘层25被利用来作为蚀刻掩模,而第一绝缘层20是针对衬底5的一部分的选择而被蚀刻,而传导部分则被置放在衬底5上。在一个实施方式中,该蚀刻步骤曝露衬底5的传导部分的上表面16,该传导部分可以是传导线。在一个实施方式中,孔30的形成包含可以是反应离子蚀刻的等向蚀刻步骤。

[0068] 图3描绘了种子材料40的形成的实施方式,而种子材料40至少在传导部分15的曝露表面16上。在一个实施方式中,种子材料可以由镍、铝、钼、钯、锗、镍硅、钴、钴硅、或其合金与组合所组成。在一个实施方式中,种子材料40的形成可以包含形成一层的种子材料40。在一个实施方式中,种子材料层可以有范围从约5奈米到100奈米的厚度。在一个实施方式中,通过沉积步骤,例如化学气相沉积或物理气相沉积,种子材料40的层可以是形成于传导部分15的曝露表面16上。物理气相沉积的例子是溅射。化学气相沉积的例子包括但不限于:大气压力CVD(APCVD)、低压CVD(LPDVD)与强化等离子CVD(PECVD)、金属有机CVD (MOCVD)与其组合。[0069] 图4描绘了将非晶硅45沉积到种子材料40而填充孔30的至少一部分的实施方式。非晶硅45可以是直接物理接触于该种子材料40的上表面41而形成。在一个实施方式中,非晶硅45可以被沉积而填充孔30并在第二绝缘材料层25的上表面上延伸。非晶硅45可以是通过化学气相沉积法而被沉积,该化学气相沉积法类似参照种子材料40形成的上述化学气相沉积范例。在一个实施方式中,非晶硅45可以是由化学气相沉积形成,该化学气相沉积中沉积温度是在约300摄氏度到约500摄氏度的范围,且硅烷气流率是在少于约200mill1-torr的压力而在约0.5slm到约2slm的范围。

[0070] 参考图5,在一个后续的步骤中,孔30中的非晶硅45的至少一部分被转换成结晶娃50。在一个实施方式中,非晶娃45的至少一部分多结晶娃,也可称为多晶娃。在一个实施方式中,将非晶娃45的至少一部分转换为结晶娃包括转换实质上孔30中的非晶娃45整个的量为多结晶娃。在一个实施方式中,将非晶娃45转换为结晶娃50包括将非晶娃45的温度增加到大于其融化温度,其中在融化多晶硅45之后是通过在固化期间的再结晶转换为结晶硅50。在一个实施方式中,是以从约I小时到约24小时范围的时间段而通过将非晶硅45的温度增加到大于约400摄氏度并少于约700摄氏度来将非晶硅45转换为结晶硅50,其中结晶娃50可以是多结晶娃。在另一个实施方式中,是以从约I小时到约20小时的范围的时期而通过将非晶硅45的温度增加到大于约500摄氏度并少于约650摄氏度来将非晶娃45转换为结晶娃50。在一个实施方式中,将非晶娃45转换为结晶娃50包括退火处理,该退火处理包括炉退火、激光退火、或快速热退火。在一个实施方式中,要被转换为结晶娃50的非晶娃45的一部分填充孔30。在一个实施方式中,非晶娃45可以被转换为单晶硅。

[0071] 在一个实施方式中,在将非晶娃45转换结晶娃50的期间,种子材料40是用于结晶成长的摧化剂,其中结晶成长是开始于种子材料40与非晶硅45之间的接口。在一个实施方式中,非晶娃45到结晶娃50的转换结束时,结晶娃50从传导部分15的最上表面延伸而填充孔30,而种子材料40a的层是位于孔30的最上表面的结晶娃50的顶部。在一个实施方式中,现在是通过结晶硅50而分离于传导部分15的种子材料40a是通过蚀刻处理(例如湿蚀刻或反应离子蚀刻)而被移除。在一个实施方式中,在将非晶硅45转换为结晶硅50之后,可以通过平面化步骤(例如CMP)及/或蚀刻步骤(例如针对第一绝缘层20的选择的RIE)而将非晶硅45a的剩余部分移除,以提供类似于图6中所描绘的结构。

[0072] 图7描绘了根据本方法的结晶硅50中的掺杂区域的形成的实施方式。在一个实施方式中,掺杂区域51与52可以包括第一掺杂区域51与第二掺杂区域52,其中第一掺杂区域51具有不同于第二掺杂区域52的电传导性。在一个实施方式中,第一掺杂区域51与第二掺杂区域52提供结晶娃中的PN结。在一个实施方式中,第一掺杂区域51是沿着结晶娃50的垂直轴并紧邻着第二掺杂区域52而形成。在一个实施方式中,第一掺杂区域51与第二掺杂区域52可以于结晶娃50中以栈的定向而被摆置,其中在一个实施方式中第二掺杂区域52被摆置在从结晶硅50的上表面起比起第一掺杂区域51为较大的深度。掺杂区域51与52可以通过孔30内结晶硅50中N型或P型掺质的注入而形成。在另一个实施方式中,第二掺杂区域52是P型掺质,而第一掺杂区域51是N型掺质。在一个实施方式中,掺杂区域51与52可以在使结晶硅50的上表面凹进去的蚀刻步骤后形成。

[0073] 用于对于转换结晶硅50的离子注入的P型掺质可以包括族II1-A元素,例如硼。用于对于转换结晶硅的离子注入的N型掺杂可以包括族V元素,例如砷或磷。在一个实施方式中,对于P型掺质的注入条件包括从约0.5keV到约IOOkeV的注入能量,以及从约I X 1013atoms/cm2到约I X 1015atoms/cm2的剂量,其中该掺杂种类可以是硼或2氟化硼。在一个实施方式中,用于N型掺质的注入条件包括从约IOkeV到约500keV的注入能量,以及从约I X 1013atoms/cm2到约I X 1015atoms/cm2的剂量,其中该掺杂种类可以是磷或砷。

[0074] 参考图8,在一个实施方式中,硅化物接触点60可以形成于结晶硅(crystallineSi) 50的掺杂区域51的顶部。在一个实施方式中,可在形成硅化物接触点60之前使形成有掺杂区域51的结晶硅50的上表面凹陷。在一个实施方式中,通过对第二绝缘材料25有选择性的蚀刻处理步骤(例如反应离子蚀刻)而使结晶硅50的上表面凹陷。在一个实施方式中,硅化物的形成典型需要于结晶硅50的上表面上沉积硅化物形成材料(例如镍(Ni)或钛(Ti))以及退火。在退火步骤的期间,所沉积的硅化物形成金属与硅反应而形成金属娃化物。在一个实施方式中,退火包含快速热退火。在一个实施方式中,可通过湿蚀刻而将未反应娃化物形成金属移除。

[0075] 参考图9-10,在本发明的一个实施方式中,存储单元100形成在PN结的上表面的顶部。在一个实施方式中,形成存储单元100的方法包括形成相变电极70于硅化物接触点的顶部,以及将相变存储材料67形成于相变电极70的顶部。

[0076] 参考图9,在一个实施方式中,形成所述相变电极70包括在第一绝缘层20 (或是当第二绝缘层25存在时,则在第二绝缘层25)的上表面上沉积第三绝缘层65 ;使用微影和蚀刻制程来蚀刻第三和第一绝缘层65,20以提供孔的曝露所述结晶硅50的掺杂区域51的硅化物接触点60的上表面;沿着孔的侧壁形成间隔物66 ;以及在所述掺杂区域51的硅化物接触点60上沉积阻障金属。

[0077] 在一个实施方式中,所述相变电极70由阻障金属组成并填充所形成的用于曝露所述结晶硅50上表面的孔,其中,如由隔开相对的间隔物66的尺寸所定义的,所述相变电极70具有的宽度范围从大约2nm到大约60nm。在一个实施方式中,所述第三绝缘层65包括氧化物且所述间隔物由氮化物组成。在一个实施方式中,使用诸如溅镀或化学气相沉积的物理沉积法,形成提供了所述相变电极70的阻障金属,以用作在所述结晶硅50上表面上的层。在一个实施方式中,所述提供了所述相变电极70的阻障金属可以由TiN、TaN、TiSiN、TaSiN, TiAlN, TaAlN, Tiff, W、Ru 或其组合组成。

[0078] 参考图10,在一个实施方式中,所述相变材料67可以从非晶相转变成结晶相,当在非结晶状态时,所述相变材料67的传导性通常比在结晶状态中为差。在一个实施方式中,所述相变材料67可以包括硫化物合金(chalcogenide alloy)。此处所使用的术语“硫化物”表示一种包含至少一个元素周期表第五族中的元素的合金或是化合物材料,此处可使用的硫化物合金示例性实例包括但不限于具有元素Ge、Sb、As、Si中的至少一个的Te或Se合金。在另一个实施方式中,所述相变材料67是由任何适合的材料所制成,所述适合的材料包括兀素Ge、Sb、Te、Ga、In、Se和S中的一个或多个兀素。在一个实施方式中,所述相变材料67具有Ge2Sb2Te5(GST)的组成物。

[0079] 在一个实施方式中,在温度为约25°C时,由GST组成的所述相变材料67处于非结晶相。随着GST相变材料67的温度增加至约125°C,代表从非结晶相到面心立方(FCC)相的相变的转换温度的所述相变材料67的阻抗减小。所述GST相变材料67温度进一步增加到超过约180°C会引起阻抗的进一步减小,此起因于从所述GST的面心立方(FCC)相到六角(Hex)相的相变。当所述GST相变材料67的温度增加到超过熔点(620°C )时,所述GST相变材料67熔化且在快速冷却(即,骤冷)时回到非晶固体相。

[0080] 在一个实施方式中,所述相变材料67可以通过化学气相沉积法全面地沉积在所述相变电极70的上表面上。在一个实施方式中,所述相变材料67的厚度范围可以从约3nm到约 150nm。之后,阻障金属(诸如 TiN、TaN、W、TiSiN、TaSiN、TiAlN、或是 TaAlN)层 68 沉积在所述相变材料67上。在一个实施方式中,所述阻障金属层68可以具有范围从约2nm到约IOOnm的厚度。在后续的制程步骤中,可通过应用光微影和蚀刻法来图案化所述阻障金属层/相变材料栈。更具体地说,在一个实施方式中,图案可通过下列步骤产生:在所述阻障金属层68上施加抗反射敷层和光阻;将光阻曝露在所选的辐射波形,以提供与下面的PN二极管对应的至少一个阻障金属层/相变材料区域;以及,接着利用光刻胶显影剂显影所述图案成光阻。一旦完成所述光阻的图案化,由所述光阻所覆盖的区段会受到保护,同时,利用选择性蚀刻法来移除曝露的区域,所述选择性蚀刻法会打开抗反射敷层并移除未受保护的区域。在一个实施方式中,所述阻障金属层/相变材料栈的厚度大于所述相变电极70的宽度。

[0081 ] 在另一个实施方式中,在形成所述相变材料67之前,在第一绝缘层20上沉积第三介电层65,接着将所述第三介电层65进行图案化和蚀刻,从而提供曝露出所述相变电极70上表面的孔。在一个实施方式中,所述孔的宽度被选择成大于所述相变电极70的宽度,在后续的制程步骤中,在所述孔中形成所述阻障金属层/相变材料栈,其中所述相变材料67直接与所述相变电极70的上表面物理接触。

[0082] 尽管本发明已经以优选的实施方式进行具体呈现与描述,本领域的技术人员会了解,在没有背离本发明的精神与范围下,可能进行前述的及其它的改变,因此,本发明并不受限于所描述及显示的确切形式及细节,但落于随附的权利要求的范围内。

Claims (18)

1.一种产生PN结的方法,所述方法包括:提供衬底,所述衬底包括至少一个传导部分;对所述衬底进行蚀刻来形成沟槽,并且在所述沟槽中填充衬里材料作为衬里,其中,所述沟槽被蚀刻入所述衬底至低于所述至少一个传导部分的下表面的深度;在所述衬底上形成绝缘层,并且所述绝缘层的材料进入到所述沟槽中,形成隔离区域;形成通过所述绝缘层的孔,以提供所述至少一个传导部分的曝露的表面;在所述衬底的至少一个传导部分的曝露的部分上形成种子材料;在至少所述种子材料上形成非晶硅;转换所述非晶硅的至少一部分,从而提供结晶硅;以及在所述结晶硅中形成紧邻第二掺杂区域的第一掺杂区域。
2.根据权利要求1所述的方法,其中所述结晶硅包括多晶硅或是单晶硅。
3.根据权利要求1所述的方法,其中所述种子材料包括N1、W、Al、Pt、Pd、Ge、Co、NiS1、CoS1、TiS1、WS1、或是其合金。
4.根据权利要求1所述的方法,其中所述种子材料具有范围从2nm到IOOnm的厚度。
5.根据权利要求1所述的方法,其中所述转换所述非晶硅的至少一部分为所述结晶硅包括将所述非晶硅的温度增加到大于400°C且小于700°C的范围从I小时到24小时的时间段。
6.根据权利要求1所述的方法,其中所述转换所述非晶硅的至少一部分为所述结晶硅包括退火过程,所述退火过程包括炉退火、激光退火、快速热退火或是其组合。
7.根据权利要求1所述的方法,其中所述在结晶硅中形成第一掺杂区域包括注入P型掺质,且形成所述第二掺杂区域包括注入N型掺质。
8.一种形成存储装置 的方法,所述方法包括:提供衬底,所述衬底包括至少一个传导部分;在所述衬底的至少一个传导部分上形成种子材料;在至少所述种子材料上形成非晶硅;转换所述非晶硅的至少一部分为结晶硅;在所述结晶硅中形成PN结;以及形成与所述PN结接触的存储单元,其中所述存储单元的形成包括:形成相变存储材料;在所述相变存储材料上形成阻障金属;以及蚀刻所述阻障金属以及相变存储材料,以提供阻障金属/相变存储材料栈。
9.根据权利要求8所述的方法,其中所述存储单元的形成还包括:在所述PN结的掺杂区域上形成硅化物接触点;在所述硅化物接触点上形成电极;以及在所述电极上形成所述相变存储材料。
10.根据权利要求9所述的方法,所述方法还包括在所述衬底上形成绝缘层,以及形成通过所述绝缘层的孔至所述至少一个传导部分的曝露的表面,其中在种子材料上形成非晶硅的步骤实质上是以所述非晶硅填充所述孔。
11.根据权利要求10所述的方法,其中所述阻障金属/相变存储材料栈的宽度大于所述电极的宽度。
12.根据权利要求11所述的方法,其中所述电极的形成包括:将所述结晶硅凹进至所述绝缘层的上表面以下,从而曝露出所述孔的侧壁;在所述孔的侧壁形成间隔物;以及在所述硅化物接触点的孔中沉积阻障材料。
13.根据权利要求8所述的方法,其中所述种子材料包括N1、Al、Pt、Pd、Ge、Co、W、NiS1、CoS1、TiS1、WS1、或是其合金。
14.根据权利要求8所述的方法,其中所述PN结的形成包括注入所述结晶硅,以提供P型掺质的第一掺杂区域和N型掺质的第二掺杂区域。
15.一种存储装置,包括:相变材料;以及结晶硅二极管,所述结晶硅二极管与所述相变材料电接触,其特征在于,所述存储装置根据权利要求8至14中任一项所述的方法制成。
16.根据权利要求15所述的存储装置,其中所述结晶硅二极管包括第一掺杂区域以及第二掺杂区域,其中所述第一掺杂区域的电传导性不同于所述第二掺杂区域的电传导性。
17.根据权利要求15所述的存储装置,其中所述结晶硅二极管包括多晶硅或是单晶硅。
18.根据权利要求15所述的存 储装置,所述存储装置还包括介于所述相变材料与所述结晶硅二极管之间的电极。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5854102A (en) * 1996-03-01 1998-12-29 Micron Technology, Inc. Vertical diode structures with low series resistance
CN1691308A (zh) * 2004-04-28 2005-11-02 海力士半导体有限公司 形成半导体器件的接触插塞的方法
KR20060075953A (ko) * 2004-12-29 2006-07-04 주식회사 하이닉스반도체 반도체소자의 콘택 형성 방법
CN1832190A (zh) * 2005-02-24 2006-09-13 三星电子株式会社 使用单元二极管的相变存储器件及其制造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10321818A (ja) * 1997-05-21 1998-12-04 Mitsubishi Electric Corp 半導体装置の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5854102A (en) * 1996-03-01 1998-12-29 Micron Technology, Inc. Vertical diode structures with low series resistance
CN1691308A (zh) * 2004-04-28 2005-11-02 海力士半导体有限公司 形成半导体器件的接触插塞的方法
KR20060075953A (ko) * 2004-12-29 2006-07-04 주식회사 하이닉스반도체 반도체소자의 콘택 형성 방법
CN1832190A (zh) * 2005-02-24 2006-09-13 三星电子株式会社 使用单元二极管的相变存储器件及其制造方法

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