CN1832190A - 使用单元二极管的相变存储器件及其制造方法 - Google Patents

使用单元二极管的相变存储器件及其制造方法 Download PDF

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Abstract

本发明公开了一种具有单元二极管的相变存储器件及其制造方法。所述相变存储器件包括：第一导电型的半导体衬底；设置在半导体衬底上的多条平行字线，所述字线具有不同于第一导电型的第二导电型并且具有基本平的顶表面；沿各条字线的字线长度方向一维排列的多个第一半导体图案，第一半导体图案具有第一导电型或第二导电型；堆叠在第一半导体图案上的具有第一导电型的第二半导体图案；提供于具有第二半导体图案的衬底上的绝缘层，所述绝缘层填充字线之间的间隙区、第一半导体图案间的间隙区和第二半导体图案之间的间隙区；以及二维排列于绝缘层上多个相变材料图案，并且所述相变材料图案分别电连接到第二半导体图案。

Description

使用单元二极管的相变存储器件及其制造方法
技术领域
本发明涉及半导体存储器件，并且更具体地，涉及使用单元二极管的存储器件。
背景技术
非易失性存储器件具有当不对存储单元施加电源时，存储在这样的存储单元中的数据不消失的优点。非易失性存储器件主要应用于具有堆叠栅极结构的闪存单元。堆叠栅极结构包括被顺序堆叠在沟道区上的隧穿氧化层、浮置栅极、栅极间介电层和控制栅电极。因此，为了提高闪存单元的可靠性和编程效率，应当改进隧穿氧化层的膜质量，并且应当增加闪存单元的耦合比。
最近，提出了诸如相变存储单元这样的新非易失性存储单元来代替闪存单元。在授予Dennison et等的标题为“Reduced Area Insertion BetweenElectrode and Programming Element”的美国专利No.6,605,527B2中公开了制造相变存储单元的方法。根据Dennison等，相变材料被设置在多条位线和多条字线之间的交叉点上。此外，各个相变存储单元包括串连电连接的相变材料图案和单元二极管。单元二极管的N型半导体电连接到字线，并且相变材料图案电连接到位线。形成字线和单元二极管的工艺包括第一工艺，第一工艺用来在P型半导体衬底上使用外延技术顺序地形成第一N型半导体层、具有比第一N型半导体层更低的杂质浓度的第二N型半导体层和P型半导体层；和第二工艺，第二工艺用来在P型半导体层上形成金属硅化物层。
构图所述金属硅化物层、P型半导体层、第二N型半导体层和第一N型半导体层，以形成设置在P型半导体衬底上的多条平行N型字线，以及顺序堆叠在各自的N型字线上的第二N型半导体图案、P型半导体图案和金属硅化物图案。在这种情形，当第一N型半导体层被蚀刻以形成所述字线时，P型半导体衬底可能被过度蚀刻。这是因为P型半导体衬底可能对于第一N型半导体层不具有蚀刻选择性。结果，在字线之间可能形成具有高纵横比的深沟槽区。这样的深沟槽区可能用将要在后续工艺形成的绝缘层不能完全填充。即深沟槽区的高纵横比可以引起绝缘层的空洞或裂痕。
此外，使用跨过字线的掩模图案作为蚀刻掩膜，蚀刻在字线上的第二N型半导体图案、P型半导体图案和金属硅化物图案，由此形成二维排列并且相互分隔的多个第一二极管和多个金属硅化物电极。在这种情形，字线也可以具有对于第二N型半导体图案低的蚀刻选择性。结果，当蚀刻第二N型半导体以形成单元二极管时，字线可能被过度蚀刻。因此，单元二极管之间的字线可能凹陷，如授予Dennison等的美国专利No.6,605,527B2的图2所示。字线的过度蚀刻可能引起字线电阻的增加。根据Dennison等，在字线的凹陷区上形成了用杂质重掺杂的袋区(图2的200)，以避免字线的电阻增加。
各条字线可以作为在相邻相变单元之间寄生形成的横向双极晶体管的基极区的作用。在这种情形，如果字线(即基极区)的电阻增加，可以增加寄生横向双极晶体管的电流增益。当寄生横向双极晶体管的电流增益增加时，在用于读出选择的相变单元的数据的读模式期间，电连接到所选择的相变单元的位线上产生的电压可能暂时不稳定。这是因为对应于寄生双极晶体管集电极电流的大的充电电流可以流过与选择的相变单元相邻的非选择的相变单元的位线。结果，可能增加用于读出存储在选择的的相变单元中的数据的存取时间，从而降低了相变存储器件的性能。
此外，在寄生横向双极晶体管的电流增益增加的情形，寄生横向双极晶体管可以在用于将数据存入选择的相变单元的编程模式期间运行，从而增加了流过与选择的相变单元相邻的非选择的相变单元位线的集电极电流。结果，非选择的相变单元也可以被编程，从而改变了非相变单元的数据。
为了在有限的区内降低字线的电阻，可以增加第一N型半导体层的厚度。但是，在第一N型半导体层厚度增加的情形，沟槽区的纵横比可能增加，从而降低了沟槽区中绝缘层的可靠性。
发明内容
本公开的一个实施例提供了适用于改善可靠性和电性能而不降低集成密度的相变存储器件。
本公开的另一个实施例提供了能够改善可靠性和电性能而不降低集成密度的相变存储器件的制造方法。
在本公开的一个方面，本公开涉及采用单元二极管的相变存储器件。所述相变存储器件包括第一导电型的半导体衬底和设置在半导体衬底上的多条平行字线。所述字线具有不同于第一导电型的第二导电型并且具有基本平的顶表面。在字线上提供了多个第一半导体图案。沿所述字线的长度方向在各个字线上一维排列第一半导体图案。所述第一半导体图案具有第一导电型或第二导电型。具有第一导电型的第二半导体图案分别堆叠在第一半导体图案上。在具有第二半导体图案的衬底上提供绝缘层。所述绝缘层填充字线之间的间隙区、第一半导体图案间的间隙区和第二半导体图案之间的间隙区。多个相变材料图案被二维设置于绝缘层上。所述相变材料图案被分别电连接到第二半导体图案。
在本公开的一些实施例中，第一导电型和第二导电型可以分别是P型和N型。
在其它实施例中，半导体衬底和字线间的界面可以具有与字线相邻的半导体衬底的表面基本相同的高度。
在又一实施例中，多条缓冲线可以被提供于字线和半导体衬底之间。所述缓冲线可以具有与所述半导体衬底相同的导电型，并且所述字线和缓冲线之间的界面可以比绝缘层和半导体衬底之间的界面高。
在又一实施例中，所述字线可以是使用通过作为籽晶层的绝缘层暴露的半导体衬底的预定区生长的半导体图案。作为替代，所述字线可以是在使用固相外延技术通过绝缘层暴露的半导体衬底的预定区上，通过结晶多晶半导体图案或非晶半导体图案所获得的半导体图案。
在又一实施例中，第一半导体图案可以是使用通过作为籽晶层的绝缘层暴露的字线生长的半导体图案，并且所述第二半导体图案可以是使用所述第一半导体图案作为籽晶层生长的半导体图案。
在又一实施例中，第一和第二半导体图案可以是使用固相外延技术形成的半导体图案。
在又一实施例中，第一半导体图案可以具有比第二半导体图案和字线低的掺杂浓度。
在又一实施例中，层间绝缘层可以提供于具有相变材料图案的衬底上，并且多条位线设置在层间绝缘层上。所述位线可以通过贯通所述层间绝缘层的位线接触孔电连接到所述相变材料图案。
在又一实施例中，字线、第一半导体图案和第二半导体图案可以是单晶半导体。
在又一实施例中，第一组开关元件和第二组开关元件可以提供为与所述字线的端部相邻。第一和第二组开关元件可以提供于所述半导体衬底上或在所述半导体衬底上的外延半导体图案上。此外，从俯视图看时，多条主字线可以设置在字线之间。主字线传输用于控制开关元件的电信号。第一组开关元件分别电连接到所述字线的奇数字线，并且第二组开关元件分别电连接到所述字线的偶数字线。第一和第二组开关元件可以是CMOS存取晶体管。在这种情形，主字线分别电连接到MOS存取晶体管的栅极，并且字线分别电连接到MOS存取晶体管的漏区。多个导电插塞可以提供在第二半导体图案和相变材料图案之间的绝缘层中。在这种情形，主字线可以穿过导电插塞之间的区。
在本公开的另一个方面，所述相变存储器件包括第一导电型的半导体衬底和在半导体衬底上提供的下成型层。下成型层具有暴露半导体衬底预定区的多个平行下开口。下开口用所述字线填充。字线具有与第一导电型不同的第二导电型，并且具有基本平的顶表面。字线和下成型层用上成型层覆盖。下成型层具有暴露字线预定区的多个上开口。第一半导体图案提供于上开口中。第一半导体图案具有第一导电型或第二导电型。第二半导体图案堆叠于第一半导体图案上，并且第二半导体图案设置于上开口中。第二半导体图案具有第一导电型。多个相变材料图案设置在第二半导体图案上方。所述相变材料图案电连接到第二半导体图案。字线和第一半导体图案之间的界面具有与字线和上成型层之间的界面基本相同的高度。
在本公开的又一个方面，所述相变存储器件包括第一导电型的半导体衬底和在半导体衬底上提供的第一成型层。第一形成层具有暴露半导体衬底预定区的多个第一平行开口。第一开口的下区用多条字线填充。所述字线具有与第一导电型不同的第二导电型，并且具有基本平的顶表面。多个隔离壁提供于第一开口上区内。隔离壁提供暴露所述字线预定区的多个第二开口。隔离壁由对所述第一成型层具有蚀刻选择性的第二成型层构成。第一半导体图案提供于第二开口内。第一半导体图案具有第一导电型或第二导电型。第二半导体图案堆叠在第一半导体图案上，并且第二半导体图案还提供于第二开口内。第二半导体图案具有第一导电型。多个相变材料图案设置在第二半导体图案上方，并且所述相变材料图案分别电连接到第二半导体图案。字线和第一半导体图案之间的界面具有与字线和隔离壁之间的界面基本相同的高度。
在本公开的又一方面中，本公开涉及相变存储器件的制造方法。所述方法包括在第一导电型的半导体衬底上形成多条平行字线和形成字线隔离层以填充所述字线之间的间隙区。所述字线形成以具有与第一导电型不同的第二导电型。在所述字线和字线隔离层上形成上成型层。构图所述上成型层以形成暴露所述字线预定区的多个上开口。在所述上开口内顺序形成第一半导体图案和第二半导体图案。第一半导体图案形成以具有所述第一导电型或第二导电型，并且第二半导体图案形成以具有第一导电型。在具有第二半导体图案的衬底上，形成电连接到第二半导体图案的多个相变材料图案。
在本发明的一些实施例中，形成字线和字线隔离层可以包括：提供第一导电型的半导体衬底；在半导体衬底上形成具有与所述第一导电型不同的第二导电型的上外延层；构图上外延半导体层以形成多个平行上外延半导体图案；在具有上外延半导体图案的衬底上形成绝缘层；以及使所述绝缘层平坦化以暴露所述上外延半导体图案的顶表面。
在另一实施例中，缓冲线可以形成于字线下。在这种情形，缓冲线、字线和字线隔离层的形成可以包括：提供第一导电型的半导体衬底；在所述半导体衬底上顺序形成具有第一导电型的下外延半导体层和具有与第一导电型不同的第二导电型的上外延半导体层；构图所述上外延半导体层和下外延半导体层以形成按顺序堆叠的下外延半导体图案和上外延半导体图案；在具有上外延半导体图案的衬底上形成绝缘层；以及使所述绝缘层平坦化，以暴露所述上外延半导体图案的顶表面。
在又一实施例中，字线和字线隔离层的形成可以包括在第一导电型的半导体衬底上形成下成型层；构图下成型层以形成暴露所述半导体衬底预定区的多个平行下开口；以及使用选择性外延生长技术或固相外延技术，在下开口内形成多条半导体线。所述半导体线可以形成以具有与第一导电型不同的第二导电型。在半导体线形成之前，使用选择性外延生长技术或固相外延技术，在所述下开口的下区内形成多条缓冲线。所述缓冲线可以形成以具有第一导电型。
在又一实施例中，字线和字线隔离层的形成可以包括：提供第一导电型的半导体衬底；在半导体衬底的预定区域中形成沟槽隔离层以界定多个平行有源区；并且将具有与所述第一导电型不同的第二导电型的杂质离子注入所述有源区以形成第二导电型的字线。在将具有第二导电型的杂质离子的注入之前或之后，可以将具有第一导电型的杂质粒子注入有源区，以在字线下形成具有第一导电型的缓冲线。
在又一实施例中，第一和第二半导体图案可以使用选择性外延生长技术或固相外延技术形成。
在又一实施例中，可以在第二半导体图案上分别形成多个导电插塞。所述导电插塞以及第一和第二半导体图案可以形成于所述上开口内。
在又一实施例中，第一导电型和第二导电型可以分别是P型和N型。
在又一实施例中，半导体衬底可以是单晶半导体衬底，并且字线、第一半导体图案和第二半导体图案可以是单晶半导体图案。
在又一实施例中，第一半导体图案可以具有比第二半导体图案和字线低的杂质浓度。
在又一实施例中，可以在具有相变材料图案的衬底上形成层间绝缘层，并且可以构图所述层间绝缘层，以形成暴露相变材料图案的位线接触孔。另外，可以在所述层间绝缘层上形成覆盖位线接触孔的多条位线。位线可以形成以便跨过所述字线。
在本公开的又一方面中，所述方法包括：在第一导电型的半导体衬底上形成第一成型层，并且构图所述第一成型层以形成暴露所述半导体衬底预定区的第一开口。在所述第一开口的下区形成多条字线。所述字线形成以具有与所述第一导电型不同的第二导电型。在第一开口上区内形成第二成型层图案。第二成型层图案可以由对所述第一成型层具有蚀刻选择性的绝缘层形成。构图第二成型层，以形成提供暴露所述字线的预定区多个第二开口的隔离图案。在所述第二开口内顺序形成第一半导体图案和第二半导体图案。所述第一半导体图案形成以具有第一导电型或第二导电型，并且第二半导体图案形成以具有第一导电型。电连接到第二半导体图案的多个相变材料图案形成于具有第二半导体图案的衬底上。
附图说明
通过参照附图详细描述示范性实施例，本公开的上述和其它特征将变得更加显而易见，在附图中：
图1是图示使用单元二极管的相变存储器件的典型方框图；
图2是图示使用单元二极管和选择晶体管的相变存储器件的单元块的示范性示意图；
图3是图示根据本公开的实施例的相变存储器件的单元阵列区的一部分的平面图；
图4是图示根据本公开的另一实施例的相变存储器件的单元阵列区的一部分的平面图；
图5A是沿图3的I-I’线所取的横截面图，用来图示根据本公开的实施例的相变存储器件的单元阵列区；
图5B是沿图3的II-II’线所取的横截面图，用来图示根据本公开的实施例的相变存储器件的单元阵列区；
图6A是沿图3的I-I’线所取的横截面图，用来图示根据本公开的另一实施例的相变存储器件的单元阵列区；
图6B是沿图3的II-II’线所取的横截面图，用来图示根据本公开的另一实施例的相变存储器件的单元阵列区；
图7A是沿图4的I-I’线所取的横截面图，用来图示根据本公开的又一实施例的相变存储器件的单元阵列区；
图7B是沿图4的II-II’线所取的横截面图，用来图示根据本公开的又一实施例的相变存储器件的单元阵列区；
图8A到11A是沿图3的I-I’线所取的横截面图，用来图示根据本公开的实施例的相变存储器件的制造方法；
图8B到11B是沿图3的II-II’线所取的横截面图，用来图示根据本公开的实施例的相变存储器件的制造方法；
图12A到15A是沿图3的I-I’线所取的横截面图，用来图示根据本公开的其它实施例的相变存储器件的制造方法；以及
图12B到15B是沿图3的II-II’线所取的横截面图，用来图示根据本公开的其它实施例的相变存储器件的制造方法。
具体实施方式
将参照附图详细描述本发明的示范性实施例。然而，本发明可以以许多不同形式实现，并且不应限于解释为这里提出的实施例。而是，提供这些实施例，使得本公开是充分和完整的，并且对于本领域的技术人员全面转达本发明的构思。在图中，为了清楚起见可以夸张层和区的长度和厚度。图中相似的参考标号可以表示相似的元件。
图1是图示包括使用单元二极管的相变存储单元的相变存储器件的示范性方框图。所述相变存储器件通常用参考标号100表示。
参照图1，相变存储器件100包括单元阵列区CA和外部电路区。单元阵列区CA包括n条位线BL1、BL2、BL3、...、BLn和与所述位线BL1、BL2、BL3、...、BLn交叉的m条字线WL1、WL2、WL3、...WLm。多个两维阵列的相变存储单元Cp每个均设置在位线BL1、BL2、BL3、...、BLn和字线WL1、WL2、WL3、...、WLm的交叉点上。各个相变存储单元Cp包括串连电连接的相变材料图案Rp和单元二极管D。
单元二极管D的P型半导体电连接到相变材料图案Rp的一端，并且相变材料图案Rp的另一端电连接到位线BL1、BL2、BL3、...、BLn之一。此外，单元二级管D的N型半导体电连接到字线WL1、WL2、WL3、...、WLm之一。字线WL1、WL2、WL3、...、WLm连接到在外部电路区中的字线驱动器WLD，并且字线驱动器WLD在读模式或编程模式期间选择字线WL1、WL2、WL3、...、WLm之一。
位线BL1、BL2、BL3、...、BLn电连接到由在外部电路区中的位线驱动器和传感放大器单元构成的核心电路B/S。位线驱动器选择位线BL1、BL2、BL3、...、BLn的至少之一。由位线驱动器选择的位线的数量根据相变存储器件的位结构(bit organization)来确定。例如，当相变存储器件的位结构是“×4”时，位线驱动器在位线BL1、BL2、BL3、...、BLn中选择4条位线。这里，位结构意指一次同时输出的数据数量。另外，常规放大器单元比较将在选择的位线产生的电信号，如电压与参考信号ref比较，以确定各个位线信号是对应逻辑“0”或是对应逻辑“1”，并且将所述位线信号传输到I/O垫。
根据在图1中所示的相变存储器件，几十或更多的相变存储单元可以连接到单根字线。在这种情形，由于电阻和诸如字线的负载电容的寄生电容，可以显著增加用于读出存储在离字线驱动器WLD最远的相变单元内的数据的存取时间。因此，如果通过将单元阵列区CA分成多个单元块以减少连接到单根字线的相变存储单元的数量，用于读出存储在选择的相变单元内数据的存取时间可以被减少。
图2是图示多个单元块之一和与其连接的核心电路的示意图。所述单元块通常用参考标号200表示。
参照图2，所述示范性单元块200或BLK可以包括四条位线BL1、BL2、BL3和BL4和四条字线WL1、WL2、WL3和WL4。然而，位线和字线的数量不限于4，在替代实施例中这个数量可以大于四。四条字线WL1、WL2、WL3和WL4设置为与四条位线BL1、BL2、BL3和BL4交叉。十六个相变单元Cp设置在位线BL1、BL2、BL3和BL4和字线WL1、WL2、WL3和WL4的交叉点。相变存储单元Cp与参考图1所描述的相同。
字线WL1、WL2、WL3和WL4可以连接到四个块选择开关元件，并且控制所述块选择开关元件的四条主字线MWL1、MWL2、MWL3和MWL4可以分别设置为与字线WL1、WL2、WL3和WL4相邻。即所述主字线MWL1、MWL2、MWL3和MWL4可以设置在字线WL1、WL2、WL3和WL4之间。块选择开关元件可以是MOS存取晶体管TA1、TA2、TA3和TA4。在这种情形，第一到第四字线WL1、WL2、WL3和WL4可以分别连接到第一到第四MOS存取晶体管TA1、TA2、TA3和TA4的漏区，并且第一到第四字线WL1、WL2、WL3和WL4可以分别连接到第一到第四MOS存取晶体管TA1、TA2、TA3和TA4的栅极。另外，MOS存取晶体管TA1、TA2、TA3和TA4的源区可以接地。
如图2所示，第一和第三MOS存取晶体管TA1和TA3，即第一组MOS存取晶体管可以设置在单元块BLK的右侧，并且第二和第四MOS存取晶体管TA2和TA4，即第二组MOS存取晶体管可以设置在单元块BLK的左侧。如参考图1所描述，位线BL1、BL2、BL3和BL4连接到核心电路B/S。
在图2所示的单元块BLK中，在选择主字线MWL1、MWL2、MWL3和MWL4之一时，可以选择字线WL1、WL2、WL3和WL4之一。例如，在选择第二条主字线MWL2的情形，第二MOS存取晶体管TA2开启并且第二字线WL2被选择。
图3是图示根据本公开的实施例的相变存储器件的单元阵列区的部分300的平面图，并且图4是图示根据本公开的另一实施例的相变存储器件的单元阵列区的部分400的平面图。即图3是图示图1的单元阵列区CA的部分300的平面图，并且图4是图示图2的单元阵列区CA的部分400的平面图。
图5A是沿图3的I-I’线取的横截面图，用来图示根据本公开的实施例的相变存储器件的单元阵列区500，并且图5B是沿图3的II-II’线取的横截面图，用来图示根据本公开的实施例的相变存储器件的单元阵列区550。
参照图3、5A和5B，下成型层3设置在第一导电型的半导体衬底1上。下成型层3可以是诸如氧化硅层的绝缘层，并且第一导电型可以是P型。下成型层3可以包括暴露半导体衬底1的预定区的多个平行下开口。下开口用多条字线填充，即具有与第一导电型不同的第二导电型的第一到第四字线5a、5b、5c和5d(或图3中的WL1、WL2、WL3和WL4)。当第一导电型是P型时，第二导电型可以是N型。字线5a、5b、5c和5d可以是使用下开口暴露的半导体衬底1作为籽晶层生长的外延半导体图案。作为替代，字线5a、5b、5c和5d可以是使用固相外延技术形成的半导体图案。因此，在半导体衬底1是单晶硅的情形，字线5a、5b、5c和5d也可以是单晶半导体图案。
第一到第四缓冲线2a、2b、2c和2d可以分别提供在第一到第四字线5a、5b、5c和5d下。缓冲线2a、2b、2c和2d可以是具有与半导体衬底1相同导电型的外延图案。即缓冲线2a、2b、2c和2d可以具有第一导电型。作为替代，缓冲线2a、2b、2c和2d可以对应于从半导体衬底1突出的部分。即缓冲线2a、2b、2c和2d可以对应于半导体衬底1的扩伸部。缓冲线2a、2b、2c和2d可以改善相邻字线5a、5b、5c和5d的电隔离特性。在提供缓冲线2a、2b、2c和2d时，字线5a、5b、5c和5d的底面(即缓冲线2a、2b、2c和2d和字线5a、5b、5c和5d之间的第一界面F1)可以比下成型层3和半导体衬底1之间的第二界面F2高。
当没有提供缓冲线2a、2b、2c和2d时，字线5a、5b、5c和5d和半导体衬底1之间的第一界面F1可以具有与第二界面F2基本相同的高度。另外，字线5a、5b、5c和5d可以是具有高于1×1019原子/平方厘米的杂质浓度的重掺杂的半导体图案。
上成型层7提供于字线5a、5b、5c和5d和下成型层3上。上成型层7可以是与下成型层3相同材料的层。作为替代，上成型层7可以是与下成型层3不同材料的层。例如，在下成型层3是氧化硅层的情形，上成型层7可以是氮化硅层。相似地，当下成型层3是氮化硅层时，上成型层7可以是氧化硅层。
上成型层7包括暴露字线5a、5b、5c和5d的预定区的多个上开口7a。各个上开口7a的下区用按顺序堆叠的第一半导体图案9和第二半导体图案11填充。第一半导体图案9可以具有与字线5a、5b、5c和5d相同的导电类型；并且第二导电图11可以具有与第一半导体图案9不同的导电类型。例如，第一半导体图案9和第二半导体图案11可以分别具有第二导电型和第一导电型。因此，在第一半导体图案9和其上的第二半导体图案11构成单元二极管D。在这种情形，优选的是第一半导体图案9具有比字线5a、5b、5c和5d更低的杂质浓度。这是用于减少流过反向偏置单元二极管的漏电流。第二半导体图案11可以具有比第一半导体图案9高的杂质浓度。
在另一实施例中，第一和第二半导体图案9和11可以具有与字线5a、5b、5c和5d不同的导电类型。即第一半导体图案9和第二半导体图案11可以具有第一导电型。在这种情形，单元二极管D由第一半导体图案9和字线5a、5b、5c和5d组成，并且第一半导体图案9可以具有比字线5a、5b、5c和5d和第二半导体图案11低的杂质浓度。
第一半导体图案9可以是使用由上开口7a暴露的字线5a、5b、5c和5d作为籽晶层生长的外延半导体图案，并且第二半导体图案11可以是使用第一半导体图案9作为籽晶层生长的外延半导体图案。作为替代，第一和第二半导体图案9和11可以是使用固相外延技术形成的半导体图案。因此，当字线5a、5b、5c和5d是单晶半导体图案时，第一和第二半导体图案9和11也可以是单晶半导体图案。
第一半导体图案9和字线5a、5b、5c和5d之间的界面F3可以具有与上成型层7和字线5a、5b、5c和5d之间的第四界面F4基本相同的高度。
上开口7a的上区可以用多个导电插塞13填充。导电插塞13可以是展示与第二半导体图案11欧姆接触的金属插塞。例如，导电插塞13可以是钨插塞。导电插塞13不需要被提供。在这种情形，上开口7a可以完全用单元二极管D填充。
绝缘层17可以被提供在导电插塞13和上成型层7上，并且相变材料图案21(图3中的Rp)可以被二维排列在绝缘层17。相变材料图案21可以通过贯穿绝缘层17的接触孔17a与导电插塞13直接接触。在这种情形，相变材料图案21具有限定的配置。作为替代，相变材料图案21可以通过填充接触孔17a的下电极19电连接到导电插塞3。
上电极23可以被堆叠在相变材料图案21上。层间绝缘层25被提供在具有上电极23的衬底上，并且多条平行位线29a、29b、29c和29d(图3中的BL1、BL2、BL3和BL4)设置在层间绝缘层25上。位线29a、29b、29c和29d设置为跨过字线5a、5b、5c和5d。位线29a、29b、29c和29d可以通过贯穿层间绝缘层25的多个位线接触孔25a直接接触上电极23。作为替代，位线29a、29b、29c和29d可以通过填充位线接触孔25a的接触插塞27电连接到上电极23。
根据图5A和5B中所示的实施例，一对相邻的单元二极管D和与其连接的字线(例如，第一字线5a)可以构成寄生横向双极晶体管BJT2。在这种情形，相邻的单元二极管D的第二半导体图案分别起寄生横向双极晶体管BJT2的发射极E和集电极C的作用，并且第一字线5a起寄生横向双极晶体管BJT2的基极B的作用。因此，既便选择了连接到发射极E的第三位线29c并且没有选择连接到集电极C的第四位线29d，寄生横向双极晶体管BJT2也可以运行，以便暂时产生流向非选择的第四位线29d的集电极电流Ic。在这种情形，流过字线5a的基极电流Ib可以暂时减小。集电极电流Ic是用于充电第四位线29d的负载电容或寄生电容的电流。如果集电极电流Ic的数量大，在选择的位线(即第三位线29c)产生的电信号可能不稳定，因而干扰相变存储器件读操作的成功。
然而，根据本实施例，字线5a、5b、5c和5d具有基本平的表面。即在单元二极管D之间的字线5a、5b、5c和5d的表面不提供任何凹陷区。因此，可以最小化字线5a、5b、5c和5d的电阻。结果，根据本实施例的相变存储器件的单元阵列区适于抑制寄生横向双极晶体管BJT2的运行。
此外，如图5a所示，根据本实施例的相变单元阵列区可以提供寄生垂直双极晶体管BJT1。例如，寄生垂直双极晶体管BJT1可以包括半导体衬底1、第一字线5a和连接到第一字线5a的单元二极管D的第二半导体图案11。在这种情形，半导体衬底1和第一字线5a分别用作寄生垂直双极晶体管BJT1的集电极C和基极B，并且第二半导体图案11用作寄生垂直双极晶体管BJT1的发射极E。如果寄生垂直双极晶体管BJT1的电流增益增加，流入半导体衬底1的集电极电流Ic也可以增加。因此，在半导体衬底1的外部电路区形成的MOS晶体管的电性能可能变得不稳定。然而，根据本实施例，可以最小化字线5a、5b、5c和5d的电阻，因而显著减小了寄生垂直双极晶体管BJT1的电流增益。
图6A是沿图3的I-I’线取的横截面图，用来图示根据本公开的另一实施例的相变存储器件的单元阵列区600，并且图6B是沿图3的II-II’线取的横截面图，用来图示根据本公开的另一实施例的相变存储器件的单元阵列区650。
参照图3、6A和6B，第一成型层53设置在第一导电型的半导体衬底51上。第一导电型可以是P型，并且第一成型层53可以是诸如氧化硅层的绝缘层。第一成型层53可以具有暴露半导体衬底51的预定区的多个平行第一开口53a、53b、53c和53d。第一开口53a、53b、53c和53d的下区用多条字线填充，多条字线即具有与第一导电型不同的第二导电型的第一到第四字线55a、55b、55c和55d(或图3中的WL1、WL2、WL3和WL4)。在第一导电型是P型的情形，第二导电型可以是N型。字线55a、55b、55c和55d可以是使用通过第一开口53a、53b、53c和53d暴露的半导体衬底51作为籽晶层生长的外延半导体图案。作为替代，字线55a、55b、55c和55d可以是使用固相外延技术形成的半导体图案。因此，在半导体衬底51是单晶硅的情形，字线55a、55b、55c和55d也可以是单晶半导体图案。
第一到第四缓冲线54a、54b、54c和54d可以分别设置在第一到第四字线55a、55b、55c和55d下。缓冲线54a、54b、54c和54d可以是具有半导体衬底51相同导电类型的外延半导体图案。即，缓冲线54a、54b、54c和54d可以具有第一导电型。缓冲线54a、54b、54c和54d可以改善相邻字线55a、55b、55c和55d的电隔离特性。在提供缓冲线54a、54b、54c和54d时，字线55a、55b、55c和55d的底面(例如，缓冲线54a、54b、54c和54d和字线55a、55b、55c和55d之间的第一界面F1’)可以比第一成型层53和半导体衬底51之间的第二界面F2’高。
在另一个实施例中，当没有提供缓冲线54a、54b、54c和54d时，字线55a、55b、55c和55d和半导体衬底51之间的第一界面F1’可以具有与第一成型层53和半导体衬底51之间的第二界面F2’基本相同的高度。另外，字线55a、55b、55c和55d可以是具有高于1×1019原子/平方厘米的杂质浓度重掺杂的半导体图案。
多个隔离壁57a’被提供在第一开口53a、53b、53c和53d的上区内。即，隔离壁57a’被一维排列在各条字线55a、55b、55c和55d上。因此，字线55a、55b、55c和55d的预定区被隔离壁57a’之间的第二开口57d暴露。隔离壁57a’可以是对第一成型层53具有蚀刻选择性的第二成型层。例如，在第一成型层53是氧化硅层的情形，隔离壁57a’可以是氮化硅层。相反，当第一成型层53是氮化硅层时，隔离壁57a’可以是氧化硅层。
第二开口57d的下区用分别按顺序堆叠的第一半导体图案61和第二半导体图案63填充。第一半导体图案61可以具有与字线55a、55b、55c和55d相同的导电类型；并且第二导电图63可以具有与第一半导体图案61不同的导电类型。即，第一半导体图案61和第二半导体图案63可以分别具有第二导电型和第一导电型。因此，在第一半导体图案61和其上的第二半导体图案63构成单元二极管D。在这种情形，优选地，如图5A和图5B所述，第一半导体图案61具有比字线55a、55b、55c和55d低的杂质浓度。另外，第二半导体图案63可以具有比第一半导体图案61高的杂质浓度。
作为替代，第一和第二半导体图案61和63可以具有与字线55a、55b、55c和55d不同的导电类型。即第一和第二半导体图案61和63可以具有第一导电型。在这种情形，单元二极管D由第一半导体图案61和字线55a、55b、55c和55d组成，并且第一半导体图案61可以具有比第二半导体图案63和字线55a、55b、55c和55d低的杂质浓度。
第一半导体图案61可以是与如图5A和5B所述的第一半导体图案9相同的材料层。相似地，第二半导体图案63可以是与如图5A和5B所述的第二半导体图案11相同的材料层。
第一半导体图案61和字线55a、55b、55c和55d之间的第三界面F3’可以具有与隔离壁57a’和字线55a、55b、55c和55d之间的第四界面F4’基本相同的高度。换而言之，字线55a、55b、55c和55d可以具有平表面。
第二开口57d的上区可以用多个导电插塞65填充。导电插塞65可以是具有与第二半导体图案63欧姆接触的金属插塞。例如，导电插塞65可以是钨插塞。导电插塞65不需要被提供。在这种情形，第二开口57d可以完全用单元二极管D填充。
具有与图5A和5B所述实施例相同配置的上结构可以被提供在具有导电插塞65、第一成型层53和隔离壁57a’的衬底上。即，在图5A和5B中图示的相变材料图案21和位线29a、29b、29c和29d可以设置在具有导电插塞65的衬底上。根据这些实施例，单元二极管D可以与字线55a、55b、55c和55d自对准。
图7A是沿图4的I-I’线取的横截面图，用来图示根据本公开的又一实施例的相变存储器件的单元阵列区700，并且图7B是沿图4的II-II’线取的横截面图，用来图示根据本公开的又一实施例的相变存储器件的单元阵列区750。根据该实施例，单元块中的多个相变单元可以具有与图6A和6B所述的相变单元相同的结构。然而，根据本发明的这个实施例的单元块中的相变单元不限于如图6A和6B所示的相变单元。例如，根据本实施例的单元块内的相变单元可以具有与图5A和5B所述相同的配置。因此，将省略对于相变单元结构的重复描述。
参照图4、7A和7B，多个块选择开关元件，比如第一到第四MOS存取晶体管TA1、TA2、TA3和TA4设置为与字线55a、55b、55c和55d(或图4中的WL1、WL2、WL3和WL4)的端部分相邻。第一到第四MOS存取晶体管TA1、TA2、TA3和TA4可以分别提供在半导体衬底51上的第一到第四外延半导体图案64a、64b、64c和64d上。外延半导体图案64a、64b、64c和64d可以是使用半导体衬底51作为籽晶层生长的半导体图案。另外，外延半导体图案64a、64b、64c和64d可以是P型半导体图案。作为替代，MOS存取晶体管TA1、TA2、TA3和TA4可以被直接提供在衬底51上。
第一和第三MOS存取晶体管TA1和TA3分别电连接到第一和第三字线55a和55c，即奇数字线，并且第二和第四MOS存取晶体管TA2和TA4分别电连接到第二和第四字线55b和55d，即偶数字线。在这种情形，第一和第三MOS存取晶体管TA1和TA3，即第一组MOS存取晶体管可以设置在第一和第三字线WL1和WL3的右侧，并且第二和第四MOS存取晶体管TA2和TA4，即第二组MOS存取晶体管可以设置在第二和第四字线WL2和WL4的左侧。
各个MOS存取晶体管TA1、TA2、TA3和TA4包括被提供在外延半导体图案64a、64b、64c或64d和栅极两端的源区64s和漏区64d，栅极跨越源区64s和漏区64d之间的沟道区上方。MOS存取晶体管TA1、TA2、TA3和TA4的栅极可以延伸，以用作主字线MWL1、MWL2、MWL3和MWL4。作为替代，主字线MWL1、MWL2、MWL3和MWL4可以是不同于栅极的导电层。在这种情形，主字线MWL1、MWL2、MWL3和MWL4可以通过局部互连电连接到栅极。
当从图4的平面图上看时，主字线MWL1、MWL2、MWL3和MWL4可以设置在字线WL1、WL2、WL3和WL4之间。可以根据外延半导体图案64a的顶表面的水平确定主字线MWL1、MWL2、MWL3和MWL4的水平。例如，当外延半导体图案64a的顶表面具有与单元二极管D的顶表面相同高度时，主字线MWL1、MWL2、MWL3和MWL4可以设置在导电插塞65之间，如图7B所示。换而言之，第一主字线MWL1可以设置在第一字线WL1上的导电插塞65和第二字线WL2上的导电插塞65之间的第一成型层53上，并且第二主字线MWL2可以设置在第二字线WL2上的导电插塞65和第三字线WL3上的导电插塞65之间的第一成型层53上。类似地，第三主字线MWL3可以设置在第三字线WL3上的导电插塞65和第四字线WL4上的导电插塞65之间的第一成型层53上，并且第四主字线MWL4可以设置在第四字线WL4上的导电插塞65和与第四字线相邻的第五字线上的导电插塞65之间的第一成型层53上。在没有提供导电插塞时，主字线MWL1、MWL2、MWL3和MWL4可以设置为穿过单元二极管D之间的区。
MOS存取晶体管TA1、TA2、TA3和TA4可以用第一成型层53覆盖。在这种情形，漏区64d通过穿过第一成型层53的漏接触孔57d暴露，并且源区64s通过穿过第一成型层53的源接触孔57d’暴露。另外，与漏区64d相邻的字线55a、55b、55c和55d(或WL1、WL2、WL3和WL4)的端部可以通过穿过隔离壁57a’的互连接触孔57i暴露。互连接触孔57i、漏接触孔57d’和源接触孔57s’可以分别用互连接触插塞65p、漏接触插塞65d和源接触插塞65s填充。
漏接触插塞65d通过提供在绝缘层17内的局部互连19i电连接到与漏接触插塞65s相邻的互连接触插塞65p。另外，源接触插塞65s电连接到在绝缘层17内提供的接地互连19s。
将要描述根据本发明实施例的相变存储器件的制造方法。图8A至11A是沿图3的I-I’线取的横截面图，用来描述根据本公开的实施例的相变存储器件的单元阵列区的制造方法，并且图8B至11B是沿图3的II-II’线取的横截面图，用来描述根据本公开的实施例的相变存储器件的单元阵列区的制造方法。因而，相变存储单元部通常分别在各个图8A、8B、9A、9B、10A、10B、11A和11B中，用参考标号800、850、900、950、1000、1050、1100和1150表示。
参照图3、8A和8B，下成型层3形成于第一导电型的半导体衬底1上。半导体衬底1可以是P型单晶半导体衬底。下成型层3可以由诸如氧化硅层或氮化硅层的绝缘层形成。构图下成型层3，以形成暴露半导体衬底1的预定区的多个平行下开口3a、3b、3c和3d。
参照图3、9A和9B，使用采用通过下开口3a、3b、3c和3d暴露的半导体衬底1作为籽晶层的选择性外延生长技术，形成填充下开口3a、3b、3c和3d的缓冲线2a、2b、2c和2d和字线5a、5b、5c和5d(或图3中的WL1、WL2、WL3和WL4)。当半导体衬底1是单晶半导体衬底时，缓冲线2a、2b、2c和2d和字线5a、5b、5c和5d也可以是具有单晶结构的半导体图案。缓冲线2a、2b、2c和2d用具有第一导电型的杂质掺杂，并且字线5a、5b、5c和5d用具有与第一导电型不同的第二导电型的杂质掺杂。即缓冲线2a、2b、2c和2d可以用P型杂质掺杂，并且字线5a、5b、5c和5d可以用N型杂质掺杂。缓冲线2a、2b、2c和2d和字线5a、5b、5c和5d可以使用原位掺杂技术或离子注入技术形成。优选地，字线5a、5b、5c和5d被掺杂以具有高于1×1019原子/平方厘米的杂质浓度。
作为替代，可以使用固相外延(SPE)技术形成缓冲线2a、2b、2c和2d和字线5a、5b、5c和5d。更具体地，比如多晶半导体层或非晶半导体层的半导体层形成于具有下开口3a、3b、3c和3d的衬底上，并且该半导体层被平坦化，以暴露下成型层3的顶表面。结果，在下开口3a、3b、3c和3d内形成半导体图案。使用采用半导体衬底1作为籽晶层的固相外延技术，将半导体图案结晶。在半导体衬底1具有单晶结构的情形，在固相外延工艺期间，半导体图案可以被转换为具有单晶结构。杂质离子被注入单晶半导体图案重以形成缓冲线2a、2b、2c和2d和字线5a、5b、5c和5d。可以省略形成缓冲线2a、2b、2c和2d的离子注入工艺。在这种情形，不形成缓冲线2a、2b、2c和2d。另外，在平坦化半导体层之前，可以进行固相外延工艺。当多晶半导体层或非晶半导体层由原位掺杂半导体层形成时，可以省略杂质离子注入工艺。
通过增加下成型层3的厚度，可以大大减小字线5a、5b、5c和5d的电阻。然而，根据这个实施例，基本可以避免在字线5a、5b、5c和5d之间的下成型层3内形成空洞和裂痕。这是因为字线5a、5b、5c和5d是使用上述选择性外延生长技术或固相外延技术形成的。另外，根据本实施例，由于缓冲线2a、2b、2c和2d的存在，可以增加相邻字线5a、5b、5c和5d之间的电流通路的长度。因此，可以改善字线5a、5b、5c和5d之间的电隔离性能。当形成缓冲线2a、2b、2c和2d时，字线5a、5b、5c和5d的底表面(即字线5a、5b、5c和5d和缓冲线2a、2b、2c和2d之间的第一界面F1)可以高于下成型层3和半导体衬底1之间的第二界面F2，如图9B所示。
可以省略用于形成缓冲线2a、2b、2c和2d的工艺。在这种情形，字线5a、5b，5c和5d的底表面(如字线5a、5b，5c和5d和半导体衬底1之间的第一界面F1)可以具有与下成型层3和半导体衬底1之间的第二界面F2基本相同的高度。这是因为由于不需要用于构图字线5a、5b，5c和5d的蚀刻工艺，可以避免半导体衬底1被过度蚀刻。因此，对于增加字线5a、5b，5c和5d的厚度(即高度)没有限制。
在另一个实施例中，可以利用典型的光/蚀刻工艺来形成缓冲线2a、2b、2c和2d和字线5a、5b，5c和5d，而不使用下成型层3的和选择性外延生长技术。详细地，缓冲线2a、2b、2c和2d和字线5a、5b、5c和5d可以如下形成：通过按顺序在半导体衬底1上形成具有第一导电型的下外延半导体层和具有与第一导电型不同的第二导电型的上外延半导体层，并且构图上外延半导体层和下外延半导体层。然后在具有缓冲线2a、2b、2c和2d和字线5a、5b，5c和5d的衬底上形成绝缘层，并且该绝缘层被平坦化，以形成对应于下成型层3的字线隔离层。可以省略用于形成下外延半导体层的工艺。在这种情形，不形成缓冲线2a、2b、2c和2d。
在又一实施例中，缓冲线2a、2b、2c和2d和字线5a、5b，5c和5d可以利用沟槽隔离技术形成于半导体衬底1内。例如，选择性地蚀刻半导体衬底1的预定区，以形成界定多个平行有源区的沟槽区，并且在具有沟槽区的衬底上形成诸如氧化硅层的绝缘层。平坦化该绝缘层以形成保留在沟槽区内并且对应于下成型层3的沟槽绝缘层(例如，字线隔离层)。然后将杂质离子注入有源区，以形成缓冲线2a、2b、2c和2d和字线5a、5b、5c和5d。可以省略用于形成缓冲线2a、2b、2c和2d的离子注入工艺。
上成型层7形成于具有字线5a、5b、5c和5d的衬底上。上成型层7可以由与下成型层3相同的材料层形成。作为替代，上成型层7可以由与下成型层3不同的材料层形成。例如，当下成型层3由氧化硅层形成时，上成型层7可以由氮化硅层形成。相似地，当下成型层3由氮化硅层形成时，上成型层7可以由氧化硅层形成。
构图上成型层7，以形成暴露字线5a、5b、5c和5d的预定区的多个上开口7a。可以构图上成型层7，以便从俯视图看时，上开口7a可以被两维排列。考虑到与字线5a、5b、5c和5d的对准误差，可以形成具有比字线5a、5b、5c和5d的宽度小的宽度的上开口7a。
参照图3、10A和10B，使用采用由上开口7a暴露的字线5a、5b、5c和5d作为籽晶层的选择性外延生长技术，形成填充上开口7a的下区的单元二极管D。形成各个单元二极管D，以具有按顺序堆叠的第一和第二半导体图案9和11。第一半导体图案9使用被暴露的字线5a、5b、5c和5d作为籽晶层形成，并且第二半导体图案11使用第一半导体图案9作为籽晶层形成。因此，在字线5a、5b、5c和5d是单晶半导体图案的情形，也可以形成第一和第二半导体图案9和11，以具有单晶结构。
根据该实施例，使用上成型层7和选择性外延生长技术，形成单元二极管D。换言之，不需要任何形成分离的单元二极管的蚀刻工艺。结果，可以避免在形成单元二极管D期间，单元二极管D之间的字线5a、5b、5c和5d被过度蚀刻。因此，第一半导体图案9和字线5a、5b、5c和5d之间的第三界面F3与上成型层7和字线5a、5b、5c和5d之间的第四界面F4可以具有基本相同的高度。换言之，既便在形成第一和第二半导体图案9和11之后，字线5a、5b、5c和5d的顶表面也可以具有基本平的表面。
第一半导体图案9用与字线5a、5b、5c和5d相同导电类型的杂质掺杂，并且第二半导体图案11用与字线5a、5b、5c和5d不同导电类型的杂质掺杂。此外，第一半导体图案9可以被掺杂以具有与第二半导体图案11不同的杂质浓度。例如，第一半导体图案9形成以具有比第二半导体图案11相对低的杂质浓度。这是用来最小化流过被施加反偏压的单元二极管的漏电流。反偏压可以在读模式或编程模式被施加到非选择的相变单元的单元二极管D。此外，第一半导体图案9可以形成以具有比字线5a、5b、5c和5d低的杂质浓度。第一和第二半导体图案9和11可以使用原位掺杂技术或离子注入技术掺杂。
在另一实施例中，第一和第二半导体图案9和11可以用具有与字线5a、5b、5c和5d不同导电类型的杂质掺杂。在这种情形，单元二极管D由第一半导体图案9和字线5a、5b、5c和5d构成，并且优选地第一半导体图案9形成以具有比第二半导体图案11和字线5a、5b、5c和5d低的杂质浓度。
在又一个实施例中，单元二极管D可以使用固相外延技术形成。更详细地，非晶半导体图案或多晶半导体图案形成在上开口7a、7b、7c和7d内，并且半导体图案使用采用字线5a、5b、5c和5d作为籽晶层的固相外延技术被结晶化。接着，掺杂离子被注入结晶化的半导体图案以形成第一和第二半导体图案9和11。
随后，在具有第二半导体图案11的衬底上形成诸如金属层的导电层，并且所述导电层被平坦化以形成填充上开口7a的上区的导电插塞13。导电插塞13可以由具有与第二半导体图案11欧姆接触的导电层形成。例如，所述导电插塞13可以由与P型半导体和N型半导体都具有欧姆接触的钨层或氮化钛层形成。在形成导电插塞13之前，诸如硅化钴层的金属硅化物层12可以形成于第二半导体图案11的表面上。可以省略形成金属硅化物层12的工艺和/或形成导电插塞13的工艺。当省略形成金属硅化物层12和导电插塞13的工艺时，单元二极管D可以形成以完全填充上开口7a。绝缘层17形成于具有导电插塞13的衬底上。
参照图3、11A和11B，构图绝缘层17，以形成多个暴露导电插塞13的接触孔17a。下电极19形成于接触孔17a内。下电极19可以由氮化钛层形成。在具有下电极19的衬底上按顺序形成相变材料层和上电极层。相变材料层可以由硫族化物层形成，并且上电极层可以由诸如钛层的导电层形成。上电极层和相变材料层被构图以形成多个覆盖下电极19的相变材料图案21和堆叠在相变材料图案21上的上电极23。
可以省略用于形成下电极19的工艺。在这种情形，相变材料图案21通过接触孔17a与导电插塞13直接接触。因而，相变材料图案21形成以具有限定的配置，并且导电插塞13用作下电极。
层间绝缘层25形成于具有上电极23的衬底上。构图层间绝缘层25，以形成暴露上电极23的多个位线接触孔25a。位线接触插塞27形成于位线接触孔25a内，并且诸如金属层的导电层形成于具有位线接触插塞27的衬底上。构图导电层以形成覆盖位线接触插塞27的多条位线29a。位线29a形成以跨过字线5a、5b、5c和5d(或图3中的WL1，WL2，WL3和WL4)。钝化层31形成于具有位线29a、29b、29c和29d的衬底上。
图12A至图15A是沿图3的I-I’线取的横截面图，并且图12B至图15B是沿图3的II-II’线取的横截面图，用来描述制造根据本发明另一实施例的相变存储器件的单元阵列区的制造方法。因而，在各个图12A、12B、13A、13B、14A、14B、15A和15B中，相变存储器件部分通常分别用参考标号1200、1250、1300、1350、1400、1450、1500和1550表示。参照图3、12A和12B，第一成型层53形成于第一导电型的半导体衬底51上。半导体衬底51可以是P型单晶半导体衬底、并且第一成型层53可以由诸如氮化硅层和氧化硅层的绝缘层形成。构图第一成型层53，以形成暴露半导体衬底51的预定区的多个第一开口53a、53b、53c和53d。使用采用由第一开口53a、53b、53c和53d暴露的半导体衬底51作为籽晶层的选择性外延生长技术，按顺序形成填充第一开口53a、53b、53c和53d下部的多条缓冲线54a、54b、54c和54d和多条字线55a、55b、55c和55d(或图3中的WL1、WL2、WL3和WL4)。另外，当半导体衬底51是单晶半导体衬底时，缓冲线54a、54b、54c和54d和字线55a、55b、55c和55d也可以是具有单晶结构的半导体图案。
缓冲线54a、54b、54c和54d用具有第一导电型的杂质掺杂，字线55a、55b、55c和55d用具有与第一导电型不同的第二导电型的杂质掺杂。即缓冲线54a、54b、54c和54d可以用P型杂质掺杂，并且字线55a、55b、55c和55d可以用N型杂质掺杂。缓冲线54a、54b、54c和54d和字线55a、55b、55c和55d可以使用原位掺杂技术或离子注入技术掺杂。此外，字线55a、55b、55c和55d可以被掺杂以具有高于1×1019原子/平方厘米的杂质浓度。
在另一实施例中，缓冲线54a、54b、54c和54d和字线55a、55b、55c和55d可以使用固相外延技术和离子注入技术形成，如图9A和9B所述。
通过增加第一成型层53的厚度，可以大大减小字线55a、55b、55c和55d的电阻。根据这个实施例，基本上可以避免在字线55a、55b、55c和55d之间的第一成型层53内形成空洞和裂痕。这是因为字线55a、55b、55c和55d使用上述选择性外延生长技术或固相外延技术形成。另外，由于缓冲线54a、54b、54c和54d的存在，可以改善字线55a、55b、55c和55d之间的电隔离性能。在形成缓冲线54a、54b、54c和54d时，字线55a、55b、55c和55d的底表面(如字线55a、55b、55c和55d和缓冲线54a、54b、54c和54d之间的第一界面F1’)可以比第一成型层53和半导体衬底51中间的界面F2’高，如图12B所示。
可以省略形成缓冲线54a、54b、54c和54d的工艺。在这种情形，字线55a、55b、55c和55d的底表面(如字线55a、55b、55c和55d和缓冲线54a、54b、54c和54d之间的第一界面F1’)可以具有与第一成型层53和半导体衬底51中间的界面F2’基本相同的高度。这是因为不需要任何构图缓冲线54a、54b、54c和54d和字线55a、55b、55c和55d的工艺。因此，对于增加字线55a、55b、55c和55d的厚度(即高度)没有限制。
参照图3、13A和13B，填充第一开口53a、53b、53c和53d上区的第二成型层形成于具有字线55a、55b、55c和55d的衬底上。第二成型层可以由对于第一成型层53具有蚀刻选择性的绝缘层形成。例如，当第一成型层53由氧化硅层形成时，第二成型层可以由氮化硅形成。作为替代，当第一成型层53由氮化硅层形成时，第二成型层可以由氧化硅层形成。
第二成型层被平坦化，以暴露第一成型层53的顶表面。结果，在第一开口53a、53b、53c和53d的上区中形成第二成型层图案57a、57b、57c和57d。例如，蚀刻掩膜59或光致抗蚀剂图案形成于具有第二成型层图案57a、57b、57c和57d的衬底上。光致抗蚀剂59形成以具有跨过字线55a、55b、55c和55d的多个平行开口59a、59b、59c和59d。
参照图3、14A和14B，使用光致抗蚀剂图案59作为蚀刻掩膜，选择性地蚀刻第二成型层图案57a、57b、57c和57d，从而形成暴露字线55a、55b、55c和55d的预定区的多个第二开口57d。结果，一维排列的隔离壁57a’形成于各条字线55a、55b、55c和55d上，如图14A所示。根据本实施例，第二开口57d可以与字线55a、55b、55c和55d自对准。即第二开口57d形成以具有与字线55a、55b、55c和55d相同的宽度，如图14B所示。然后去除光致抗蚀剂图案59。
参照图3、15A和15B，多个单元二极管D形成于第二开口57d的下区内。单元二极管D可以使用如图10A和10B所述的选择性外延生长技术或固相外延技术形成。结果，各个单元二极管D形成以具有按顺序堆叠的第一半导体图案61和第二半导体图案63。第一半导体图案61形成以具有与字线55a、55b、55c和55d相同的导电类型，并且第二半导体图案63形成以具有与第一半导体图案61不同的导电类型。作为替代，第一和第二半导体图案61和63可以用具有与字线55a、55b、55c和55d不同导电类型的杂质掺杂。在这种情形，单元二极管D由第一半导体图案61和字线55a、55b、55c和55d构成，第一半导体图案61可以形成以具有比第二半导体图案63和字线55a、55b、55c和55d低的杂质浓度。
接着，使用与参考图10A和10B所述的实施例相同的方法，可以在第二开口57d的上区内形成多个金属硅化物层64和多个导电插塞65。可以省略形成金属硅化物的工艺和/或形成导电插塞65的工艺。当省略形成金属硅化物的工艺和形成导电插塞65的工艺时，单元二极管D可以形成以完全填充第二开口57d。使用与参考图11A和11B所述相同的方法，还在具有导电插塞65的表面上形成多个相变材料图案和多条位线。
根据本公开，使用成型层和选择性外延生长技术将字线和单元二极管形成于半导体衬底上。因此，既便为了减小字线的电阻而增加字线的厚度(即高度)，所述技术也可以避免在字线之间产生空洞和裂痕。此外，不需要任何伴随蚀刻工艺的构图工艺来形成字线和单元二极管。因此，该技术可以避免半导体衬底和字线产生凹陷。结果，由于在限定区没有工艺缺陷的情况下可以最小化电阻，所以可以显著地抑制相变单元阵列区内寄生双极晶体管的运行。
虽然已经参照附图在这里描述了示范性实施例，可以理解为本发明不仅限于这些确定的实施例，并且本领域的普通技术人员可以在不脱离本发明的原则和精神的范围的情况下，可以在这些实施例中作出各种改变和修正。所有这样的改变和修正旨在被包括在权力要求阐述的本发明的范围之内。
本申请要求于2005年2月24日在韩国知识产权局提交的韩国专利申请No.10-2005-0015564的优先权，其全部内容引入于此作为参考。

Claims (69)

1.一种相变存储器件，包括：
第一导电型的半导体衬底；
在所述半导体衬底上的多条平行字线，所述字线具有不同于第一导电型的第二导电型并且具有基本平的顶表面；
沿各条所述字线的字线长度方向一维排列的多个第一半导体图案，所述第一半导体图案具有第一导电型或第二导电型；
在所述第一半导体图案上的第二半导体图案，所述第二半导体图案具有第一导电型；
具有所述第二半导体图案的衬底上的绝缘层，所述绝缘层填充所述字线之间的间隙区、所述第一半导体图案间的间隙区和所述第二半导体图案之间的间隙区；和
多个二维排列于所述绝缘层上的相变材料图案，所述相变材料图案分别电连接到所述第二半导体图案。
2.根据权力要求1的相变存储器件，其中所述第一导电型是P型，所述第二导电型是N型。
3.根据权力要求1的相变存储器件，其中所述半导体衬底和所述字线之间的界面具有与相邻于所述字线的半导体衬底的表面基本相同的高度。
4.根据权力要求1的相变存储器件，还包括多条夹置于所述字线和半导体衬底之间的缓冲线，
其中所述缓冲线具有与所述半导体衬底相同的导电类型，并且所述字线和缓冲线之间的界面比所述绝缘层和半导体衬底之间的界面高。
5.根据权力要求1的相变存储器件，其中所述字线是使用通过绝缘层暴露的半导体衬底作为籽晶层生长的半导体图案或使用固态相延伸技术形成的半导体图案。
6.根据权力要求1的相变存储器件，其中所述第一半导体图案是使用通过绝缘层暴露的字线作为籽晶层生长的半导体图案，并且所述第二半导体图案是使用所述第一半导体图案作为籽晶层生长的半导体图案。
7.根据权力要求1的相变存储器件，其中所述第一和第二半导体图案是使用固相外延技术形成的半导体图案。
8.根据权力要求1的相变存储器件，其中所述第一半导体图案具有低于所述第二半导体图案和字线的杂质浓度。
9.根据权力要求1的相变存储器件，还包括：
提供于具有相变材料图案的衬底上的层间绝缘层；和
多条设置在所述层间绝缘层上的位线，
其中所述位线通过贯通所述层间绝缘层的位线接触孔电连接到所述相变材料图案并且设置跨过所述字线。
10.根据权力要求1的相变存储器件，其中所述字线、所述第一半导体图案和所述第二半导体图案是单晶半导体。
11.根据权力要求1的相变存储器件，还包括：
设置为与所述字线的端部相邻的第一组开关元件和第二组开关元件，所述开关元件形成于所述半导体衬底上或所述半导体衬底上的外延半导体图案上；和
设置在所述字线之间以分别控制所述开关元件的多条主字线，
其中第一组开关元件分别电连接到所述字线的奇数字线，并且第二组开关元件分别电连接到所述字线的偶数字线。
12.根据权力要求11的相变存储器件，其中第一和第二组开关元件是MOS存取晶体管，所述主字线分别电连接到所述MOS存取晶体管的栅极，并且所述字线分别电连接到所述MOS存取晶体管的漏区。
13.根据权力要求11的相变存储器件，还包括多个夹置于所述第二半导体图案和相变材料图案之间且设置在绝缘层内的导电插塞，
其中所述主字线设置在所述导电插塞之间。
14.一种相变存储器件，包括：
第一导电型的半导体衬底；
在所述半导体衬底上提供的下成型层，以具有暴露所述半导体衬底预定区的多个平行下开口；
填充所述下开口的多条字线，所述字线具有与第一导电型不同的第二导电型，并且具有基本平的顶表面。
覆盖所述字线和下成型层的上成型层，所述上成型层具有多个暴露所述字线预定区的上开口；
提供于上开口内的第一半导体图案，所述第一半导体图案具有第一导电型或第二导电型；
堆叠于第一半导体图案上并且位于上开口内的第二半导体图案，所述第二半导体图案具有第一导电型；并且
设置在所述第二半导体图案上方并且分别电连接到第二半导体图案的多个相变材料图案，
其中所述字线和第一半导体图案之间的界面具有与所述字线和上成型层之间的界面基本相同的高度。
15.根据权力要求14的相变存储器件，其中所述第一导电型是P型，并且所述第二导电型是N型。
16.根据权力要求14的相变存储器件，其中所述半导体衬底和字线之间的界面具有与所述半导体衬底和下成型层之间的界面基本相同的高度。
17.根据权力要求14的所述相变存储器件，还包括夹置于所述字线和半导体衬底之间的多条缓冲线，
其中所述缓冲线具有与所述半导体衬底相同的导电类型，并且所述字线和缓冲线之间的界面比所述下成型层和半导体衬底之间的界面高。
18.根据权力要求14的所述相变存储器件，其中所述字线是使用通过绝缘层暴露的半导体衬底作为籽晶层生长的半导体图案或使用固态相延伸技术形成的半导体图案。
19.根据权力要求14的所述相变存储设备，其中所述第一半导体图案是使用通过绝缘层暴露的字线作为籽晶层生长的半导体图案，并且所述第二半导体图案是使用所述第一半导体图案作为籽晶层生长的半导体图案。
20.根据权力要求14的所述相变存储器件，其中所述第一和第二半导体图案是使用固相外延技术形成的半导体图案。
21.根据权力要求14的所述相变存储器件，其中所述第一半导体图案具有比第二半导体图案和字线低的杂质浓度。
22.根据权力要求14的所述相变存储器件，还包括：
提供于具有所述相变材料图案的衬底上的层间绝缘层；和
设置于所述层间绝缘层上以便跨过所述字线的多条位线，
其中所述位线通过贯通所述层间绝缘层的位线接触孔电连接到所述相变材料图案。
23.根据权力要求14的所述相变存储器件，其中所述字线、所述第一半导体图案和所述第二半导体图案是单晶半导体。
24.根据权力要求14的所述相变存储器件，还包括：
设置在相邻于所述字线端部的第一组MOS存取晶体管和第二组MOS存取晶体管，所述MOS存取晶体管形成于半导体衬底上或在半导体衬底上的外延半导体图案上；和
设置在所述字线之间用来分别控制所述MOS存取晶体管的多条主字线，
其中所述第一组MOS存取晶体管的漏区分别电连接到所述字线的奇数字线，并且所述第二组MOS存取晶体管的漏区分别电连接到所述字线的偶数字线。
25.根据权力要求24的所述相变存储器件，其中所述主字线还分别电连接到所述MOS存取晶体管的栅极。
26.根据权力要求24的所述相变存储器件，其中所述主字线设置在相邻半导体图案之间。
27.一种相变存储器件，包括：
第一导电型的半导体衬底；
在所述半导体衬底上提供的下成型层，以具有多个暴露半导体衬底预定区的平行第一开口；
填充所述第一开口的下区的多条字线，所述字线具有与第一导电型不同的第二导电型，并且具有基本平的顶表面。
设置在所述第一开口的上区内的多个隔离壁，以提供暴露所述字线预定区的多个第二开口，所述隔离壁由对所述第一成型层具有蚀刻选择性的第二成型层构成；
在第二开口内的第一半导体图案，所述第一半导体图案具有第一导电型或第二导电型；
堆叠在所述第一半导体图案上并且位于第二开口内的第二半导体图案，所述第二半导体图案具有第一导电型；和
多个设置在所述第二半导体图案上方并且分别电连接到第二半导体图案的多个相变材料图案，
其中所述字线和第一半导体图案之间的界面具有与所述字线和所述隔离壁之间的界面基本相同的高度。
28.根据权力要求27的所述相变存储器件，其中所述第一导电型是P型，并且第二导电型是N型。
29.根据权力要求27的所述相变存储器件，其中所述半导体衬底和字线之间的界面具有与所述半导体衬底和第一成型层之间的界面基本相同的高度。
30.根据权力要求27的所述相变存储器件，还包括设置在所述字线和半导体衬底之间的多条缓冲线，
其中所述缓冲线具有与所述半导体衬底相同的导电类型，并且所述字线和缓冲线之间的界面比所述第一成型层和半导体衬底之间的界面高。
31.根据权力要求27的所述相变存储器件，其中所述字线是使用通过绝缘层暴露的半导体衬底作为籽晶层生长的半导体图案或使用固态相延伸技术形成的半导体图案。
32.根据权力要求27的所述相变存储器件，其中所述第一半导体图案是使用通过绝缘层暴露的字线作为籽晶层生长的半导体图案，并且所述第二半导体图案是使用所述第一半导体图案作为籽晶层生长的半导体图案。
33.根据权力要求27的所述相变存储器件，其中所述第一和第二半导体图案是使用固相外延技术形成的半导体图案。
34.根据权力要求27的所述相变存储器件，其中所述第一半导体图案具有比所述第二半导体图案和字线低的杂质浓度。
35.根据权力要求27的所述相变存储器件，还包括：
提供于具有相变材料图案的衬底上的层间绝缘层；和
设置在所述层间绝缘层上以便跨过所述字线的多条位线，
其中所述位线通过贯通所述层间绝缘层的位线接触孔电连接到所述相变材料图案。
36.根据权力要求27的所述相变存储器件，其中所述字线、所述第一半导体图案和所述第二半导体图案是单晶半导体。
37.根据权力要求27的所述相变存储器件，还包括：
设置与所述字线端部相邻的第一组MOS存取晶体管和第二组MOS存取晶体管，所述MOS存取晶体管形成于所述半导体衬底上或所述半导体衬底上的外延半导体图案上；和
设置在所述字线之间用来分别控制所述CMOS存取晶体管的多条主字线，
其中所述第一组CMOS存取晶体管的漏区分别电连接到所述字线的奇数字线，并且所述第二组CMOS存取晶体管的漏区分别电连接到所述字线的偶数字线。
38.根据权力要求37的所述相变存储器件，其中所述主字线分别电连接到所述CMOS存取晶体管的栅极。
39.根据权力要求37的所述相变存储器件，其中所述主字线设置在所述半导体图案之间。
40.一种制造相变存储器件的方法，包括：
在第一导电型的半导体衬底上，形成多条平行字线和填充所述字线之间间隙区的字线隔离层，所述字线形成以具有与所述第一导电型不同的第二导电型；
在所述字线和字线隔离层上形成上成型层，
构图所述上成型层以形成暴露所述字线预定区的多个上开口；
在所述上开口内顺序形成第一半导体图案和第二半导体图案，所述第一半导体图案形成以具有所述第一导电型或第二导电型，并且所述第二半导体图案形成以具有第一导电型；并且
分别在所述第二半导体图案上方形成多个相变材料图案，所述相变材料图案分别电连接到所述第二半导体图案。
41.根据权力要求40的所述方法，其中形成所述字线和字线隔离层包括：
提供第一导电型的半导体衬底；
在所述半导体衬底上，形成具有与所述第一导电型不同的第二导电型的上外延层；
构图所述上外延半导体层，以形成多个平行上外延半导体图案；
在具有上外延半导体图案的衬底上形成绝缘层；并且
使所述绝缘层平坦化，以暴露所述上外延半导体图案的顶表面。
42.根据权力要求40的所述方法，还包括在所述字线下形成缓冲线。
43.根据权力要求42的方法，其中形成所述缓冲线、字线和字线隔离层包括：
提供第一导电型的半导体衬底；
在所述半导体衬底上，顺序形成具有第一导电型的下外延半导体层和具有与第一导电型不同的第二导电型的上外延半导体层；
构图所述上外延半导体层和下外延半导体层，以形成按顺序堆叠的下外延半导体图案和上外延半导体图案；
在具有上外延半导体图案的衬底上形成绝缘层；并且
使所述绝缘层平坦化，以暴露所述上外延半导体图案的顶表面。
44.根据权力要求40的所述方法，其中形成所述字线和字线隔离层包括：
在第一导电型的半导体衬底上形成下成型层；
构图所述下成型层，以形成暴露所述半导体衬底预定区的多个平行下开口；并且
在所述下开口内使用选择性外延生长技术或固相外延技术，形成多条半导体线，其中所述半导体线形成以具有与第一导电型不同的第二导电型。
45.根据权力要求44的所述方法，还包括在所述半导体线形成之前，使用选择性外延生长技术或固相外延技术，在所述下开口的下区内形成多条缓冲线，其中所述缓冲线形成以具有第一导电型。
46.根据权力要求40的所述方法，其中形成所述字线和字线隔离层包括：
在具有第一导电型的半导体衬底的预定区中形成沟槽隔离层，以界定多个平行有源区；并且
将具有与所述第一导电型不同的第二导电型的杂质离子注入所述有源区，以形成第二导电型的字线。
47.根据权力要求46的所述方法，还包括在形成所述字线之前或之后，将第一导电型的杂质离子注入所述有源区以在所述字线下形成第一导电型的缓冲线。
48.根据权力要求40的所述方法，其中使用选择性外延生长技术或固相外延技术形成所述第一和第二半导体图案。
49.根据权力要求40的所述方法，还包括，在所述第二半导体图案上分别形成多个导电插塞，其中所述导电插塞以及第一和第二半导体图案形成于所述上开口内。
50.根据权力要求40的所述方法，其中所述第一导电型是P型，并且第二导电型是N型。
51.根据权力要求40的所述方法，其中所述半导体衬底是单晶半导体衬底，并且所述字线、第一半导体图案和第二半导体图案是单晶半导体图案。
52.根据权力要求40的所述方法，其中所述第一半导体图案形成以具有比所述第二半导体图案和字线低的杂质浓度。
53.根据权力要求40的所述方法，还包括：
在具有所述相变材料图案的衬底上形成层间绝缘层；
构图所述层间绝缘层，以形成暴露所述相变材料图案的位线接触孔；并且
在所述层间绝缘层上形成覆盖所述位线接触孔的多条位线，其中所述位线形成以跨过所述字线。
54.一种制造相变存储器件的方法，包括：
在第一导电型的半导体衬底上形成第一成型层；
构图所述第一成型层，以形成暴露所述半导体衬底预定区的第一开口；
在所述第一开口的下区形成多条字线，所述字线形成以具有与所述第一导电型不同的第二导电型；
形成填充所述第一开口上区的第二成型层图案，所述第二成型层图案由对所述第一成型层具有蚀刻选择性的绝缘层形成；
构图所述第二成型层，以形成提供暴露所述字线的预定区的多个第二开口的隔离壁；
在所述第二开口内顺序形成第一半导体图案和第二半导体图案，所述第一半导体图案形成以具有第一导电型或第二导电型，并且第二半导体图案形成以具有第一导电型；并且
在所述第二半导体图案上方形成多个相变材料图案，所述相变材料图案分别电连接到所述第二半导体图案。
55.根据权力要求54的所述方法，其中所述第一导电型是P型，并且所述第二导电型是N型。
56.根据权力要求54的方法，其中所述第一成型层由氧化硅层形成，并且第二成型层图案由氮化硅层形成。
57.根据权力要求54的所述方法，其中所述字线使用选择性外延生长技术或固相外延技术形成。
58.根据权力要求54的所述方法，还包括在形成所述字线之前，使用选择性外延生长技术或固相外延技术在由第一开口暴露的所述半导体衬底上形成缓冲线，其中所述缓冲线形成以具有第一导电型。
59.根据权力要求54的所述方法，其中形成第二成型层图案包括：
形成对在所述字线的衬底上的第一成型层具有蚀刻选择性的第二成型层；并且
使所述第二成型层平坦化，以暴露所述第一成型层的顶表面。
60.根据权力要求59的所述方法，其中所述第一成型层由氧化硅层形成，并且所述第二成型层由氮化硅层形成。
61.根据权力要求54的方法，其中形成隔离壁包括：
在具有所述第二成型层图案的衬底上形成光致抗蚀剂图案，所述光致抗蚀剂图案形成以具有跨过所述字线的多个开口；并且
使用所述光致抗蚀剂图案作为蚀刻掩膜，蚀刻所述第二成型层图案，以形成暴露所述字线预定区的多个第二开口。
62.根据权力要求54的所述方法，其中所述第一半导体图案形成以具有比所述第二半导体图案和字线低的掺杂浓度。
63.根据权力要求54的所述方法，其中使用选择性外延生长技术或固相外延技术形成所述第一和第二半导体图案。
64.根据权力要求54的方法，还包括在所述第二半导体图案上分别形成多个导电插塞，其中所述导电插塞以及第一和第二半导体图案在所述第二开口内形成。
65.根据权力要求64的所述方法，其中形成导电插塞包括：
在具有所述第二半导体图案的衬底上形成金属层；并且
使所述金属层平坦化，以暴露所述第一成型层的表面和隔离壁的表面。
66.根据权力要求65的所述方法，还包括在形成所述金属层之前，在所述第二半导体图案表面上选择性地形成金属硅化物层。
67.根据权力要求54的所述方法，其中所述第一开口形成以形成相互平行的线形配置。
68、根据权力要求54的所述方法，其中所述半导体衬底是单晶半导体衬底，并且所述字线、第一半导体图案和第二半导体图案是单晶半导体图案。
69.根据权力要求54的所述方法，还包括：
在具有所述相变材料图案的衬底上形成层间绝缘层；
构图所述层间绝缘层，以形成暴露所述相变材料图案的位线接触孔；并且
在所述层间绝缘层上形成覆盖所述位线接触孔的多条位线，
其中形成所述位线跨过所述字线。
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