CN101866882A

CN101866882A - 可抑制选通二极管之间串扰电流的相变存储器及制备方法

Info

Publication number: CN101866882A
Application number: CN 201010166065
Authority: CN
Inventors: 李宜瑾; 宋志棠; 凌云; 张超
Original assignee: Shanghai Institute of Microsystem and Information Technology of CAS
Current assignee: Shanghai Institute of Microsystem and Information Technology of CAS
Priority date: 2010-04-29
Filing date: 2010-04-29
Publication date: 2010-10-20
Anticipated expiration: 2030-04-29
Also published as: CN101866882B

Abstract

本发明微电子技术领域，公开了可抑制选通二极管之间串扰电流的相变存储器的制备方法，其主要特征在于，在P型半导体衬底上形成重掺杂的N型半导体，在重掺杂的N型半导体上方形成一个本征半导体；对本征半导体有间隔的进行刻蚀形成多个位线方向隔离沟槽，将本征半导体分割形成多个选通二极管，并且刻蚀的位线方向隔离沟槽深入到重掺杂的N型半导体字线以内，在所述的沟槽内形成绝缘介质层；设置多个相变存储单元分别位于P型半导体的上方，并且分别与多个位线相连。本发明还揭露了一种可抑制选通二极管之间串扰电流的相变存储器，完全与CMOS工艺兼容，具有简单易操作，易实现的特点，用于高密度相变存储器，可降低成本，提高存储单元的可靠性。

Description

可抑制选通二极管之间串扰电流的相变存储器及制备方法

技术领域

本发明属于微纳电子技术领域，涉及相变存储器，尤其是介绍了多种可抑制选通二极管之间串扰电流的相变存储器及其制备方法，这些方法可以单一使用，也可以组合使用。

背景技术

相变存储器技术是基于Ovshinsky在20世纪60年代末、70年代初提出的相变薄膜可以应用于相变存储介质的构想建立起来的，是一种价格便宜、性能稳定的存储器件。相变存储器可以做在硅晶片衬底上，其关键材料是可记录的相变薄膜、加热电极材料、绝热材料和引出电极材料等。相变存储器的基本原理是利用电脉冲信号作用于器件单元上，使相变材料在非晶态与多晶态之间发生可逆相变，通过分辨非晶态时的高阻与多晶态时的低阻，可以实现信息的写入、擦除和读出操作。

相变存储器由于具有高速度读取、高可擦写次数、非易失性、原件尺寸小、功耗低、抗震动和抗辐射等优点，被国际半导体工业协会认为最有可能取代目前的FLASH存储器，成为未来非易失存储器主流产品和最先成为商用产品的器件。

典型的相变存储单元中，使用MOS管作为选通管，但是由于相变存储器的写操作电流大，MOS管在工艺尺寸不断减小后很难提供足够的驱动电流。意法半导体公司曾提出用双极性晶体管来代替MOS管作为相变存取单元的选通管，解决了相变存储器中写操作电流大的问题，但是其单元面积很难再缩小，不能满足存储单元的高集成度的要求。

在2006年名称为“使用二极管的相变存储器件及制造方法”的中国专利(公开号CN1832190A)中，韩国三星电子株式会社公开了用PN二极管作为选通管用于相变存储器的方法来解决相变存储器密度进一步提高遇到的问题。该专利中使用了一种P+/N-/N+结构的二极管作为选通管，但是也遇到了一些问题，比如用该方法制备的二极管选通工作时会对邻近的二极管产生较大的干扰电流，干扰对邻近单元的读写操作。

下面，介绍一下产生串扰电流的原因。如图1所示，是使用二极管作为选通管的相变存储器阵列示意图，在进行读写操作时，选择的相变存储单元Rp的位线BL2加电压或者电流，字线WL1接地。同一字线WL1中，未被选中的相变存储单元的位线BL1到BLi接地，不进行操作。当选中的相变存储单元Rp进行操作时，二极管D2导通，二极管的P型半导体中的空穴作为少子漂移扩散到相邻的二极管D2中，产生漏电流I1。由于使用二极管作为选通管的相变存储器的特点就是高密度集成，因此二极管之间的距离是很小的，通常为一个特征尺寸，则空穴漂移扩散到相邻二极管的数量较大，产生的漏电流较大，因此会对未操作的相变单元的特性产生影响，从而影响了存储数据的保持能力，减弱了存储器的可靠性。

从更为微观的角度去分析漏电流产生的原因，图2是三星的发明中同一条字线上二极管及存储单元阵列的结构示意图，其结构对应于图1中所示的字线WL1上的二极管阵列和相变存储单元。在P型衬底11上制备出了重掺杂的N型半导体12作为图1中的字线WL1，半导体层13、14、15分别是图1中所示选通二极管D1、D2、Di的轻掺杂的N型半导体，半导体层16、17、18分别是图1中所示所示选通二极管D1、D2、Di的重掺杂的P型半导体。当对选中的Rp存储单元进行操作时，位线113(BL2)加电压或者电流，字线12(WL1)接地，其他的位线112、114接地，这时选通二极管D2导通，其P型半导体17中的空穴会扩散漂移到D1-Di等相邻二极管的N型半导体13、15中。漏电流较大的原因是P型半导体17是重掺杂的，N型半导体14是轻掺杂的，而N型半导体14的复合能力很弱，不能将更多的空穴复合掉，因此会有更多的空穴在电场的作用下漂移到相邻的二极管中。

为减小选通二极管之间的串扰电流，在美国专利“DUAL TRENCH ISOLATIONFOR A PHASE-CHANGE MEMORY CELL AND METHOD OF MAKING SAME”(公开号：US2002/0081807A1)中，Daniel Xu等发明了一种减小干扰电流的方法，即通过在二极管之间的浅隔离层下增加一层N型半导体来减小干扰电流。

图4是Daniel Xu等的专利中同一条字线上二极管及存储单元阵列的结构示意图。与三星发明的结构相比，就是在两个二极管之间的绝缘介质层19下增加了N型半导体层115。然而制备此种结构需要在现有制备过程中增加离子注入以及后续的退火工艺步骤，由此来增加绝缘介质层19下的N型半导体层115，显然，工艺步骤的增加必然带来成本的增加，而且由于两个二极管之间的距离很短，增加的N型半导体层能复合的空穴数量极为有限，因此减小漏电流的能力相对仍然较弱。

经过上面的讨论，减小漏电流的根本途径就是减小漂移扩散到未选中的二极管中的空穴的数量。因此，如何能使串扰电流减小、但又不增加工艺步骤的简单且易于实现的制备方法，实已成为本领域亟待解决的技术问题。

发明内容

本发明要解决的技术问题在于提供了多种可抑制选通二极管之间串扰电流的相变存储器及其制备方法，用于高密度相变存储器，可降低成本，提高存储单元的可靠性。其中多种方法可以单独使用，也可以相互组合使用。

本发明揭露的第一种可抑制选通二极管之间串扰电流的相变存储器的制备方法，包括以下步骤：(a)在P型半导体衬底上形成重掺杂的N型半导体，(b)在重掺杂的N型半导体上方形成一定厚度的本征半导体，然后进行刻蚀形成多个字线方向隔离沟槽，沟槽深度延伸到P型半导体衬底中，在所述的字线方向隔离沟槽内形成绝缘介质层，(c)对本征半导体有间隔的进行刻蚀形成多个位线方向隔离沟槽，将本征半导体分割形成多个选通二极管，并且刻蚀的位线方向隔离沟槽深入到重掺杂的N型半导体字线以内，在所述的位线方向隔离沟槽内形成绝缘介质层，(d)在本征半导体层中形成两部分，包括一个N型半导体位于重掺杂的N型半导体字线上方，和一个P型半导体位于N型半导体的上方，和(e)设置多个相变存储单元分别位于P型半导体的上方，并且分别与多个位线相连。

第二种可抑制选通二极管之间串扰电流的相变存储器的制备方法，包括以下步骤：(a)在P型半导体衬底上通过离子注入的方法形成重掺杂的N型半导体，其中离子注入剂量达到1×10¹⁵cm^-3以上，(b)在重掺杂的N型半导体上方形成一定厚度的本征半导体，然后进行刻蚀形成多个字线方向隔离沟槽，沟槽深度延伸到P型半导体衬底中，在所述的字线方向隔离沟槽内形成绝缘介质层，(c)对本征半导体有间隔的进行刻蚀形成多个位线方向隔离沟槽，将本征半导体分割形成多个选通二极管，在所述的位线方向隔离沟槽内形成绝缘介质层，(d)在本征半导体层中形成两部分，包括一个N型半导体位于重掺杂的N型半导体字线上方，和一个P型半导体位于N型半导体的上方，和(e)设置多个相变存储单元分别位于P型半导体的上方，并且分别与多个位线相连。

第三种可抑制选通二极管之间串扰电流的相变存储器的制备方法，包括以下步骤：(a)在P型半导体衬底上形成重掺杂的N型半导体，(b)在重掺杂的N型半导体上方形成一定厚度的本征半导体，然后进行刻蚀形成多个字线方向隔离沟槽，沟槽深度延伸到P型半导体衬底中，在所述的字线方向隔离沟槽内形成绝缘介质层，其中，在N型半导体上进行外延时，外延的时间的范围是30秒至3分，或者外延的温度的范围是800℃至1300℃，使外延层的厚度范围是0.3um至0.8um，(c)对本征半导体有间隔的进行刻蚀形成多个位线方向隔离沟槽，将本征半导体分割形成多个选通二极管，并且刻蚀的位线方向隔离沟槽深入到重掺杂的N型半导体字线以内，在所述的位线方向隔离沟槽内形成绝缘介质层，(d)在本征半导体层中形成两部分，包括一个N型半导体位于重掺杂的N型半导体字线上方，和一个P型半导体位于N型半导体的上方，和(e)设置多个相变存储单元分别位于P型半导体的上方，并且分别与多个位线相连。

本发明还揭露了一种可抑制选通二极管之间串扰电流的相变存储器，包括一个P型半导体衬底，一个重掺杂的N型半导体设于P型半导体衬底的上方，多个选通二极管设于N型半导体字线的上方，多个沟槽分别形成于相邻两个选通二极管之间，多个相变存储单元分别位于多个选通二极管的上方分别与多个字线电连接，其特征在于所述的沟槽的下端低于所述的选通二极管下端并且延伸到N型半导体字线以内。

所述的选通二极管分别包括一个设于重掺杂的N型半导体字线的上方的N型半导体和一个设于N型半导体上方的P型半导体。

所述的沟槽在重掺杂的N型半导体字线中的深度为重掺杂的N型半导体字线本身的厚度的5％至80％。

综上所述，本发明的供相变存储器用的选通二极管阵列及制备方法是在现有制备方法的基础上使沟槽深度更深、或者使字线中的掺杂浓度更大、或者使外延生长二极管结构时的温度降低或时间缩短，由此就可有效降低串扰电流，本法无须增加工艺步骤，简单易行。

附图说明

图1是使用二极管为选通管的相变存储器阵列的示意图；

图2是三星的发明中同一条字线上二极管及存储单元阵列的结构示意图；

图3是同一条位线上二极管及存储单元阵列的结构示意图；

图4是Daniel Xu等的专利中同一条字线上二极管及存储单元阵列的结构示意图；

图5是根据本发明可抑制选通二极管之间串扰电流的相变存储器的制备方法的方法一制备的相变存储器的结构示意图；

图6是根据本发明可抑制选通二极管之间串扰电流的相变存储器的制备方法的方法二、三制备的相变存储器的结构示意图。

图中标记说明：

11P型半导体衬底 12重掺杂的N型半导体字线

13轻掺杂的N型半导体 14轻掺杂的N型半导体

15轻掺杂的N型半导体 16重掺杂的P型半导体

17重掺杂的P型半导体 18重掺杂的P型半导体

19绝缘介质层 111绝缘介质层

112位线 113位线

114位线 115重掺杂的N型半导体

116字线方向隔离 117字线方向隔离

118延伸到二极管中的字线部分 119延伸到二极管中的字线部分

具体实施方式

下面结合图示更完整的描述本发明，本发明提供的优选实施例，但不应被认为仅限于在此阐述的实施例中。在图中，为了更清楚的反应结构，适当放大了层和区域的厚度，但作为示意图不应该被认为严格反映了几何尺寸的比例关系。参考图是本发明的示意图，图中的表示只是示意性质的，不应该被认为限制本发明的范围。

方法一

请参阅图3和图5，本发明的一种可抑制选通二极管之间串扰电流的相变存储器的制备方法，如下所述。在P型半导体衬底11上通过离子注入的方法形成重掺杂的N型半导体，然后进行离子刻蚀形成字线方向沟槽，沟槽深度延伸到P型半导体衬底中，通过气相沉积的方法沉积绝缘介质形成字线各个12之间的隔离116和117。在重掺杂的N型半导体字线12上方形成一定厚度的本征半导体，然后对所述的本征半导体有间隔的进行刻蚀形成多个位线方向沟槽，通过气相沉积的方法沉积绝缘介质形成位线方向隔离19和111，然后使用离子注入的方法形成轻掺杂的N型半导体层13、14、15，再进行离子注入形成重掺杂的P型半导体16、17、18；或者直接使用外延技术形成N型半导体13、14、15和P型半导体16、17、18，形成多个选通二极管D1，D2，…Di。其中，如图2所述的原有技术中，本征半导体内刻蚀的沟槽的深度在重掺杂N型半导体12和轻掺杂的N半导体13、14、15的接触边缘。而在本发明中，本征半导体内刻蚀的沟槽的深度延伸到重掺杂N型半导体以内。然后利用氧化或者沉积的方法在所述的沟槽内形成绝缘介质层19，111。最后设置多个相变存储单元Rp分别位于P型半导体16、17、18的上方，并且分别与多个位线114，113，112相连，形成相变存储器。

其中所述的沟槽在重掺杂的N型半导体字线中的深度为重掺杂的N型半导体字线本身的厚度的5％至80％。

在上述方法一的基础上形成的可抑制选通二极管之间串扰电流的相变存储器如图5所示。通过这种方法，使得选通二极管的底部存在一层重掺杂的N型半导体(即区域118、119等)，此层重掺杂N型半导体的复合率很高，能够复合更多的空穴，因此漏电流更小。如图4所示，当选中Rp进行操作时，位线113加电压或者电流，D2导通，重掺杂的P型半导体中的空穴在轻掺杂N型半导体14中经过少量的复合后，在重掺杂N型半导体118中进行大量的复合，则漂移扩散到D1中的空穴数量减少，从而减小了串扰电流。

方法二

一种可抑制选通二极管之间串扰电流的相变存储器的制备方法，如下所述。在P型半导体衬底11上通过离子注入的方法形成重掺杂的N型半导体，然后进行离子刻蚀形成字线方向沟槽，沟槽深度延伸到P型半导体衬底中，通过气相沉积的方法沉积绝缘介质形成各个字线12之间的隔离116和117。在重掺杂的N型半导体字线12上方形成一定厚度的本征半导体，然后对所述的本征半导体有间隔的进行刻蚀形成多个位线方向沟槽，通过气相沉积的方法沉积绝缘介质形成位线方向隔离19和111，然后使用离子注入的方法形成轻掺杂的N型半导体层13、14、15，再进行离子注入形成重掺杂的P型半导体16、17、18；或者直接使用外延技术形成N型半导体13、14、15和P型半导体16、17、18，形成多个选通二极管D1，D2，…Di。其中，在N型半导体字线上进行外延时，时间或者温度要比图2所示的原有技术的外延时间少或者温度低，使得外延层的厚度变小。本发明中外延的时间的范围是30秒至3分，或者外延的温度的范围是800℃至1300℃，使外延层的厚度范围是0.3um至0.8um。这样选通二极管的底部会形成一个重掺杂的N型半导体层118，119，虽然轻掺杂的N型半导体厚度减小，但是在允许的击穿电压范围内即可。然后利用氧化或者沉积的方法在所述的沟槽内形成绝缘介质层19，111。最后设置多个相变存储单元Rp分别位于P型半导体16、17、18的上方，并且分别与多个位线114，113，112相连，形成相变存储器。该方法形成的可抑制选通二极管之间串扰电流的相变存储器如图6所示。

方法三

一种可抑制选通二极管之间串扰电流的相变存储器的制备方法，如下所述。在P型半导体衬底11上通过离子注入的方法形成重掺杂的N型半导体，然后进行离子刻蚀形成字线方向沟槽，沟槽深度延伸到P型半导体衬底中，通过气相沉积的方法沉积绝缘介质形成各个字线12之间的隔离116和117。在重掺杂的N型半导体字线12上方形成一定厚度的本征半导体，然后对所述的本征半导体有间隔的进行刻蚀形成多个位线沟槽，通过气相沉积的方法沉积绝缘介质形成位线方向隔离19和111，然后使用离子注入的方法形成轻掺杂的N型半导体层13、14、15，再进行离子注入形成重掺杂的P型半导体16、17、18；或者直接使用外延技术形成N型半导体13、14、15和P型半导体16、17、18，形成多个选通二极管D1，D2，…Di。最后设置多个相变存储单元Rp分别位于P型半导体16、17、18的上方，并且分别与多个位线114，113，112相连，形成相变存储器。该方法形成的可抑制选通二极管之间串扰电流的相变存储器如图6所示。

其中，在本发明中注入到P型半导体衬底11上的重掺杂的N型半导体字线12中离子剂量要达到如图2所示的原有技术的5到10倍，达到1×10¹⁵cm^-3以上。

因为外延生长本征半导体时，由于离子的自动扩散效应，N型半导体字线中的注入的离子会自动扩散到外延层中，而且自动扩散的距离与N型字线的离子注入剂量成正比。在保持其他工艺条件不变的情况下，使用上述的方法可以使得选通二极管中存在重掺杂的N型半导体，会形成如图6所示的二极管及存储阵列示意图一致的结构。通过这种方法，既增加了选通二极管中空穴的复合能力达到减小二极管之间串扰电流的目的，又增加了选通二极管的驱动能力。

本发明的可抑制选通二极管之间串扰电流的相变存储器的制备方法可以通过上述方法的各种组合实现，比如：方法一和方法二的组合，或者方法一和方法三的组合，或者方法二和方法三的组合，或者方法一、方法二和方法三的组合。

如图5所示，本发明还提供了一种可抑制选通二极管之间串扰电流的相变存储器，包括一个P型半导体衬底11，一个N型半导体字线12设于P型半导体衬底11的上方，多个二极管D1，D2…Di设于N型半导体字线12的上方，多个位线方向隔离沟槽分别形成于相邻两个二极管之间，其中多个位线方向隔离沟槽的下端低于二极管的下端并且延伸到N型半导体字线12以内，多个相变存储单元Rp分别位于多个二极管的上方并且分别与多个位线112，113，和114电相连。

其中所述的位线方向隔离沟槽在N型半导体字线中的深度为重掺杂的N型半导体字线本身的厚度的5％至80％。

其中二极管D1，D2…Di分别包括一个轻掺杂的N型半导体13，14，15，设于轻掺杂的N型半导体上方的一个重掺杂的P型半导体16，17，18。

本发明还包括一个绝缘介质19，111设于位线方向隔离沟槽内形成位线之间的隔离。

上述实施例仅用以说明而非限制本发明的技术方案。任何不脱离本发明精神和范围的技术方案均应涵盖在本发明的专利申请范围当中。

Claims

1.一种可抑制选通二极管之间串扰电流的相变存储器的制备方法，其特征在于，包括以下步骤：

(a)在P型半导体衬底上形成重掺杂的N型半导体，

(b)在重掺杂的N型半导体上方外延形成一个本征半导体，然后进行刻蚀形成多个字线方向隔离沟槽，沟槽深度延伸到P型半导体衬底中，在所述的字线方向隔离沟槽内形成绝缘介质层，

(c)对所述的本征半导体有间隔的进行刻蚀形成多个位线方向隔离沟槽，将本征半导体分割形成多个选通二极管，并且刻蚀的位线方向隔离沟槽深入到重掺杂的N型半导体字线以内，在所述的位线方向隔离沟槽内形成绝缘介质层，

(d)在本征半导体层中形成两部分，包括一个N型半导体位于重掺杂的N型半导体字线上方，和一个P型半导体位于N型半导体的上方，和

(e)设置多个相变存储单元分别位于P型半导体的上方，并且分别与多个位线相连。

2.如权利项1所述的可抑制选通二极管之间串扰电流的相变存储器的制备方法，其特征在于，在步骤(a)中，重掺杂的N型半导体通过离子注入的方法形成，离子注入剂量达到1×10¹⁵cm^-3以上。

3.如权利项1所述的可抑制选通二极管之间串扰电流的相变存储器的制备方法，其特征在于，在步骤(b)中，在N型半导体字线上进行外延时，外延的时间的范围是30秒至3分，或者外延的温度的范围是800℃至1300℃，使外延层的厚度范围是0.3um至0.8um。

4.如权利项1所述的可抑制选通二极管之间串扰电流的相变存储器的制备方法，其特征在于，所述的位线方向隔离沟槽在重掺杂的N型半导体字线中的深度为重掺杂的N型半导体字线本身的厚度的5％至80％。

5.如权利项1所述的可抑制选通二极管之间串扰电流的相变存储器的制备方法，其特征在于，步骤(d)可通过步骤(d1)实现，通过外延技术生长出一个本征半导体，然后使用离子注入的方法形成N型半导体层，再进行离子注入形成P型半导体，或者通过步骤(d2)实现，直接使用外延技术形成N型半导体和P型半导体。

6.一种可抑制选通二极管之间串扰电流的相变存储器的制备方法，包括以下步骤：

(a)在P型半导体衬底上通过离子注入的方法形成重掺杂的N型半导体，其中离子剂量达到1×10¹⁵cm^-3以上，

7.如权利项6所述的可抑制选通二极管之间串扰电流的相变存储器的制备方法，其特征在于，在步骤(b)中，在N型半导体字线上进行外延时，外延的时间的范围是30秒至3分，或者外延的温度的范围是800℃至1300℃，使外延层的厚度范围是0.3um至0.8um。

8.一种可抑制选通二极管之间串扰电流的相变存储器的制备方法，包括以下步骤：

(a)在P型半导体衬底上形成重掺杂的N型半导体，

(b)在重掺杂的N型半导体上方形成一个本征半导体，然后进行刻蚀形成多个字线方向隔离沟槽，沟槽深度延伸到P型半导体衬底中，在所述的字线方向隔离沟槽内形成绝缘介质层，其中，在N型半导体上进行外延时，外延的时间的范围是30秒至3分，或者外延的温度的范围是800℃至1300℃，使外延层的厚度范围是0.3um至0.8um。

(c)对所述的本征半导体有间隔的进行刻蚀形成多个位线方向隔离沟槽，将本征半导体分割形成多个选通二极管，并且刻蚀的位线方向隔离沟槽深入到重掺杂的N型半导体字线以内，在所述的位线方向隔离沟槽内形成绝缘介质层，和

9.如权利项8所述的可抑制选通二极管之间串扰电流的相变存储器的制备方法，其特征在于，步骤(d)可通过步骤(d1)实现，通过外延技术生长出一个本征半导体，然后使用离子注入的方法形成N型半导体层，再进行离子注入形成P型半导体，或者通过步骤(d2)实现，直接使用外延技术形成N型半导体和P型半导体。

10.一种可抑制选通二极管之间串扰电流的相变存储器，包括一个P型半导体衬底，一个重掺杂的N型半导体设于P型半导体衬底的上方，多个选通二极管设于N型半导体字线的上方，多个位线方向隔离沟槽分别形成于相邻两个选通二极管之间，多个相变存储单元分别位于多个选通二极管的上方分别与多个位线电连接，其特征在于所述的位线方向隔离沟槽的下端低于所述的选通二极管下端并且延伸到N型半导体字线以内。

11.根据权利要求10所述的可抑制选通二极管之间串扰电流的相变存储器，其特征在于，所述的位线方向隔离沟槽在重掺杂的N型半导体字线中的深度为重掺杂的N型半导体字线本身的厚度的5％至80％。

12.如权利项11所述的可抑制选通二极管之间串扰电流的相变存储器，其特征在于，所述的选通二极管分别包括一个设于重掺杂的N型半导体字线的上方的N型半导体和一个设于N型半导体上方的P型半导体。

13.如权利项12所述的可抑制选通二极管之间串扰电流的相变存储器，其特征在于，还包括多个绝缘介质层，分别设于多个位线方向隔离沟槽内。