CN1913161A - 连接结构及用于制造其的方法 - Google Patents

Abstract

一种至少部分地形成在半导体衬底中的沟槽电容器的存储电极与选择晶体管之间的连接结构，包括：与存储电极的表面相邻布置的中间层部分；与中间层相邻布置并且电连接到与选择晶体管相邻的半导体衬底表面部分的导电材料，其中该连接结构的一部分高于该半导体衬底表面布置，从而与水平衬底表面部分相邻。

Description

连接结构及用于制造其的方法

相关申请的交叉引用

根据35U.S.C.§119，本申请要求于2005年8月3日申请的发明名称为“连接结构及用于制造其的方法”的德国申请DE102005036561.2的优先权，其全部内容在此引作参考。本申请是本发明人于2006年2月17日申请的序列号为11/356459的CIP。

技术领域

本发明涉及一种沟槽式电容器与访问晶体管之间的连接结构，以及一种用于制造对应连接结构的方法。

背景技术

动态随机存取存储器(DRAM)的存储器单元通常包括存储电容器和访问晶体管。该存储电容器以表示逻辑值0或1的电子电荷形式存储信息。通过控制该读出、或者通过字线分别地控制该访问晶体管，就可以通过位线读出存储在该存储电容器中的信息。为了安全存储该电荷并能够区分该读出信息，该存储电容器必须具有最小电容。相应地，认为该存储电容器的电容的下限为大约25fF。

图1概略地示出了具有存储电容器3和访问晶体管16的DRAM存储器单元5的示意图。该访问晶体管16优选地设计为n-沟道场效应晶体管(FET)，并且包括第一n-掺杂的源极/漏极区域121和第二n-掺杂的源极/漏极区域122，在它们之间提供有有源弱p-导电沟道区14。在该沟道区14上面，提供有栅极绝缘层151，其上面设置有栅电极15，通过其可以影响该沟道区14中的该电荷载流子密度。

该访问晶体管16的该第一源极/漏极区域121通过连接区46与该存储电容器3的存储电极31连接。该存储电容器的反向电极34接着与电容器板36连接，其优选地共同连接DRAM存储器单元阵列的所有存储电容器。在存储电极31与反向电极34之间提供有电容器电介质33。

该访问晶体管16的该第二源极/漏极区域122通过位线触点53与位线52连接。通过该位线，可以写入和读出以电荷形式存储在该存储电容器3中的该信息。写入或读出过程通过字线51来控制，该字线与该访问晶体管16的栅电极15连接，并且通过在该第一源极/漏极区域121与该第二源极/漏极区域122之间的该沟道区14中施加电压而提供电流导通沟道。而且，提供衬底连接54，以防止在该晶体管的导通和关闭切换操作期间对该半导体衬底进行充电。

由于从存储器产生到存储器产生都要增加该存储密度，所以从一个产生到下一个产生必须减小单个晶体管存储器单元所需要的面积。与此同时，必须保持该存储电容器的最小电容。

最高至1M比特的产生，该读出晶体管和该存储电容器都实现为平面组件。在4M比特的存储器产生时，已经通过该存储电容器的三维设置实现了进一步减小该存储器单元的表面。有一种可能性是在沟槽中实现该存储电容器。在这种情况下，用作该存储电容器的电极例如是与该沟槽的壁相邻的扩散区，以及填充在该沟槽中的掺杂多晶硅。于是，该存储电容器的电极沿着该沟槽的表面设置。决定该存储电容器的该电容的有效面积于是相对于该衬底的表面上的该存储电容器的空间需求增加了，其对应于该沟槽的横截面。通过减少该沟槽的横截面并同时增加其深度，可以进一步增加该封装密度。

为了进一步减少该存储器单元的尺寸，特别地最好是减少该光刻结构的尺寸F。F是结构尺寸的最小线宽度，其可以通过当前所使用该光刻进行构造。特别地，需要进一步减少该存储器单元的尺寸，以尽可能地减少该晶体管的侧向延伸。特别地，从而会减少与该栅电极相邻的该沟道14的长度。然而，缩短该沟道长度会导致存储电容器3与位线52之间的漏电流增加。整体上，减少沟道长度可以导致损害该低阈值漏电流，并于是损害该保持时间，也就是，可以再次可识别地将信息存储在该存储器单元中的时间。

为了解决所述该问题，已经提出在该衬底表面中形成的凹槽中提供该栅电极，从而该沟道包括关于该衬底表面的垂直和水平元件。从而就可以增加该有效沟道长度，并且不改变该访问晶体管的空间需求，于是减少了该漏电流。

该沟槽电容器3的存储电极与该访问晶体管的第一源极/漏极区域的连接通常通过所谓的隐埋带连接实现，该隐埋带设置在该衬底表面下面。为了能够更好地利用其中将该栅电极设置在凹槽中的访问晶体管所产生的优点，需要尽可能地在该衬底的表面附近实现该沟槽电容器的存储电极的连接。特别地，最好是所谓的表面带连接，其形成在该衬底表面上面。通常，这种连接是单侧形成的，即只形成在该沟槽电容器3的一侧。于是，提供隐埋带或表面带连接通常就破坏了对称，因为在形成该连接之后，该沟槽电容器就不再关于分别与该有源面积和该沟道14的方向垂直延伸的轴对称。

发明内容

根据本发明，提供至少部分地形成在半导体衬底中的沟槽电容器的存储电极与选择晶体管之间的一种改进连接结构，包括：与该存储电极的表面相邻布置的中间层部分；和与该中间层相邻布置并且电连接到与该选择晶体管相邻的半导体衬底表面部分的导电材料，其中该连接结构的一部分高于该半导体衬底表面布置，从而与水平衬底表面部分相邻。

而且，提供至少部分地形成在半导体衬底中的沟槽电容器的存储电极与选择晶体管之间的一种连接结构，包括：与该存储电极的表面相邻布置的中间层部分；和与该中间层相邻布置并且电连接到与该选择晶体管相邻的半导体衬底表面部分的导电材料，其中该存储电极通过形成在该衬底表面中的沟槽侧向限定，该导电材料至少部分地布置在该沟槽的外部。

而且，提供至少部分地形成在半导体衬底中的沟槽电容器的存储电极与选择晶体管之间的一种连接结构，其中与该存储电极的垂直表面相邻布置隔离沟槽，该隔离沟槽设置在该存储电极与该半导体衬底之间，在该隔离沟槽中布置绝缘材料，其中该连接结构包括布置在该隔离沟槽中的导电材料带。

另外，提供一种在制造沟槽电容器的存储电极与选择晶体管之间的连接结构的方法，包括：在半导体衬底中提供电容器沟槽，该沟槽电容器包括导电填充物、与该导电填充物的侧表面相邻布置的垂直绝缘层；在该半导体衬底的表面上提供掩膜材料，该掩膜材料设置在其中没有形成沟槽电容器的该衬底表面的区域上，其中在该掩膜材料的表面下面布置该沟槽电容器的导电填充物的表面；沉积未被掺杂的半导体层，该半导体层包括垂直和水平区域；执行斜向离子注入，使得该半导体层的预定区域保持未被掺杂；去除该半导体层的未掺杂部分，并且该半导体层的掺杂部分保留在该掩膜材料的表面上，从而剩下该垂直绝缘层的表面未被覆盖；蚀刻该垂直绝缘层的上端部分，从而形成连接开口；在该连接开口中填充导电材料；和去除该掩膜层，从而露出半导体衬底表面部分。

考虑下面本发明具体实施例的定义、描述和说明附图，可以清楚本发明的上述和还进一步的特征和优点，其中各个附图中相同的附图标记用来表示相同的组件。虽然这些描述说明了本发明的具体详情，但是应该理解的是，根据此处的描述，可能并且的确存在变化，并且对于本领域的熟练技术人员是明显的。

附图说明

下面，将参照附图对本发明进行详细描述。

图1描述了DRAM存储器单元的示意图。

图2A和2B分别描述了完整处理的存储电容器的顶视图和截面侧视图。

图3A至13B描述了形成根据本发明的第一实施例的该连接结构的制造阶段。

图14是具有根据本发明第一实施例的完整连接结构的存储器单元的截面侧视图。

图15A至29B描述了形成根据本发明的第二实施例的该连接结构的制造阶段。

图30是具有根据本发明第二实施例的完整连接结构的存储器单元的截面侧视图。

图31至41描述了形成根据本发明的第三实施例的该连接结构的制造阶段。

图42是具有根据本发明示范实施例的连接结构的存储器单元阵列的顶视图。

具体实施方式

图2A和2B分别表示设置在形成于半导体衬底1、例如形成于硅衬底中的沟槽38中的存储电容器的顶视图和截面侧视图。该沟槽一般具有6至7μm的深度，并且可以按照图2B的截面图中所述的设计，或者其可以在其下端部分变宽。

如图2A中所示，该电容器沟槽的较大直径典型地是2F，而较小直径是1.5F。F是最小结构尺寸，并且现在可以是90至110nm，并且特别地可以低于90nm。图2B是沿图2A中所述的线I-I的截面图。例如通过n+掺杂的衬底部分实现该存储电容器的反向电极34。而且像平常所使用的，在该沟槽38中设置电容器电介质33，以及设置多晶硅填充物31作为存储电极。该上沟槽部分提供隔离环圈32，用于关闭寄生晶体管，否则会在这一点形成寄生晶体管。

而且，在该电容器沟槽38的上端部分中，提供多晶硅填充物35。在该衬底中，而且提供n+掺杂的区域作为隐埋板连接36，其将该沟槽电容器的反向电极彼此相互连接。在该衬底表面10上，；施加SiO₂层18以及Si₃N₄层17作为衬垫氮化物层。该SiO₂层18典型地包括大约4nm的层厚度，该Si₃N₄层17典型地包括80至120nm的层厚度。

图2A和2B中所示的该沟槽电容器根据已知方法制造。特别地，照常规制造该隔离环圈32。接下来，回蚀刻该隔离环圈32，使得该隔离环圈的上边缘高于该衬底表面10布置。接下来，使用多晶硅填充该电容器沟槽38，并且执行CMP(化学机械抛光)步骤，从而得到图2B中所示的该横截面。

参照图3A和3B，为了定义该有源区12，接下来形成隔离沟槽2，使用绝缘材料进行填充其，特别是二氧化硅。在蚀刻该隔离沟槽2并且使用该绝缘材料填充该隔离沟槽2之后，去除表面氧化物。图3A所示为所得到的带有该隔离沟槽2的沟槽电容器3的顶视图，图3B所示为沿着将点I和I彼此相互连接的线的截面图。

接下来，回蚀刻填充到该电容器沟槽38中的该多晶硅35大约至该衬底表面10的水平面，并且得到图4A和4B中所示的结构。图4A所示为所得到的该沟槽电容器的顶视图。如图4A中所示，现在暴露出该隔离环圈32的表面。图4B所示为沿着将图4A中的点I和I彼此相互连接的线的截面图。如图4B中所示，该隔离环圈32的表面现在高于该多晶硅填充物35的表面。

如图5A和5B中所示，然后执行通常熟知的氮化步骤。这里，形成典型地厚度最高为1nm的薄Si₃N₄层37，使得该衬底表面暴露在NH₃气体中。该Si₃N₄层37用作蚀刻停止层，并且接下来的蚀刻步骤用于蚀刻未被掺杂的非晶半导体层4。图5B所示为沿图5A中所表示的线I-I的截面图中的氮化硅层37。

如图6A和6B中所示，然后共形地沉积未被掺杂的非晶半导体层，优选地是未被掺杂的非晶硅层，例如层厚度为10nm。结果，如图6B的截面图中所表示的该沉积的硅层4包括垂直和水平区域。图6A所示为所得到的该结构的顶视图。

参照图7A和7B，然后使用B+或BF2+离子以离子束42入射的斜向角度执行离子注入步骤。例如该离子束42具有与该衬底表面10的法线39成5至25度的角度α，特别是10至15度。作为该斜向离子注入的结果，以及由于该非晶硅层4具有垂直区域，该非晶硅层4的一部分在该注入步骤中被遮蔽。设置该斜向离子注入，使得该遮蔽区域处于其中要制作该连接表面或者该连接结构的点上。由于该非晶硅层4的垂直区域被该电容器沟槽壁遮蔽，现在将进行不对称处理。相应地，带有连接结构的该电容器沟槽现在不再关于垂直于所要制造的该访问晶体管的沟道延伸的轴对称。

得到图7A和7B中所示的该结构，并且图7A表示顶视图，而图7B所述为沿图7A中的线I-I的截面图。特别地，该非晶硅层4的一部分保持未被掺杂，而其余已经暴露给该离子束42的区域将被掺杂。如图7A中所示，该电容器沟槽38的轮廓的一部分保持未被掺杂。

参照图8A和8B，然后相对于已经由于该离子注入而得到的该p-掺杂的多晶硅，选择性地去除该未被掺杂的非晶硅4。这例如可以通过在稀释的NH₄OH中进行化学湿法蚀刻完成。

图8A是所得到的该结构的顶视图，如图所示，现在露出该氮化硅层37的一部分。特别如图8B中可以明显看到，其所示为沿图8A中的线I-I的截面图，特别是露出了该Si₃N₄层17的各个侧面或侧壁。作为可选的处理步骤，而且可以稍微回蚀刻该隔离环圈32，使得该隔离环圈32的表面在一侧低于该衬底表面10。

接着参照图9A和9B，然后通过各向同性蚀刻步骤回蚀刻该Si₃N₄层17。这例如可以通过在热磷酸中进行湿法蚀刻完成。由于该蚀刻步骤，该Si₃N₄层17特别是被侧向蚀刻，使得结果就是露出该SiO₂层18的水平部分。图9A所示为所得到的该沟槽电容器的顶视图，其中通过虚线表示通过进行该Si₃N₄蚀刻步骤所产生的该开口43。图9B所示为沿线I-I的截面图。如这里所示，产生了开口43，通过其已经露出了设置在该衬底表面10上的该SiO₂层18的一部分。

如图10A和10B中所示，在下一步骤中，例如通过反应离子蚀刻处理去除该p-掺杂的多晶硅41。在该步骤中，硅衬底1的该露出部分也要被蚀刻。这里应该小心，不要蚀刻掉太多的硅衬底材料。如图9A和9B中所示，在该开口43下面，现在要形成露出的宽度d从10到100nm的Si表面区域10a，如图10B中所示。特别地，在该蚀刻步骤中，通过选择适当的蚀刻参数，确定基本上是高于该衬底表面还是基本上低于该衬底表面布置该导电材料，并从而布置该连接。

图10A所示为所得到的该结构的顶视图。如图10B中所示，现在露出该半导体衬底1的表面部分10a。该表面区域只在该沟槽电容器3的一侧露出。于是，带有处理过的该连接结构的该沟槽电容器现在不再关于垂直于该有源区12的轴对称。在该多晶硅填充物35上面，提供有薄氮化硅层37。如图11A和11B中所示，在下一步骤中，应用多晶硅层44，并且接下来例如通过CMP步骤或回蚀刻步骤进行平面化。所沉积的该多晶硅44可以在原位置被掺杂，或者在结束该沉积步骤之后通过注入步骤被掺杂。

如图11A中所示，现在在与该存储电极31连接的该多晶硅填充物35与相邻于该沟槽电容器3的该有源区12之间提供接触带。图11B所示为沿将点I和I彼此相互连接的该线的截面图。如图可以看到，多晶硅填充物44与该硅衬底1连接，并且位于设置在该多晶硅填充物35上面的该Si₃N₄层37的顶上。

参照图12A和12B，在下一步骤中，生成将所产生的表面带连接与该顶部绝缘的氧化层。特别地，通过该步骤将确定该多晶硅层44的上边缘的位置。这例如可以通过图11A中所示的暴露在高度氧化气体中的该表面完成，从而通过氧化产生氧化层，该二氧化硅层45设置在该多晶硅填充物44的上面。特别地，在该多晶硅填充物上面所产生的该二氧化硅层45的层厚度总计至少为15nm。可替换地，图11B中所示的该多晶硅层44也可以被回蚀刻。接下来，执行用于在该多晶硅层44上面产生SiO₂填充物的步骤，并且将执行用于将该表面平面化的CMP步骤。

最终，得到图12A和12B中所示的该结构。图12A所示为该表面在某些区域中基本上由SiO₂和Si₃N₄组成的顶视图。图12B所示为沿I和I之间的线的截面图。如图12B中所示，现在在该多晶硅层44上面施加SiO₂覆盖层45。

在下一步骤中，将根据已知方法去除该Si₃N₄层17并接下来去除该SiO₂层18。结果，提供图13A和13B中所示的该结构。图13A所示为所得到的该结构的顶视图。在该有源区域12的还未被处理的区域中，硅暴露出来，而该结构的其余部分被SiO₂层覆盖。从图13B的截面图可以得到，现在在该多晶硅填充物35与该单晶半导体材料1之间实现了单侧表面带连接46。更准确地，该连接46设置在该多晶硅填充物35与该衬底表面10上面的该衬底材料1之间。该薄Si₃N₄层37仅仅用作隧道势垒，然而并不用作绝缘体。该多晶硅层44被SiO₂层45覆盖。

为了完成该存储器单元，接下来提供该访问晶体管的元件，特别是通过处理该栅电极15和该第一和第二源极/漏极区域121、122。为此，一般用于该栅极堆的层首先将被共形地沉积，并且此后将被构图，用于产生该栅电极15。特别地，首先产生栅极氧化层151。沉积的该SiO₂层也用作该表面带连接46的侧向绝缘。接下来，将沉积导电层，例如多晶硅、以及Si₃N₄盖帽层152。此后，根据已知方法对该栅电极15构图。通过使用所产生的该栅电极和该表面带连接作为注入掩膜，接下来将通过离子注入产生该第一和第二源极/漏极区域121、122。由于与该离子注入步骤相关的温度增加，掺杂物质也从该掺杂多晶硅材料45扩散到该衬底材料中，并且会在那里形成掺杂区120。该掺杂区120在该表面带连接46与该第一源极/漏极区域121、122之间产生良好的电接触。

图14所示为穿过所得到的该存储器单元阵列的示范截面图。在所示的该布图中，该通过字线分别高于该表面带连接46设置，与通常标准类似。该通过字线分别通过该SiO₂层45与该表面带连接充分绝缘。虽然图14中所示的是平面型访问晶体管，但是要清楚的是，任何设计的该访问晶体管都可以通过根据本发明的该连接结构与该存储电容器的该存储电极连接。特别地，这种访问晶体管可以是其中该沟道也包括关于该衬底表面的垂直组件的那些晶体管；于是特别地，可以是其中该栅电极设置在形成于该衬底表面中的凹槽中的那些晶体管。图14中所示的该连接结构包括一部分中间层37，其与该存储电极35的顶表面相邻布置。由多晶硅材料制成的导电材料44布置在该中间层的顶上。该导电材料不同于该中间层的材料。该导电材料44侧向延伸超出该存储电极的侧壁。部分该导电材料44布置在该半导体衬底1的水平表面上。可选地，可以在该衬底表面与该导电材料44之间的该边界布置进一步的阻挡层。例如，这种阻挡层可以包括厚度不超过1nm的氮化硅层，从而在该衬底与该导电材料44之间提供电连接。该阻挡层例如可以通过氮化步骤形成，并且可以用作扩散势垒。如从图14中可以进一步看到，在该半导体衬底表面10的高度处设置该导电材料44与该存储电极35之间的该电接触区域。

图15A至30描述了本发明的第二实施例，其中靠近该表面设计该连接，然而基本上不突出到该衬底表面上面，如下所述。这样所产生的特别优点是，具有这种连接的存储器单元阵列比完全通过该衬底表面的连接具有更好的拓扑结构。完成该第二实施例的起点还是存储电容器，其设计为沟槽电容器，类似于图2A和2B中所示的该沟槽电容器。图15A中所示为该沟槽电容器的顶视图，而图15B所示为该沟槽电容器的截面图。将类似于已经参照图2A和2B所描述的该方法执行图15A和15B中所示的该沟槽电容器的制造。然而，如图15B中所示，设计根据该第二实施例的该隔离环圈32，使得其达到该氮化硅层17的表面。换言之，为了制造图15B中所示的该沟槽电容器，该电容器沟槽38在形成该隔离环圈32之后将被多晶硅填充物35所填充，并且接下来执行CMP步骤。相对于参照图2B所提出的该方法，用于回蚀刻该多晶硅填充物35的步骤以及该隔离环圈32的回蚀刻这里不能应用。

参照图16A和16B，从图15A和15B中所示的结构开始，在用于定义该有源区12的下一步骤中，形成隔离沟槽2，使用绝缘材料进行填充其，特别是二氧化硅，与已经参照图3A和3B描述的类似。图16A所示为所得到的带有该隔离沟槽2的沟槽电容器3的顶视图，图16B所示为沿着将点I和I彼此相互连接的线的截面图。

如图17A和17B中所示，接下来回蚀刻填充到该电容器沟槽38中的该多晶硅35大约至该衬底表面10的水平面。更精确地，该目标蚀刻深度是相对于该衬底表面10为0nm，公差为+15nm。图17A所示为所得到的该沟槽电容器的顶视图，描述了现在露出了该隔离环圈32的表面。图17B所示为沿着将图17A中的点I和I彼此相互连接的线的截面图。如图17B中所示，该隔离环圈32的表面现在稍微低于该氮化硅层17的表面。

接下来参照图18和19，然后执行通常熟知的氮化步骤。这里，形成典型地厚度高达1nm的薄Si₃N₄层37，使得该衬底表面暴露在NH₃气体中。该Si₃N₄层37用作蚀刻停止层，并且接下来的蚀刻步骤用于蚀刻未被掺杂的非晶半导体层4。

在下一步骤中，共形地沉积未被掺杂的非晶半导体层，优选地是未被掺杂的非晶硅层，例如层厚度为10nm。结果如图19的截面图中所示，该沉积的硅层4包括垂直和水平以及曲面区域。图18所示为所得到的该结构的顶视图。

如图20A和20B中所示，通过类似于该第一实施例的方式，然后使用B+或BF2+离子以离子束42入射的斜向角度执行离子注入。例如该离子束42具有与该衬底表面10的法线39成5至25度的角度α，特别是10至15度。作为该斜向离子注入的结果，并且由于该非晶硅层4包括垂直区域，该非晶硅层4的一部分将通过注入步骤被遮蔽。在这种情况下，将调整该斜向离子注入，使得该遮蔽区域位于要制作该表面连接或者制作该连接结构的点上。更精确地，选择该离子束42的入射角度，使得适当地遮蔽要制作该连接结构的位置。由于该非晶硅层4的垂直区域被该电容器沟槽壁遮蔽，现在将出现不对称处理。相应地，带有连接结构的该电容器沟槽现在不再关于平行于该电容器沟槽的方向延伸的轴对称。

图20A和20B分别所示为顶视图和沿图20A中所示线I-I的截面图。特别地，该非晶硅层4的一部分40保持未被掺杂，而其余已经暴露给该离子束42的区域将被掺杂。如图20A中所示，该电容器沟槽38的轮廓的一部分保持未被掺杂。

接下来参照图21A和21B，关于从该离子注入而得到的该p-掺杂的多晶硅，选择性地去除该未被掺杂的非晶硅4。这例如可以通过在稀释的NH₄OH中进行化学湿法蚀刻完成。使用该蚀刻步骤，该氮化硅层37用作蚀刻停止。如图21A中所示，现在露出一部分的该氮化硅层37。特别如图21B中可以明显看到，其所示为沿图21A中的线I-I的截面图，特别是露出了该SiO₂隔离环圈32的上部分的侧面或侧壁。而且，露出了该Si₃N₄层17的一部分侧面或侧壁。如图22A和22B中所示，接下来执行反应离子蚀刻方法，通过其在突出到该多晶硅填充物35的表面上面的该区域中回蚀刻该隔离环圈32。由于该反应离子蚀刻，露出部分的该Si₃N₄层17也会被蚀刻掉。

接下来，在氢氟酸中执行短蚀刻步骤。使用该蚀刻步骤，该隔离环圈32被回蚀刻，结果尤其使得该隔离环圈的表面被设置地低于该衬底表面10，并且该半导体衬底1的垂直区域被横向露出。

如图22B中所示，现在在其上面已经去除了未被掺杂的该硅层的该侧上回蚀刻该隔离环圈32。而且，部分地露出该多晶硅填充物35的表面。该Si₃N₄层17的侧面170或侧壁现在也露出。接下来参照图23A和23B，然后通过各向同性蚀刻方法去除该非晶p-掺杂的硅层，例如使用含氟化学药品的反应离子蚀刻方法。如图23B中所示，该蚀刻步骤也会蚀刻一部分的该硅衬底1，使得最后露出水平衬底表面部分10a。

如图24A和24B中所示，接下来执行氮化步骤，如上所述，并且产生用作扩散势垒的氮化硅层49。接下来，将填充并回蚀刻例如可以使用磷掺杂的多晶硅填充物44。图24A所示为所得到的该结构的顶视图，而图24B中所示为该结构的截面图。

如图24B中所示，可以回蚀刻该多晶硅层至稍微高于该衬底表面10。在为去除表面氧化物而进行去抛光(deglazing)之后，就从该衬底表面10去除了该氮化硅层17，如图25A和25B中所示，其分别表示所得到的该制造结构的顶视图和截面图。如图25B中所示，该多晶硅填充物44现在突出地稍微高于该硅衬底1的表面10。该多晶硅填充物44在每一情况下都通过该氮化硅层49与该沟槽电容器的多晶硅填充物35以及与该硅衬底1连接。该氮化硅层49在每一情况下都用作隧道势垒。该硅衬底10的表面使用薄二氧化硅层18覆盖。这也在图25A中示出了，其表明几乎整个表面都使用薄二氧化硅层18覆盖，除了该多晶硅区域44之外。

参照图26，然后从该整个表面上去除该薄二氧化硅层18，并且通过氧化、例如通过将所得到的表面暴露在高度氧化气体中产生二氧化硅层19。如图26中所示，该整个表面现在都被该二氧化硅层19覆盖。

接下来参照图27，接着按照通常方式执行光刻掩膜，其掩盖住该存储装置的周边部分区域。接着，执行该常规的掺杂步骤，用于产生该阱部分。接下来，例如通过使用磷或砷离子的离子注入产生该高和低掺杂的区域123，从其可以在后面的处理步骤中得到该第一和第二源极/漏极区域。图27描述了该掺杂区域123形成在与该半导体衬底1的表面10相邻的部分中。该掺杂区域123延伸到低于该多晶硅填充物44的底边缘。

如图28中所示，然后形成具有层厚度为10至20nm的厚二氧化硅层45，其使得该多晶硅填充物44、并于是使得该沟槽电容器的存储电极与在该沟槽38上所要形成的通过字线绝缘。在去除该周边部分中的注入掩膜之后，从该周边部分去除该SiO₂层45。接下来，执行用于该周边部分的对应掺杂步骤。

现在参照图29，接下来按照常规方式在该有源区12中形成晶体管。特别地，为了产生该栅电极15，形成栅极槽150，在其中要形成栅极绝缘层151。接下来，优选地形成SiO₂内隔片，并且按照常规方式用多晶硅填充物511填充该栅极槽150。接下来，按照常规方式沉积该多晶硅层511、该钨层512、以及该Si₃N₄层152。在相应的对该字线构图之后，形成隔片，例如形成SiO₂隔片154，从而最终得到图29中所示的该结构。

最终，如图30中所示，例如可以通过其中在要形成彼此通过绝缘层、例如通过BPSG层55相互绝缘的该触点的位置设置牺牲多晶硅插头的方法制作位线触点53。图30所示为具有分别包括沟槽电容器3和访问晶体管16的存储器单元的存储器单元阵列的示范截面图，其中每一该访问晶体管的该第一源极/漏极区域121通过根据本发明的该表面带连接46和该多晶硅填充物35与该沟槽电容器3的存储电极连接。该薄Si₃N₄层49布置在多晶硅填充物35和多晶硅填充物44之间以及第一源极/漏极区域121和多晶硅填充物44之间。然而该薄Si₃N₄层49仅仅用作薄隧道势垒，并于是不适合将该多晶硅填充物35与该多晶硅填充物44、或者依次将该第一源极/漏极区域121与该多晶硅填充物44电隔离。该表面带连接46设置在该衬底1的表面附近的区域。相应地，该连接46的表面与该衬底表面10相邻，并稍微突出到其上面。于是，并不完全高于该衬底表面10实现该连接；然而其也并不延伸到完全低于该衬底表面10。相反，该表面连接46只是延伸到高于该表面，使得可以使用其对该晶体管16的属性所产生的优点，而避免与这种表面连接相关的缺点，也就是避免所得到的该存储器单元阵列的不好拓扑结构。例如从图30中可以看到，该通过字线51a的上边缘设置地稍微高于该有源字线51b的上边缘，并且该表面完全与BPSG层55齐平。该晶体管16设计为所谓的“凹陷沟道晶体管”，其中该栅电极15形成在栅极槽150中。于是，该第一和第二源极/漏极区域121、122之间的该沟道长度将通过有利的方式增加，并且不会改变该存储器单元的空间需要。

图30中所示的该连接结构包括由氮化硅制成的中间层49的一部分。该部分中间层49布置在该存储电容器的存储电极35的顶上。进一步，该连接结构包括例如由多晶硅制成的导电材料44。该导电材料不同于该中间层的材料。该导电材料44布置在该中间层49的顶上。该导电材料44横向延伸超出限定该存储电极35的该沟槽。而且，该导电材料44的一部分布置在该半导体衬底的水平表面上。可选地，可以在该衬底材料与该导电材料44之间的该界面布置进一步的阻挡层。该进一步的阻挡层例如可以由厚度不超过1nm的氮化硅层制成，从而在该衬底材料与该导电材料之间建立电连接。该进一步的阻挡层用作扩散势垒。

图31至41描述了本发明的第三实施例。在该示范实施例中，该导电带材料与该存储电容器的存储电极的侧表面相邻布置。

图31所示为当启动该第三实施例的方法时，衬底表面1的上端部分的截面图。如图所示，在该衬底表面10上面形成有氮化硅层17。沟槽33形成在该衬底表面10中。隔离环圈32形成在该沟槽的上端部分，并且提供有填充物61，使得该沟槽的表面完全封闭。不同地说来，得到了一个平表面。该填充物61可以是该存储电容器的存储电极或是在完成该存储器单元阵列之后将被去除的牺牲填充物。

从图31中所示的结构开始，首先执行蚀刻步骤，从而蚀刻该每一隔离环圈32的上端部分。此后，通过共同使用的蚀刻方法使该牺牲填充物凹陷。此后，执行氧化步骤，从而提供厚度大约为1至3nm的薄二氧化硅层62。所得到的该结构如图32中所示。如图所示，该填充物61的表面使用二氧化硅层62覆盖。而且，该二氧化硅层62的表面相对于该氮化硅层17的表面凹陷。

此后，沉积厚度大约为10至15nm的未被掺杂的非晶硅层4。该非晶硅层4的厚度例如可以为12至14nm。所得到的该结构如图33中所示。

在下一步骤中，执行斜向离子注入步骤42。在这一离子注入步骤期间，该离子束42与该衬底表面的法线39所成的角度α大约可以为5至30度。在这一离子注入步骤期间，部分离子束被该氮化硅层17的突出部分和非晶硅层14遮蔽。相应地，未被掺杂的非晶硅层的预定部分将被掺杂，而其它预定部分保持未被掺杂。例如，可以使用p-掺杂剂执行该离子注入步骤，例如使用BF2-离子。所得到的该结构如图34中所示。如图34中可以看到，该非晶硅层4的部分40保持未被掺杂，这些部分与每一突出的氮化硅层部分17的左边缘相邻。

在下一步骤中，执行蚀刻步骤，用于相对于掺杂的非晶硅选择性地蚀刻未被掺杂的非晶硅。例如，这可以通过使用NH₄OH进行蚀刻来完成。所得到的该结构如图35中所示。如图所示，在每一该沟槽右侧该未被掺杂的非晶硅层40被去除。

此后，执行相对于多晶硅选择性地蚀刻二氧化硅的蚀刻步骤。作为结果，该环圈部分32在没有被该硅层41覆盖的那些部分处凹陷下去。特别地，执行该蚀刻步骤，使得该环圈没有凹陷到低于该半导体衬底的表面10下面的位置。例如，可以蚀刻大约85至115nm。所得到的该结构如图36中所示。如图所示，在每一该沟槽33的右边部分，该环圈凹陷，使得所得到的该环圈的表面高于该衬底表面10布置。而且，减少了该非晶硅层41的厚度。

在执行了预清洗步骤以去除聚合物残留之后，执行氧化步骤，以提供该二氧化硅层63。特别地，该氧化步骤对该掺杂的非晶硅层41进行氧化，以得到该二氧化硅层63。所得到的该结构如图37中所示。

在下一步骤中，沉积导电层。例如，该导电层可以包括可能适合于表面带形成的任何材料。通过举例的形式，可以使用多晶硅、金属、金属硅化物，例如WSi_x(硅化钨)作为该导电带材料。此后，执行凹陷步骤以蚀刻该导电材料。结果，只有一部分该导电材料保持在该环圈32的凹陷部分的上面。例如，当采用WSi_x作为该导电材料时，可以使用适当的蚀刻剂，例如使用H₂O、H₂O₂和NH₄OH的混合物来湿法蚀刻该WSi_x。可替换地，可以使用SF₆化学性质来干法蚀刻该WSi_x。所得到的该结构如图38中所示。如图所示，在该填充物61与该氮化硅层部分17之间的部分中提供导电带材料43。该导电带材料完全高于该衬底表面10布置。可选择地，该二氧化硅层63还保留在该导电带材料与该填充物61之间。例如，如果该填充物是牺牲填充物，那么当去除该牺牲填充物的时候可以去除剩余的二氧化硅层63。但是，由于该厚度较小，剩余的二氧化硅层63也可以导电。

此后，通过进行CMP步骤提供绝缘材料45，例如二氧化硅层。例如，二氧化硅层可以是热生长的，或者通过适当的方法沉积。结果，该填充物61的表面被二氧化硅层45覆盖，如图39中所示。

此后，按照通常所熟知的方法完成该存储器单元阵列。例如，从图39中所示的该结构开始，可以去除一部分氮化硅层，以侧向露出该导电带材料64。此后，在该开口部分中提供适当的导电材料65。例如，该导电材料65可以是掺杂的多晶硅。此后，提供访问晶体管的主要组件。例如，形成掺杂部分，于是建立该第一和第二源极/漏极部分。而且，提供栅电极。例如，该栅电极15可以布置在在衬底表面10中延伸的栅极槽中。提供栅极绝缘材料151，并且可以在该栅极槽中提供侧壁隔片。最终，使用导电材料填充该栅极槽150，以完成该晶体管。此后，按照常规提供字线51a、51b。另外，提供位线触点和位线。可选地，如果该填充物61是牺牲填充物，从该沟槽去除该牺牲填充物，并使用另一个适当的导电材料替换其。

所得到的该结构如图40中所示。如图所示，在该半导体衬底1中该导电材料65的下面形成扩散区120。相应地，在该存储电极61与该存储器单元的访问晶体管16的第一源极/漏极区域121之间建立了电触点。该连接结构包括表示该导电带材料的中间层64。而且，该连接结构包括该导电材料65。该中间层64与该沟槽的该填充物61的侧表面相邻设置。该沟槽的填充物61可以由任意导电材料制成。例如，该填充物61的材料可以包括多晶硅、金属或金属化合物。该导电材料65高于该半导体衬底表面布置，从而与水平衬底表面部分相邻。

不同的说来，如从图40中可以看到，该导电填充物61布置在形成于该衬底表面10中的沟槽中。而且，该导电材料65完全布置在形成于该衬底表面10中的沟槽外面。而且，该中间层64也完全布置在形成于该衬底表面10中的沟槽外面。而且，该沟槽电容器的存储电极的垂直表面被隔离沟槽横向限定。特别地，该隔离沟槽设置在该存储电极与该半导体衬底之间。绝缘材料、即隔离环圈32布置在该隔离沟槽中。如从图40中可以看到，该连接结构包括布置在该隔离沟槽中的导电材料带64。

但是，正如要清楚理解的那样，从图39中所示的结构开始，可以通过任意方式完成存储器单元阵列。例如，可以去除氮化硅层17。此后，使用n掺杂剂执行离子注入步骤，以提供该掺杂区123。所得到的结构如图41中所示。如图所示，现在出现了突出沟槽结构。该沟槽结构从该衬底表面10突出。该填充物61在其顶侧被该二氧化硅层45覆盖。导电带材料43提供在该侧边部分，从而能够进行电接触。该导电带材料43位于该衬底表面10的上面。该掺杂部分124与该衬底表面10相邻布置。此后，通过提供栅电极、与该栅电极连接的字线、位线以及位线触点就完成了该存储器单元阵列。

图42所示为示范性存储器单元阵列的顶视图，其中该沟槽电容器的存储电极分别通过表面带连接46与访问晶体管连接。有源区12以带状形式设置，并且通过隔离沟槽2彼此相互绝缘。该沟槽电容器3以图15中的棋盘形式设置。然而，显然也可以对本发明使用替换的布图。字线51垂直于该有源区设置，其分别与控制形成于晶体管中的沟道14的导电的栅电极连接。

虽然已经参照本发明的具体实施例对其进行了详细描述，但是本领域的熟练技术人员显然知道，其中不脱离本发明的精神和范围可以做出各种变化和修改。相应地，如果对本发明进行的修改和变化位于所附权利要求书的范围内，本发明都意欲将它们及其等同物覆盖。

参考标号列表

1     半导体衬底

10    衬底表面

10a   未覆盖的半导体衬底表面部分

12    有源区

120   扩散区

121   第一源极/漏极区域

122   第二源极/漏极区域

123   掺杂区

14    沟道

15    栅电极

150   栅极槽

151   栅极绝缘层

152  Si₃N₄盖帽层

153  Si₃N₄隔片

154  SiO₂隔片

155   内隔片

16    晶体管

17   Si₃N₄层(衬垫氮化物)

170   暴露区

18   SiO₂层

19   SiO₂层

2     隔离沟槽

3     沟槽电容器

31    存储电极

32    隔离环圈

33    电容器电介质

34    反向电极

35    多晶硅填充物

36    隐埋板

37   Si₃N₄层

38     电容器沟槽

39     表面法线

4      α硅层，未被掺杂

40     未注入区域

41     p-掺杂的α硅

42     离子束

43     开口

44     多晶硅

45    SiO₂层

46     表面带连接

47    SiO₂层

48     扩散区

49    Si₃N₄层

5      存储器单元

51a    通过字线

51b    有源字线

52     位线

53     位线触点

54     衬底连接

55     BPSG层

511    多晶硅

512    钨层

61     导电填充物

62     二氧化硅层

63     二氧化硅层

64     导电带材料

65     导电材料

Claims (33)

1.一种至少部分地形成在半导体衬底中的沟槽电容器的存储电极与选择晶体管之间的连接结构，该连接结构包括：

与存储电极的表面相邻布置的中间层部分；和

与中间层相邻布置并且电连接到与选择晶体管相邻的半导体衬底表面部分的导电材料，其中该连接结构的一部分高于半导体衬底表面布置，从而与水平衬底表面部分相邻。

2.权利要求1的连接结构，其中中间层由绝缘材料制成，并且厚度不大于1nm。

3.权利要求2的连接结构，其中中间层包括Si₃N₄或氧化硅。

4.权利要求1的连接结构，其中中间层由导电材料制成。

5.权利要求1的连接结构，其中导电材料包括掺杂的多晶硅。

6.权利要求1的连接结构，其中导电材料基本上高于衬底表面布置。

7.权利要求1的连接结构，其中导电材料基本上低于衬底表面布置。

8.权利要求1的连接结构，其中中间层布置在该存储电极的顶部表面上。

9.权利要求1的连接结构，其中存储电极延伸高于半导体表面。

10.权利要求1的连接结构，其中中间层与存储电极的侧表面相邻布置。

11.权利要求1的连接结构，其中存储电极通过形成于衬底表面中的沟槽被侧向限定，该导电材料布置在该沟槽外面。

12.权利要求1的连接结构，其中存储电极通过形成于衬底表面中的沟槽被侧向限定，中间层部分布置在该沟槽外面。

13.权利要求12的连接结构，其中中间层由导电材料制成。

14.权利要求1的连接结构，其中存储电极与中间层之间的触点高于该衬底表面布置。

15.权利要求1的连接结构，其中存储电极与中间层之间的触点低于衬底表面布置。

16.权利要求1的连接结构，进一步包括布置在导电材料与衬底之间的阻挡层。

17.权利要求16的连接结构，其中阻挡层由氮化硅制成，并且厚度不大于1nm。

18.一种至少部分地形成在半导体衬底中的沟槽电容器的存储电极与选择晶体管之间的连接结构，该连接结构包括

与存储电极的表面相邻布置的中间层部分；和

与中间层相邻布置并且电连接到与选择晶体管相邻的半导体衬底表面部分的导电材料，其中该存储电极通过形成于该衬底表面中的沟槽被侧向限定，该导电材料至少部分地布置在该沟槽外面。

19.权利要求18的连接结构，其中中间层部分布置在沟槽外面。

20.权利要求18的连接结构，其中导电材料完全布置在沟槽外面。

21.一种至少部分地形成在半导体衬底中的沟槽电容器的存储电极与选择晶体管之间的连接结构，其中与存储电极的垂直表面相邻布置隔离沟槽，该隔离沟槽设置在存储电极与半导体衬底之间，在隔离沟槽中布置绝缘材料，其中连接结构包括布置在隔离沟槽中的导电材料带。

22.权利要求21的连接结构，进一步包括布置在存储电极与导电材料带之间的阻挡层。

23.权利要求21的连接结构，其中高于半导体衬底的上表面设置导电材料带。

24.权利要求23的连接结构，进一步包括布置在半导体衬底的上表面上的导电层部分，该部分与导电材料带接触。

25.权利要求21的连接结构，其中低于半导体衬底的上表面设置导电材料带。

26.权利要求21的连接结构，其中导电材料包括WSi_x。

27.一种制造在沟槽电容器的存储电极与选择晶体管之间的连接结构的方法，包括：

(a)在半导体衬底中提供电容器沟槽，该沟槽电容器包括导电填充物、与该导电填充物的侧表面相邻布置的垂直绝缘层；

(b)在半导体衬底的表面上提供掩膜材料，该掩膜材料设置在其中没有形成沟槽电容器的衬底表面的区域上，其中在掩膜材料的表面下面布置该沟槽电容器的导电填充物的表面；

(c)沉积未被掺杂的半导体层，该半导体层包括垂直和水平区域；

(d)执行斜向离子注入，使得该半导体层的预定区域保持未被掺杂；

(e)去除半导体层的未掺杂部分，并且该半导体层的掺杂部分保留在掩膜材料的表面上，从而剩下垂直绝缘层的表面未被覆盖；

(f)蚀刻该垂直绝缘层的上端部分，从而形成连接开口；

(g)在该连接开口中填充导电材料；和

(h)去除掩膜层，从而露出半导体衬底表面部分。

28.权利要求27的方法，其中高于半导体衬底表面布置导电填充物的顶表面。

29.权利要求27的方法，进一步包括在露出的半导体衬底表面部分上沉积导电材料，该导电材料与连接材料以及与选择晶体管的组件连接。

30.权利要求27的方法，其中低于半导体衬底表面布置导电填充物的顶表面。

31.权利要求27的方法，其中在(f)之后，将衬底表面暴露在氧化气体中，以氧化半导体层的掺杂部分。

32.权利要求27的方法，其中从由掺杂硅和硅化钨构成的组中选择连接材料。

33.权利要求27的方法，其中导电填充材料包括掺杂的多晶硅。

Images