CN1287456C - 半导体装置及其制造方法 - Google Patents

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Abstract

一种包含存储单元的半导体装置，所述存储单元具有通过第1栅极绝缘层而形成在半导体基片上的字栅、杂质层和侧壁状的第1、第2控制栅极。所述第1、第2控制栅极的剖面形状为矩形。

Description

半导体装置及其制造方法
技术领域
本发明涉及阵列状地配置有在1个字栅内具有2个电荷蓄积区域的非易失性存储装置的半导体装置及其制造方法。
背景技术
本发明申请包括于2001年9月25日提出的日本专利申请2001-292127号申请的全部内容。
作为一种类型的非易失性半导体存储装置，有一种在沟道区域与控制栅之间的栅绝缘层由氧化硅层和氮化硅层的叠层体构成、所述氮化硅层中的电荷被吸收的被称为MONOS(Metal Oxide Nitride OxideSemiconductor)型或SONOS(Silicon Oxide nitride Oxide Silicon)型的半导体存储装置。
作为MONOS型的非易失性半导体装置已公开了一种如图16所示的装置(文献：Y.Hayashi，et al，2000Symposium on VLSI TechnologyDigest of Technical Papers p.122-p.123)。
该MONOS型存储单元100在半导体基片10上通过第1绝缘层12形成字栅14。而且在字栅14的两侧分别配置侧壁状的第1控制栅极20和第2控制栅极30。在第1控制栅极20的底部与半导体基片10之间设有第2栅绝缘层22，在第1控制栅极20的侧面与字栅14之间设有绝缘层24。同样，在第2控制栅极30的底部与半导体基片10之间设有第2栅绝缘层32，在第2控制栅极30的侧面与字栅14之间设有绝缘层34。而且在相邻存储单元的相互对向的控制栅极20与控制栅极30之间的半导体基片10上形成构成源极区域或漏极区域的杂质层16、18。
这样，一个存储单元在字栅14的侧面具有2个MONOS型的存储单元。而且这2个MONOS型存储单元均被独立地控制。从而，在1个存储单元100中可存储2位的信息。
发明内容
本发明的目的是提供一种包括MONOS型非易失性存储装置的半导体装置及其制造方法。
(第1半导体装置)
本发明之1的半导体装置，其中非易失性存储装置具有由多个行及列排列成栅格状的存储单元列阵，其特征在于：
所述非易失性存储装置包括：通过第1栅极绝缘层形成在半导体层上方的字栅；
形成在所述半导体层上的构成源极区域或漏极区域的杂质层；
分别沿着所述字栅的对向的2个侧面而形成的侧壁状的第1及第2控制栅极，
所述第1控制栅极通过第2栅极绝缘层被配置在所述半导体层上，并且通过第1侧绝缘层被配置在所述字栅上；
所述第2控制栅极通过第2栅极绝缘层被配置在所述半导体层上，并且通过第1侧绝缘层被配置在所述字栅上；
所述第1及第2控制栅极分别在第1方向上被连续地配置，并且在与所述第1方向交叉的第2方向上，通过所述杂质层而配置相邻的1组第1及第2控制栅极，
所述第1及第2控制栅极的剖面形状为矩形。
在本说明书，所述第1及第2控制栅极的剖面形状是指在用垂直面从所述第1方向及第2方向切断所述第1及第2控制栅极的情况下的剖面。
(第2半导体装置)
本发明之2的半导体装置，其中非易失性存储装置具有由多个行及列排列成栅格状的存储单元列阵，其特征在于：
所述非易失性存储装置包括：通过第1栅极绝缘层形成在半导体层上方的字栅；
形成在所述半导体层上的构成源极区域或漏极区域的杂质层；
分别沿着所述字栅的对向的2个侧面而形成的侧壁状的第1及第2控制栅极，
所述第1控制栅极通过第2栅极绝缘层被配置在所述半导体层上，并且通过第1侧绝缘层被配置在所述字栅上；
所述第2控制栅极通过第2栅极绝缘层被配置在所述半导体层上，并且通过第1侧绝缘层被配置在所述字栅上；
所述第1及第2控制栅极分别在第1方向上被连续地配置，并且在与所述第1方向交叉的第2方向上，通过所述杂质层而配置相邻的1组第1及第2控制栅极与共用接触部连接，
所述共用接触部包括接触导电层，
所述接触导电层与第1及第2控制栅极连接。
根据所述本发明之2的半导体装置，由于侧壁状的控制栅极的每1组与共用接触部连接，所以可确保与宽度窄的控制栅极的电连接。
在本发明之2的半导体装置中，所述第1及第2控制栅极的剖面形状可以是矩形。另外，可以构成凹部的所述接触导电层。在这种情况下，可在所述半导体层的上方进一步形成层间绝缘层，在所述凹部上形成贯通所述层间绝缘层的接触孔，在所述接触孔内填充柱形导电层。
另外，在这种情况下，所述接触导电层可通过接触绝缘层而设置在所述半导体层的上方，所述接触绝缘层可由与所述第2栅极绝缘层相同的材质构成。
并且，在这种情况下，可在所述接触导电层的侧面上配置第2侧绝缘层。这里，所述第2侧绝缘层可由与所述第1侧绝缘层相同的材质构成。
并且，在这种情况下，可邻接所述杂质层的端部设置所述共用接触部。而且，可排列设置多个所述杂质层，并可具有多个所述共用接触部，所述多个共用接触部可相互交错地设置在呈多个排列设置的所述杂质层的一方侧的端部和另一方侧的端部上。
本发明之1及本发明之2的半导体装置可以具有以下各种实施方式。
(A)可在所述第1及第2控制栅极上形成第3绝缘层。
(B)所述第1侧绝缘层的上端可位于在所述半导体层上的第1及第2控制栅极的上方的位置。这样的构成可确实地形成覆盖所述第1及第2控制栅极的填充绝缘层。即，相邻的所述第1及第2控制栅极被同一填充绝缘层所覆盖，该填充绝缘层形成在与所述第1及第2控制栅极连接配置的对向的2个所述侧绝缘层的相互间。
(C)所述第2栅极绝缘层及所述第1侧绝缘层可由第1氧化硅层、氮化硅层及第2氧化硅层的叠层膜构成。
(第1半导体装置的制造方法)
本发明的第1半导体装置的制造方法，是一种其中的非易失性存储装置包括由多个行及列排列成栅格状的存储单元列阵的半导体装置的制造方法，包括：
在半导体层上方形成第1栅极绝缘层的第1绝缘层形成工序；
在所述第1绝缘层的上方形成第1导电层的工序；
在所述第1导电层的上方形成阻挡层的工序；
对所述第1导电层及所述阻挡层进行图形处理，形成栅极层的工序；
至少在所述半导体层的上方形成第2栅极绝缘层的工序；
在所述栅极层的对向的两侧面上形成第1侧绝缘层的工序；
在所述存储单元列阵的形成区域内形成第2导电层的工序；
对所述第2导电层进行各向异性蚀刻，在所述存储单元列阵的形成区域内形成侧壁状的第1及第2控制栅极的工序；
在所述半导体层上形成构成源极区域或漏极区域的杂质层的工序；
在所述存储单元列阵的形成区域内形成第2绝缘层之后，通过利用化学及机械的研磨法研磨所述第2绝缘层及所述第2导电层使其露出所述阻挡层的工序；
除去所述阻挡层的工序；及
在所述存储单元列阵的形成区域内形成第3导电层之后，对所述栅极层及所述第3导电层进行图形形成处理，形成字栅及连接该字栅的字线的工序。
(第2半导体装置的制造方法)
本发明的第2半导体装置的制造方法，是在上述第1半导体装置的制造方法中，在与共用接触部的形成区域对应的所述第2导电层上形成掩膜，对所述第2导电层进行各向异性蚀刻；通过所述研磨，在所述共用接触部的形成区域内形成接触导电层。
根据上述本发明的第2半导体装置的制造方法，不需要额外增加工序数便可在形成侧壁状的第1及第2控制栅极的同时形成共用接触部，从而通过该共用接触部可确保电连接。
本发明的第2半导体装置的制造方法，还可以包括在所述接触导电层上形成第3绝缘层的工序。
另外，本发明的第2半导体装置的制造方法，还可以包括在所述存储单元列阵的形成区域内形成层间绝缘层之后，在所述接触导电层上形成贯通所述层间绝缘层的接触孔的工序及在所述接触孔内填充柱形导电层的工序。
而且在这种情况下，所述接触导电层可以在与所述第1及第2控制栅极的同一成膜工序中形成。
并且，在这种情况下，还可以包括在所述共用接触部的形成区域内进一步在所述半导体层的上方形成接触绝缘层的工序和在所述接触导电层的侧面上形成第2侧绝缘层的工序，所述接触绝缘层的形成，可以在与形成所述第2栅极绝缘层的同一形成工序中进行，所述第2侧绝缘层的形成，可以在与形成所述第1侧绝缘层的同一形成工序中进行。
并且，在这种情况下，所述共用接触部可以与所述杂质层的端部邻接。这里，可排列设置多个所述杂质层并形成多个所述共用接触部，所述多个共用接触部可交错地形成在呈多数排列的所述杂质层的一方侧的端部和另一方侧的端部。
本发明的第1及第2半导体装置的制造方法还可以具有以下的实施方式。
(a)还可以包括在所述第1及第2控制栅极上形成第3绝缘层的工序。
(b)所述第2栅极绝缘层及所述第1侧绝缘层可通过同一工序形成，并且，可由第1氧化硅层、氮化硅层及第2氧化硅层的叠层膜构成。
(c)也可以使形成的所述第1侧绝缘层的上端位于所述半导体层上的所述第1及第2控制栅极的上方的位置。
(d)在通过化学及机械的研磨法(以下也称为“CMP法”)对所述第2绝缘层进行研磨的工序中，可以由填充绝缘层覆盖所形成的相邻的1组的所述第1及第2控制栅极。
附图说明
图1是模式表示本发明实施例的半导体装置的存储区域的布局的俯视图。
图2是模式表示本发明实施例的半导体装置的主要部分的俯视图。
图3是模式表示图2中的沿A-A线部分的剖面图。
图4是表示图1至图3所示的半导体装置的制造方法的一工序的剖面图。
图5是表示图1至图3所示的半导体装置的制造方法的一工序的剖面图。
图6是表示图5所示的半导体装置的制造方法的一工序的剖面图。
图7是表示图1至图3所示的半导体装置的制造方法的一工序的剖面图。
图8是表示图1至图3所示的半导体装置的制造方法的一工序的剖面图。
图9是表示图1至图3所示的半导体装置的制造方法的一工序的剖面图。
图10是表示图1至图3所示的半导体装置的制造方法的一工序的剖面图。
图11是表示图1至图3所示的半导体装置的制造方法的一工序的剖面图。
图12是表示图1至图3所示的半导体装置的制造方法的一工序的剖面图。
图13是表示图1至图3所示的半导体装置的制造方法的一工序的剖面图。
图14是表示图1至图3所示的半导体装置的制造方法的一工序的剖面图。
图15是表示图1至图3所示的半导体装置的制造方法的一工序的剖面图。
图16是表示图1至图3所示的半导体装置的制造方法的一工序的剖面图。
图17是表示公知的MONOS型存储单元的剖面图。
具体实施方式
图1是模式表示本发明实施例的半导体装置的存储区域的布局的俯视图，图2是模式表示本发明实施例的半导体装置的主要部分的俯视图，图3是模式表示图2中的沿A-A线部分的剖面图。
本实施例的半导体装置，包括通过把其中的MONOS型非易失性存储装置(以下称为“存储单元”)100排列成具有多行及多列的栅格状而构成的存储单元列阵的存储区域1000和构成存储单元的周围电路等的逻辑电路区域2000。
(存储装置的构造)
首先，参照图1对本实施例的半导体装置的布局进行说明。
在图1中，表示出第1区块B1和与其相邻的第2区块B2。在第1区块B1与第2区块B2之间的一部分区域上，形成单元隔离区域300。在各个区块B1、B2中，设有向X方向(行方向)延伸的多根字线50(WL)和向Y方向(列方向)延伸的多根位线60(BL)。一根字线50与在X方向排列的多个字栅14连接。位线60由杂质层16、18构成。
构成第1及第2控制栅极20、30的导电层40包围住各个杂质层16、18。即，第1及第2控制栅极20、30分别向Y方向延伸，其中1组第1及第2控制栅极20、30的一方的端部通过在X方向延伸的导电层构成相互的连接。
而且，1组第1、第2控制栅极20、30的另一方的端部共同连接到1个共用的接触部200。因此，各个第1、第2控制栅极20、30具有作为存储单元的控制栅的功能和作为连接在Y方向排列的各个控制栅的连接布线的功能。
如图1所示，该共用接触部200被设置在与杂质层16、18的端部邻接。并且，该共用接触部200被相互交错地设置在杂质层16、18的一方侧的端部和另一方侧的端部上。
单一的存储单元100包括1个字栅14、形成在该字栅14两侧的第1、第2控制栅极20、30和位于这些控制栅极20、30的外侧，并形成在半导体基片上的杂质层16、18。而且，杂质层16、18分别被相邻的存储单元100所共用。
同是在Y方向相邻的杂质层16的形成在区块B1上的杂质层16和形成在区块B2上的杂质层16通过形成在半导体基片内的连接用的杂质层400构成相互的电连接。该连接用的杂质层400形成在杂质层16上的控制栅极的共用接触部200的反对侧。
在该接触用杂质层400上形成接点350。由杂质层16构成的位线60通过该接点350与上层的布线层形成电连接。
同样，在Y方向相邻的2个杂质层18在未配置共用连接部200的一侧通过连接用杂质层400形成相互的电连接(参照图17)。
如图1所示，在1个区块中，多个共用接触部200的平面分布为交替地形成在杂质层16和杂质层18的不同侧，形成锯齿状的配置。同样，在1个区块中，多个共用接触部400的平面分布为交替地形成在杂质层16和杂质层18的不同侧，形成锯齿状的配置。
下面，参照图2及图3对半导体装置的平面构造及剖面构造进行说明。
存储单元100包括通过第1栅极绝缘层12形成在半导体基片10上方的字栅14、形成在半导体基片10内的构成源极区域或漏极区域的杂质层16、18、分别沿着字栅14两侧而形成的侧壁状的第1及第2控制栅极20、30。另外，在杂质层16、18上形成硅化物层92。
如图3所示，第1及第2控制栅极20、30的剖面形状为矩形。而且在第1及第2控制栅极20、30上形成第3绝缘层222。第3绝缘层222例如为氧化硅层。
第1控制栅极20通过第2栅极绝缘层22被配置在半导体基片10上，并且，通过第1侧绝缘层24被配置在字栅14的一方的侧面上。同样，第2控制栅极30通过第2栅极绝缘层32被配置在半导体基片上，并且通过第1侧绝缘层34被配置在字栅14的另一方的侧面上。
另外，第2栅极绝缘层22、32及第1侧绝缘层24、34为ONO膜。具体是，由氧化硅层(第1氧化硅底层)、氮化硅层、第2氧化硅层(氧化硅顶层)构成的叠层膜。
第2栅极绝缘层22、32的第1氧化硅层具有作为在沟道区域与电荷蓄积区域之间的电位势垒(potential barrier)功能。
第2栅极绝缘层22、32的氮化硅层具有作为收集载流子(例如电子)的电荷蓄积区域的功能。
第2栅极绝缘层22、32的第2氧化硅层在沟道区域与电荷蓄积区域之间形成电位势垒(potential barrier)。
第1侧绝缘层24、34分别使字栅14与控制栅极20、30各自形成电隔离。另外，为了防止第1侧绝缘层24、34的上端与字栅14及第1、第2控制栅极20、30发生短路，使其上端位于半导体基片10上的控制栅极20、30上端的上方。
在本实施例中，第1侧绝缘层24、34与第2栅极绝缘层22、32是通过相同的成膜工序形成，分别具有相同的层构造。并且，为了防止第1侧绝缘层24、34的上端与字栅14及第1及第2控制栅极20、30形成短路，使该上端位于半导体基片10上的第1及第2控制栅极20、30的上方。而且，在相邻的存储单元100中，在相邻的第1控制栅极20与第2控制栅极30之间形成填充绝缘层70。在本实施例中，第1及第2控制栅极20、30被填充绝缘层70所覆盖。该填充绝缘层70至少使控制栅极20、30不露出地覆盖住控制栅极20、30。具体是，填充绝缘层70的上面位于相对半导体基片10的第1侧绝缘层24上端的上方。通过这样地形成填充绝缘层70可确保第1、第2控制栅极20、30与字栅14及字线50之间的电隔离。
在共用接触部200上形成有向控制栅极20、30供给规定电位的导电层。共用接触部200包括接触导电层232。
接触导电层232沿着接触绝缘层210及第2侧绝缘层224配置。接触导电层232通过与形成第1及第2控制栅极20、30的同一成膜工序，与第1及第2控制栅极20、30连续地形成。因此，接触导电层232与第1及第2控制栅极20、30由同一材质构成。
另外，接触导电层232通过接触绝缘层210被配置在半导体基片10上。另外，由接触导电层232构成凹部74。该凹部74内埋设柱形导电层82。
构成共用接触部200的接触绝缘层210及第2侧绝缘层224通过与形成构成存储单元100的第2栅极绝缘层22、32及第1侧绝缘层24、34的同一工序形成，并具有相同的层构造。即，接触绝缘层210及第2侧绝缘层224与第2栅极绝缘层22、32及第1侧绝缘层24、34同样，由第1氧化硅层、氮化硅层及第2氧化硅层的叠层膜构成。另外，构成共用接触部200的绝缘层212通过与构成存储单元100的第1栅极绝缘层12的同一工序形成，并具有相同的层构造。
另外，如图3所示，共用接触部200还包括侧壁状的导电层236、238。导电层236、238被配置在接触导电层232的两侧。在该导电层236、238上形成第3绝缘层222。另外，该导电层236、238与第1及第2控制栅极20、30同样，其剖面形状为矩形。
导电层236与第1控制栅极20连接。这里，与导电层236连接的第1控制栅极20与连接接触导电层232的第2控制栅极30相邻。另外，导电层238与第2控制栅极30连接。这里，与导电层238连接的第2控制栅极30与连接接触导电层232的第1控制栅极20相邻。
导电层236、238被分别沿着接触绝缘层210及第2侧绝缘层224配置。该导电层236、238通过与形成第1及第2控制栅极20、30和接触导电层232同一成膜工序形成，并且由与这些层相同的材质构成。
在形成有存储单元100和共用接触部200等的半导体基片10上，形成层间绝缘层72。而且，在层间绝缘层72上，形成到达共用接触部200的接触导电层232的接触孔84。在该接触孔84内填充钛柱或铜柱等的柱形导电层82，该柱形导电层82与形成在层间绝缘层72上的布线层80连接。
根据本实施例的半导体装置，在存储单元列阵1000内，侧壁状的第1、第2控制栅极20、30分组地与共用接触部200连接，该共用接触部200，包括接触导电层232。这里，第1及第2控制栅极20、30具有侧壁状的形状，并且该宽度小于0.1μm。因此，通过设置接触导电层232，可确保控制栅极20、30与共用接触部200的电连接。其结果，可通过上述的共用接触部200确保与控制栅极20、30形成最小必要面积的电接触。
另外，本局本实施例的半导体装置，由于在共用接触部200内接触导电层232与柱形导电层82直接连接，因此，可确保良好的电连接。
(半导体装置的制造方法)
下面，参照图4～图16对本实施例的半导体装置的制造方法进行说明。各个剖面图与沿图2的A-A线的部分相对应。在图4～图16中，对于与图1～图3所示的相同部分使用相同的符号，并省略重复的叙述。
(1)如图4所示，首先，在形成图1所示的存储单元阵列1000的区域(以下称为“存储单元列阵形成区域”)1000a内，在半导体基片10的表面上利用沟槽隔离法形成单元隔离区域300。然后注入离子，在半导体基片10内形成接触用的杂质层400(参照图1)。
然后在半导体基片10的表面上，形成构成第1栅极绝缘层的第1绝缘层120。然后在第1绝缘层120上层叠构成字栅14的第1导电层140。第1导电层140由掺杂多晶硅构成。然后在其后的CMP工序中，在第1导电层140上形成阻挡层S100。阻挡层S100例如由氮化硅层构成。
(2)然后，通过公知的蚀刻技术及侵蚀技术进行形成第1导电层140及阻挡层S100的图形形成处理。通过该工序，形成之后成为字栅14的栅极层140a。在该图形形成处理中，在存储单元列阵的形成区域1000a内，在半导体基片10上的全体面上形成栅极层140a及阻挡层S100的叠层体。图6表示图形形成处理后的俯视面状态。通过该图形形成处理，存储区域1000内的栅极层140a及阻挡层S100的叠层体上形成开口部160、180。开口部160、180与之后的通过注入离子而形成杂质层16、18的区域大致对应。而且，在之后的工序中，沿着开口部160、180的侧面形成第1侧绝缘层24、34和第1、第2控制栅极20、30。
(3)如图7所示，在半导体基片10的全体面上形成ONO膜220。ONO膜220是通过顺序地重叠第1氧化硅层、氮化硅层及第2氧化硅层而形成。第1氧化硅层例如可使用热氧化法、CVD法成膜。氮化硅层例如可使用CVD法等成膜。第2氧化硅层可使用CVD法，具体是使用高温氧化法(HTO)成膜。最好在形成这些层之后，进行退火处理，以使各层的结构更细密。
ONO膜220通过在之后的图形形成处理，构成第2栅极绝缘层22及第1侧绝缘层24以及共用接触部200的接触绝缘层210及第2侧绝缘层224(参照图3)。
(4)如图8所示，在存储单元列阵的形成区域1000a内，并且在ONO膜220的全体面上形成掺杂多晶硅层(第2导电层)230。在该掺杂多晶硅层230的基础上，通过图形形成处理及蚀刻工序等，形成构成第1、第2控制栅极20、30的导电层40(参照图1)及构成共用接触部200的第2接触导电层232、导电层236、238(参照图3)。
然后，在形成有共用接触部的区域(以下称为“共用接触部的形成区域”)200a内，形成抗蚀层R100。在本实施例中，如图8所示，该抗蚀层R100在共用接触部的形成区域200a内，被设置在与在之后的工序中形成接触导电层232的区域大致对应的位置上。即，该抗蚀层R100至少形成在在之后的工序中形成接触导电层232的形成区域上。
(5)如图9所示，通过把抗蚀层R100作为掩膜，对掺杂多晶硅层230(参照图8)进行全面的各向异性蚀刻，形成第1及第2控制栅极20a、30a及导电层230a。
即，通过这个蚀刻工序，沿着露出的开口部160、180(参照图6)的侧面，形成侧壁状的第1、第2控制栅极20a、30a。而且，与此同时，在被抗蚀层R100(参照图8)遮挡的部分上形成导电层230a。这里，通过上述的蚀刻，除去堆积在在之后的工序中形成硅化物层的区域内的绝缘层，露出半导体基片10。然后，除去抗蚀层R100。
(6)然后，如图10所示，通过对离子注入N型杂质，在半导体基片10内形成构成源极区域或漏极区域的杂质层16、18。
然后，在全体面上堆积形成硅化物用的金属。形成硅化物用的金属例如为钛或钴。然后，通过使形成在杂质层16、18上的金属发生硅化反应，在杂质层16、18的上面形成硅化物层92。从而，通过这个硅化工序，存储单元100的源极区域或漏极区域的表面被进行了整合的硅化处理。
然后，如图10所示，在存储单元列阵的形成区域1000a内，全面地形成氧化硅或氮氧化硅等的绝缘层(第2绝缘层)70。所形成的绝缘层70覆盖住阻挡层，并且填充在第1、第2控制栅极20a、30a之间及导电层230a的间隙内。
(7)如图11所示，利用CMP法对第2绝缘层270进行研磨，直到露出阻挡层S100，并且使绝缘层70平坦化。通过该研磨，形成剖面形状为矩形的第1、第2控制栅极20、30。另外，通过该研磨，除去导电层230a的上部，在共用接触部的形成区域200a内形成接触导电层232及导电层236、238。并且，在中间夹隔第1、第2控制栅极20、30的对向的2个第1侧绝缘层24之间残留绝缘层70，从而形成填充绝缘层70。
此时，形成在栅极层140a及阻挡层S100侧面上的第1侧绝缘层24、34的上端位于半导体基片10上的第1、第2控制栅极20、30上端的上方位置。
通过该工序，第1、第2控制栅极20、30被填充层70完全覆盖。而且，在共用接触部的形成区域200a内接触导电层232形成其上面露出的状态。并且，由接触导电层232构成的凹部74形成被填充绝缘层70覆盖的状态。
(8)然后，如图12所示，在第1、第2控制栅极20、30、接触导电层232及导电层236、238上形成第3绝缘层222。该第3绝缘层222可在分别对第1及第2控制栅极20、30、接触导电层232及导电层236、238的上部进行蚀刻后，例如通过层叠氧化硅层及利用CMP法进行平坦化处理而形成。
或者，通过对第1及第2控制栅极20、30、接触导电层232及导电层236、238的上部进行热氧化等的氧化处理，也可以形成第3绝缘层。在这种情况下，在对第1及第2控制栅极20、30、接触导电层232及导电层236、238的上部进行氧化处理后，根据必要，利用CMP法进行平坦化处理。
(9)然后，利用热磷酸除去阻挡层S100。其结果是，至少露出栅极层140a的上面。然后，如图14所示，在存储单元阵列的形成区域1000a内，全面地形成第3导电层(未图示)，然后，然后如图15所示，在所述第3导电层上形成图形化的抗蚀层R200。通过把抗蚀层R200作为掩膜对第3导电层进行图形化处理。从而，在栅极层140a上形成字线50。另外，作为所述第3导电层，例如可使用掺杂多晶硅层等。并且，通过以抗蚀层R200作为掩膜，对由掺杂多晶硅层构成的栅极层140a(参照图15)进行图形化处理，而形成配置成列阵状态的字栅14(参照图2)。被除去了栅极层140a的区域与之后形成P型杂质层(单元隔离用杂质层)15的区域对应(参照图2)。另外，在该工序中，如图15所示，除去了共用接触部形成区域200a内的栅极层140a。并且除去了抗蚀层R200。
另外，在该蚀刻工序中，由于第1、第2控制栅极20、30、接触导电层232及导电层236、238被第3绝缘层222所覆盖，所以未受到蚀刻。
然后，对半导体基片10进行全面的P型杂质的掺杂处理。从而，在在Y方向相邻的字栅14之间的区域内形成P型杂质层(单元隔离用杂质层)15(参照图2)。该单元隔离用杂质层15的导电型与非易失性存储装置的导电型相反。通过该P型杂质层15可更可靠地确保存储单元100的相邻单元的相互隔离。
(10)然后，如图16所示，层叠层间绝缘层72。然后，在层间绝缘层72上形成接触孔84，然后，形成与共用接触部200连接的柱形导电层82及布线层80(参照图3)。
如图3所示，对应接触孔84的直径尺寸，使得在接触导电层232上面的至少一部分上残留第3绝缘层222。
通过以上的工序，可制造出图1、图2及图3所示的半导体装置。
根据本发明的半导体制造方法，可在形成侧壁状的第1、第2控制栅极20、30的同时形成共用接触部200。而且，共用接触部200具有至少与杂质层16、18的宽度相接近的尺寸，从而可确保充分大的接触面积。因此，在本实施例中，即使是不易形成充分的接触区域的侧壁状的控制栅极20、30，也可以通过共用接触部200而确保可靠的电连接。
而且，根据本实施例的半导体制造方法，可形成剖面形状为矩形形状的第1及第2控制栅极20、30。因此，在通过对掺杂多晶硅层230的蚀刻而形成导电层230a的工序中(参照图9)，只需对掺杂多晶硅层230进行少量的蚀刻。
以上对本发明的一实施例进行了说明，但本发明不限于此，在本发明的主要构思的范围内可具有各种的实施方式。例如，在上述的实施例中，作为半导体层是使用(bulk)状的半导体基片，但也可以使用SOI基片的半导体层。

Claims (35)

1.一种半导体装置，具有由多个行及列排列成栅格状的非易失性存储装置而形成的存储单元列阵，其特征在于：
所述非易失性存储装置包括：通过第1栅极绝缘层形成在半导体层上方的字栅；
形成在所述半导体层上的构成源极区域或漏极区域的杂质层；
分别沿着所述字栅的对向的2个侧面而形成的侧壁状的第1及第2控制栅极，
所述第1控制栅极通过第2栅极绝缘层被配置在所述半导体层上，并且通过第1侧绝缘层被配置在所述字栅上；
所述第2控制栅极通过第2栅极绝缘层被配置在所述半导体层上，并且通过第1侧绝缘层被配置在所述字栅上；
所述第1及第2控制栅极分别在第1方向上被连续地配置，并且在与所述第1方向交叉的第2方向上，通过所述杂质层而配置相邻的1组第1及第2控制栅极，
所述第1及第2控制栅极的剖面形状为矩形。
2.根据权利要求1所述的半导体装置，其特征在于：在所述第1及第2控制栅极上形成第3绝缘层。
3.根据权利要求1所述的半导体装置，其特征在于：所述第1侧绝缘层，其上端位于所述半导体层上的所述第1及第2控制栅极的上方。
4.根据权利要求1所述的半导体装置，其特征在于：相邻的所述第1及第2控制栅极被绝缘层所覆盖。
5.根据权利要求1所述的半导体装置，其特征在于：所述第2栅极绝缘层及所述第1侧绝缘层由第1氧化硅层、氮化硅层及第2氧化硅层的叠层膜构成。
6.一种半导体装置，具有由多个行及列排列成栅格状的非易失性存储装置而形成的存储单元列阵，其特征在于：
所述非易失性存储装置包括：通过第1栅极绝缘层形成在半导体层上方的字栅；
形成在所述半导体层上的构成源极区域或漏极区域的杂质层；
分别沿着所述字栅的对向的2个侧面而形成的侧壁状的第1及第2控制栅极，
所述第1控制栅极通过第2栅极绝缘层被配置在所述半导体层上，并且通过第1侧绝缘层被配置在所述字栅上；
所述第2控制栅极通过第2栅极绝缘层被配置在所述半导体层上，并且通过第1侧绝缘层被配置在所述字栅上；
所述第1及第2控制栅极分别在第1方向上被连续地配置，并且在与所述第1方向交叉的第2方向上，通过所述杂质层而配置相邻的1组第1及第2控制栅极与共用接触部连接，
所述共用接触部包括接触导电层，
所述接触导电层与第1及第2控制栅极连接。
7.根据权利要求6所述的半导体装置，其特征在于：所述第1及第2控制栅极的剖面形状为矩形。
8.根据权利要求6所述的半导体装置，其特征在于：在所述第1及第2控制栅极上形成第3绝缘层。
9.根据权利要求6所述的半导体装置，其特征在于：由所述接触导电层构成凹部。
10.根据权利要求9所述的半导体装置，其特征在于：在所述半导体层的上方进一步层叠层间绝缘层，在所述凹部上形成贯通所述层间绝缘层的接触孔，在所述接触孔内填充柱形导电层。
11.根据权利要求6所述的半导体装置，其特征在于：所述接触导电层由与所述第1及第2控制栅极相同的材质构成。
12.根据权利要求6所述的半导体装置，其特征在于：所述接触导电层通过接触绝缘层被设置在所述半导体层的上方，所述接触绝缘层由与所述第2栅极绝缘层相同的材质构成。
13.根据权利要求6所述的半导体装置，其特征在于：在所述接触导电层的侧面上配置第2侧绝缘层。
14.根据权利要求13所述的半导体装置，其特征在于：所述第2侧绝缘层由与所述第1侧绝缘层相同的材质构成。
15.根据权利要求6所述的半导体装置，其特征在于：所述第1侧绝缘层的上端位于所述半导体层上的所述第1及第2控制栅极的上方。
16.根据权利要求6所述的半导体装置，其特征在于：相邻的所述第1及第2控制栅极被绝缘层所覆盖。
17.根据权利要求6所述的半导体装置，其特征在于：设置所述共用接触部邻接所述杂质层的端部。
18.根据权利要求17所述的半导体装置，其特征在于：排列设置多个所述杂质层，并具有多个所述共用接触部，所述多个共用接触部被相互交错地设置在呈多个排列设置的所述杂质层的一方侧的端部和另一方侧的端部上。
19.根据权利要求6所述的半导体装置，其特征在于：所述第2栅极绝缘层及所述第1侧绝缘层由第1氧化硅层、氮化硅层及第2氧化硅层的叠层膜构成。
20.一种半导体装置的制造方法，具有由多个行及列排列成栅格状的非易失性存储装置而形成的存储单元列阵，其特征在于：包括
在半导体层上方形成第1栅极绝缘层的第1绝缘层形成工序；
在所述第1绝缘层的上方形成第1导电层的工序；
在所述第1导电层的上方形成阻挡层的工序；
对所述第1导电层及所述阻挡层进行图形处理，形成栅极层的工序；
至少在所述半导体层的上方形成第2栅极绝缘层的工序；
在所述栅极层的对向的两侧面上形成第1侧绝缘层的工序；
在所述存储单元列阵的形成区域内形成第2导电层的工序；
对所述第2导电层进行各向异性蚀刻，在所述存储单元列阵的形成区域内形成侧壁状的第1及第2控制栅极的工序；
在所述半导体层上形成构成源极区域或漏极区域的杂质层的工序；
在所述存储单元列阵的形成区域内形成第2绝缘层之后，通过利用化学及机械的研磨法研磨所述第2绝缘层及所述第2导电层使其露出所述阻挡层的工序；
除去所述阻挡层的工序；及
在所述存储单元列阵的形成区域内形成第3导电层之后，对所述栅极层及所述第3导电层进行图形形成处理，形成字栅及连接该字栅的字线的工序。
21.根据权利要求20所述的半导体装置的制造方法，其特征在于：还包括在所述第1及第2控制栅极上形成第3绝缘层的工序。
22.根据权利要求20所述的半导体装置的制造方法，其特征在于：所述第2栅极绝缘层及所述第1侧绝缘层通过同一成膜工序形成，并且，由第1氧化硅层、氮化硅层及第2氧化硅层的叠层构成。
23.根据权利要求20所述的半导体装置的制造方法，其特征在于：使形成的所述第1侧绝缘层的上端位于所述半导体层上的所述第1及第2控制栅极上方的位置。
24.根据权利要求20所述的半导体装置的制造方法，其特征在于：在利用化学及机械的研磨法对所述第2绝缘层进行研磨的工序中，所形成的通过所述杂质层而相邻的1组所述第1及第2控制栅极被填充绝缘层所覆盖。
25.根据权利要求20所述的半导体装置的制造方法，其特征在于：
在与共用接触部的形成区域对应的所述第2导电层上形成掩膜，对所述第2导电层进行各向异性蚀刻；
通过所述研磨，在所述共用接触部的形成区域内形成接触导电层。
26.根据权利要求25所述的半导体装置的制造方法，其特征在于：还包括在所述第1及第2控制栅极上形成第3绝缘层的工序。
27.根据权利要求25所述的半导体装置的制造方法，其特征在于：还包括在所述接触导电层上形成第3绝缘层的工序。
28.根据权利要求25所述的半导体装置的制造方法，其特征在于：还包括在所述存储单元列阵的形成区域内形成层间绝缘层之后，在所述接触导电层上形成贯通所述层间绝缘层的接触孔的工序及在所述接触孔内填充柱形导电层的工序。
29.根据权利要求25所述的半导体装置的制造方法，其特征在于：所述第2栅极绝缘层及所述第1侧绝缘层通过同一成膜工序形成，并且，由第1氧化硅层、氮化硅层及第2氧化硅层的叠层构成。
30.根据权利要求25所述的半导体装置的制造方法，其特征在于：所述接触导电层通过与所述第1及第2控制栅极的同一成膜工序而形成。
31.根据权利要求25所述的半导体装置的制造方法，其特征在于：包括在所述共用接触部的形成区域内进一步在所述半导体层的上方形成接触绝缘层的工序和在所述接触导电层的侧面上形成第2侧绝缘层的工序，所述接触绝缘层的形成，在与形成所述第2栅极绝缘层的同一形成工序中进行，所述第2侧绝缘层的形成，在与形成所述第1侧绝缘层的同一形成工序中进行。
32.根据权利要求25所述的半导体装置的制造方法，其特征在于：使形成的所述第1侧绝缘层的上端位于所述半导体层上的所述第1及第2控制栅极上方的位置。
33.根据权利要求25所述的半导体装置的制造方法，其特征在于：在利用化学及机械的研磨法对所述第2绝缘层进行研磨的工序中，所形成的通过所述杂质层而相邻的1组所述第1及第2控制栅极被填充绝缘层所覆盖。
34.根据权利要求25所述的半导体装置的制造方法，其特征在于：所述共用接触部与所述杂质层的端部邻接。
35.根据权利要求34所述的半导体装置的制造方法，其特征在于：排列设置多个所述杂质层，形成多个所述共用接触部，所述多个共用接触部交错地形成在呈多数排列的所述杂质层的一方侧的端部和另一方侧的端部。
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