CN1152433C - 半导体器件及其制造方法 - Google Patents
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Abstract
一种半导体器件，其中存储单元固有的步骤数减少到尽可能的值，以实现单元尺寸的减少和抗软件误差的充满性。栅氧化物膜306和电容绝缘膜310是经一步并且是同一层氧化物膜形成步骤形成，栅电极305和电荷保持电极309是经一步并且是同一电极形成步骤形成。电容电极连接的局部互连311和位线连接的局部连接312是经同一互连形成步骤形成，而沿字线方向相邻的有源区303是按一个栅电极305偏置设置的。
Description
技术领域
本发明涉及一种半导体器件，尤其是涉及由一单独的晶体管和一单独的电容器构成动态随机存取存储器的一个存储单元结构，及其制造方法。
背景技术
自从由一单独的晶体管和一单独的电容器构成的动态随机存取存储器开发以来，通过电路设计已很难简化其结构和节省区域间距。因此，通过器件工艺、接触互连的自对准和通过多层互连已经实现了用三维电容器结构节省区域间距的试验。在这些试验中，如图48所示，存储单元结构是从在一半导体基片501上形成一MOS晶体管的栅电极505和一电容器电荷保持电极的反电极509的平面型电容器结构开始，大致分为沟槽电容结构和叠式结构。在图49所示的沟槽电容器结构中，在具有MOS晶体管的栅电极605和电容器电荷保持电极的反电极603的一半导体基片上，形成一个孔或一沟槽604，而孔的表面被用作电容器电荷保持电极，它是作为电容形成的扩散层607。如图50所示，在叠式结构中，电容器电荷保持电极711，也就是叠式电极711，是在具有MOS晶体管的栅电极705和电容器电荷保持电极的反电极709的一半导体基片701上形成的。
参照图48，502是一器件绝缘氧化物膜，503是一有源区，506是栅氧化物膜，507是电容形成的扩散层，508是位线连接的扩散层，510是一电容绝缘膜，513是一位线，515是一连接孔。参照图49，602是一器件绝缘氧化物膜，606是一栅氧化物膜，608是位线连接的扩散层，609是电荷保持电极的反电极，610是一电容绝缘膜，613是一位线，615是连接孔。参照图50，703是一有源区，705是一栅电极，706是一栅氧化物膜，707是一电容形成的扩散层，708是一位线连接的扩散层，710是一电容绝缘膜，713是一位线，714和715各为一连接孔。
沟槽电容结构还被分为如图49所示的以基片作为电容器电荷保持电极的系统，和如图51所示的以基片作为电容器电荷保持电极的反电极的系统。参照图51，802是一器件绝缘氧化物膜，803是一有源区，804是一沟槽，805是一栅电极，806是一栅氧化物膜，807是一电容形成的扩散层，808是一位线连接扩散层，809是一电荷保持电极，810是一电容绝缘层，813是一位线，815是一连接孔。
参照图50，叠式结构是从在栅电极705上形成一叠式电极711的字线上的叠式电极演变到如图52所示的由叠式电极911和电荷保持电极的反电极909构成电容器的位线上的叠式电极结构。
在走向本发明的一些试验中已遇到并且/或出现了下面一些问题。
近来，随着系统速度的增加，对于提高微处理器或门阵列之类的逻辑器件与存储器件之间数据传输速度的要求增加了。为了提高芯片之间的数据传输速度，需要有专用的输入/输出电路和专用板。此外，输入/输出电路的功耗和包装成本增加了，这就需要将逻辑器件和存储器件装在单块芯片上。
使用CMOS晶体管的制造工艺基本上就能满足逻辑器件的制造工艺，存储器件的制造工艺则不同，它除了CMOS晶体管的制造工艺之外还需要三维电容器的制造工艺。
因此，由于三维电容器的制造工艺表现出是对逻辑器件区的冗余工艺，所以单块芯片的成本高于由逻辑器件自身构成的芯片和动态随机存取存储器件的单块芯片。
而且，在叠式结构的存储单元中，如图50和52所示，由于在MOS晶体管的栅电极形成之后，由叠式电极711、911和电荷保持电极的反电极709、909组成电容器，增加了在MOS晶体管形成后的热处理程度/量，以致使MOS晶体管的特性下降。
在沟槽电容器结构中，由于电容器结构是在栅电极形成之前做出的，所以MOS晶体管特性下降的问题不容易发生。然而，电容器的电极和电容绝缘膜是由逻辑器件工艺之外的一项工艺形成的，因此不可避免地要增加工艺步骤次数和成本。
为解决这些问题，曾经提出过一种通过CMOS晶体管的制造工艺制造动态随机存取存储器件系统的方案，它共用电容器的绝缘膜和晶体管的绝缘膜，以及共用电容器的电极和晶体管的电极(见参考资料’ISSCC96FP16.1’)。在这些方法之一中，由于电容器是平面结构，所以大大增加存储单元面积。在这些方法的另一种中，同样共用电容器的电极和晶体管的电极，使用了沟槽电容器的结构，它在晶体管绝缘膜形成之前在基片的电容形成区内形成沟槽，并用孔的表面作电容器的电荷保持电极(见日本专利公报JP-A-1-231363)。
发明内容
采用这种系统，电容器部分的面积被减少成与沟槽相对应的量。然而，由于晶体管的电极和电容器的电荷保持电极的反电极是由同一互连层形成的，因而需提供与刻触加工容差相对应的间隔宽度，所以存储单元的单元尺寸变得大于没有采用共用电容器绝缘膜和晶体管绝缘膜的那种沟槽电容器结构的存储单元。而且，由于用孔表面作电容器的电荷保持电极，半导体基片和电荷保持电极之间的面积随电极表面的面积成正比地增加，从而使芯片的数据保持特性和软件差错性能变得更差。
在本发明的一个方面，提供一种具有动态随机存取存储器的半导体器件，该动态随机存取存储器具有多个各带一个晶体管和一个电容器的存储单元，其特征在于，每个所述的存储单元包括：由同一绝缘层形成的所述晶体管的栅氧化物膜(306)和所述电容器的单一电容绝缘膜(310)；所述晶体管的栅电极(305)和所述电容器的电荷保持电极(309)，它们通过处理同一导电层而形成，以便给出想要的形状；由用于隔离有源区(304)的绝缘膜(302)覆盖的绝缘区，所述的有源区由长边和短边限定；沟槽(304)，所述沟槽通过在用于隔离所述有源区的所述绝缘膜的预定部分设一孔口，而形成在用于隔离所述有源区(303)的绝缘膜(302)覆盖的所述区域内；所述沟槽(304)形成在相邻的栅电极(305)之间；所述沟槽(304)形成在偏离所述有源区(303)的长边方向90°的方向上；所述电容器的电荷保持电极(309)的部分或者全部被埋置在所述沟槽(304)中；以及沿沟道长度方向相互邻近的所述栅电极(305)的所述有源区(303)被邻近的一个栅电极偏置。
在本发明的另一方面，提供一种制造具有动态随机存取存储器的半导体器件的方法，所述动态随机存取存储器具有多个各带一个晶体管和一个电容器的存储单元，其中，所述存储单元通过以下步骤制造：通过同一层氧化物膜形成步骤形成所述晶体管的栅氧化物膜(306)和所述电容器的电容绝缘膜(310)；通过同一层电极形成步骤通过处理同一导电体层的不需要部分以成为所要求的形状，形成所述晶体管的栅电极(305)和所述电容器的电荷保持电极(309)；形成用隔离有源区(303)的绝缘膜(302)覆盖的区域；在用于隔离所述有源区(303)的隔离膜(302)覆盖的所述区域内形成沟槽(304)，所述沟槽在偏离所述有源区长边方向90°的一方向上形成在相邻的栅电极(305)之间；把形成的所述电容器的电荷保持电极(309)的部分或者整个埋置在所述沟槽(304)中；以及，形成通过相邻的栅电极(305)偏置的、在沿沟道宽度方向相互邻近的所述栅电极的有源区(303)。
在另一方面，在以基片作为电容器电荷保持电极的反电极的系统的沟槽电容器结构中，由于基片表面被用作电荷保持电极的反电极，沟槽直接形成在与晶体管的电容保持电极连接的扩散区中，所以很难抑制在与电容保持电极连接的扩散区和电容的反电极的基片之间绝缘区内寄生元件的影响。
动态随机存取存储器通常有一内电压降低电路、一电压提升电路和一基片电位产生电路。在逻辑器件中，内电压降低电路，电压提升电路和基片电位产生电路是为降低后备的漏电流以控制晶体管的阀值电压所需要的。
在这样的电位产生电路中，主要是一补偿电容。然而，由于动态随机存取存储器通常采用一栅电极，所以就产生了在芯片中占去很大面积的问题。
由于上述现有技术的状况，本发明的目的是要提供一种新型的半导体器件及其制造方法，它不仅要将存储器单元特有的制造步骤数尽可能减少，而且要缩小单元的尺寸，并将软件的差错消除到最大可能的程度。
在整个公开内容中将使本发明的其它目的变得更清楚明了。
为实现上述的目的，本发明的各种解决方案将描述如下。
根据本发明的第一种方式提供一种具有带多个存贮单元的动态随机存取存储器的半导体器件，动态随机存取存储器所带每一存储单元有一个晶体管和一个电容器。该半导体器件具有下面的特性。晶体管的栅氧化物膜和电容器的电容绝缘膜是由同一绝缘层构成的。晶体管的栅电极和电容器的电荷保持电极是通过除去同一电导层的不需要部分给出所需形状形成的。电容器的电荷保持电极的反电极是由在半导体基片表面的凹槽，即沟槽构成的。
按照本发明第二种方式的半导体器件，它还有本发明第一种方式半导体器件的特征之外的以下具体特征。为形成动态随机存取存储器的晶体管，在半导体基片的表面上形成多个有源区，并为隔离有源区而形成有绝缘膜的区域。在覆盖有用于隔离有源区的绝缘膜的区域中，通过在有源区之外预定部分用于隔离有源区的绝缘膜上开孔，形成沟槽。
按照本发明第三种方式的半导体器件，它还有本发明第一种方式或第二种方式半导体器件的特征之外的以下具体特征。在相邻的栅电极之间的中间形成一沟槽。电容器电荷保持电极的一部分或全部是用与作栅电极相同的导电膜形成的，并被埋置(即设置)在沟槽中。
按照本发明第四种方式的半导体器件，它还具有本发明第一、第二或第三种方式半导体器件的特征之外的以下具体特征。沿沟道宽度方向相互邻近的栅电极的有源区受一个相邻的栅电极偏置。该沟槽是在偏离有源区长边90°的方向形成的。
按照本发明第五种方式的半导体器件，它还具有本发明第三或第四种方式半导体器件特征之外的以下具体特征。埋置在沟槽内的电荷保持电极和形成晶体管的有源区的电容连接部分是由横向生长(形成或构造)的一选择生长的电导体相互连接的。
按照本发明第六种方式的半导体器件，它还具有本发明第三或第四种方式半导体器件的特征之外的以下具体特征。在沟槽中埋置的电荷保持电极和形成晶体管有源区的电容连接部分是由横向生长(形成或构造)的选择生长的的硅导电部件和由横向生长(形成或构造)的硅化物的电导体相互连接的。
按照本发明第七种方式的半导体器件，它还具有本发明第一至第七种方式的半导体器件特征之外的以下具体特征，构成晶体管的有源区是用一层基片绝缘的氧化硅膜与半导体基片隔离的。
按照本发明第八种方式的半导体器件，在本发明第一至第七种方式半导体器件中，尤其是沟槽形成在存储单元阵列区之外的区域内，以便用它作电容器件。
另一方面，本发明还提供了一种制造具有带多个存储单元的动态随机存取存储器的半导体器件的方法，其中每一存储单元有一个晶体管和一个电容器。该方法包括各种各样的制造步骤，它们是经一次并且由相同的氧化物膜形成步骤形成晶体管的栅氧化膜和电容器的电容绝缘膜。通过除去同一导电层的不需要部分成为所需的形状(图形)，经一次并且由相同的电极形成步骤，形成晶体管的栅电极和电容器的电荷保持电极。在导电体一侧上面安排电容器的电荷保持电极，而将电荷保持电极的反电极形成为半导体基片表面内的一凹口，也即一沟槽。本发明的其它方面被写入在各权利要求中，而且通过与附图相结合的整个说明将变的更清楚明了。
附图说明
图1是本发明第一实施例的平面图。
图2是沿图1中的X-X’线剖开的剖面图。
图3是表示本发明第一实施例的工艺的剖面图(与图1中X-X’线的截面相对应)。
图4是表示本发明第一实施例的工艺的一剖面图。
图5是表示本发明第一实施例的工艺的一剖面图。
图6是表示本发明第一实施例的工艺的一剖面图。
图7是表示本发明第一实施例的工艺的一剖面图。
图8是表示本发明第一实施例的工艺的一剖面图。
图9是表示本发明第一实施例的工艺的一剖面图。
图10是表示本发明第一实施例的工艺的一剖面图。
图11是表示本发明第二实施例的一平面图。
图12是沿图11中Z-Z’线的剖视图。
图13是表示本发明第二实施例的工艺的剖面图。
图14是表示本发明第二实施例的工艺的剖面图。
图15是表示本发明第三实施例的一平面图。
图16是图15中沿X-X’线的一剖面图。
图17是沿图15中Y-Y’线的一剖面图。
图18是沿图15中Z-Z’线的一剖面图。
图19是表示本发明第三实施例的工艺的一剖面图(与图15的X-X’线剖面相对应)。
图20是表示本发明第三实施例的工艺的一剖面图(与图15的Y-Y’线剖面相对应)。
图21是表示本发明第三实施例的工艺的一剖面图(与图15的Z-Z’线剖面相对应)。
图22是表示本发明第三实施例的工艺的一剖面图(与图15的X-X’线剖面相对应)。
图23是表示本发明第三实施例的工艺的一剖面图(与图15的Y-Y’线剖面相对应)。
图24是表示本发明第三实施例的工艺的一剖面图(与图15的Z-Z’线剖面相对应)。
图25是表示本发明第三实施例的工艺的一剖面图(与图15的X-X’线处剖面相对应)。
图26是表示本发明第三实施例的工艺的一剖面图(与图15的Y-Y’线处剖面相对应)。
图27是表示本发明第三实施例的工艺的一剖面图(与图15的Z-Z’线处剖面相对应)。
图28是表示本发明第三实施例中，存储单元阵列区和存储单元阵列区之外的外围逻辑电路之间边界区的工艺剖面图。
图29是表示本发明第三实施例的工艺的剖面图(与图15中沿线Y-Y’处的剖面相对应)。
图30是表示本发明的第三实施例的工艺剖面图(与图15中沿线Z-Z’处的剖面相对应)。
图31是表示本发明第三实施例的工艺的剖视图(与图15中沿线X-X’处的剖面相对应)。
图32是本发明的第三实施例中，存储单元阵列区和存储单元阵列区之外的外围逻辑电路的边界工艺的剖面图。
图33是表示本发明第三实施例的工艺的剖视图(与图15中沿线X-X’处的剖面相对应)。
图34是表示本发明第三实施例的工艺的剖面图(与图15中沿线Y-Y’处的剖面相对应)。
图35是表示本发明第三实施例的工艺的剖面图(与图15中沿线Y-Y’处的剖面相对应)。
图36是本发明的第三实施例中，存储单元阵列区和存储单元阵列区之外的外围逻辑电路的边界工艺的剖面图。
图37是表示本发明的第四实施例的工艺的剖面图(与图15中沿X-X’线的剖面相对应)。
图38是本发明第四实施例的工艺的剖面图(与图15中沿Y-Y’线的剖面相对应)。
图39是本发明第四实施例的工艺的剖面图(与图15中沿Z-Z’线的剖面相对应)。
图40是本发明的第四实施例中，存储单元阵列区和存储单元阵列区之外的外围逻辑电路的边界工艺的剖面图。
图41是本发明的第五实施例的工艺的剖面图(与图15中沿X-X’线的剖面相对应)。
图42是本发明第五实施例的工艺的剖面图(与图15中沿Y-Y’线的剖面相对应)。
图43是本发明第五实施例的工艺的剖面图(与图15中沿Z-Z’线的剖面相对应)。
图44是本发明的第五实施例中，存储单元阵列区和存储单元阵列区之外的外围逻辑电路的边界工艺的剖面图。
图45是本发明的第六实施例的工艺的剖面图(与图15中沿X-X’线的剖面相对应)。
图46是本发明第六实施例的工艺的剖面图(与图15中沿Y-Y’线的剖面相对应)。
图47是本发明第六实施例的工艺的剖面图(与图15中沿Z-Z’线的剖面相对应)。
图48是具有平面电容器结构的常规技术的存储单元的剖面图。
图49是具有作为电容器电荷保持电极的沟槽表面的常规技术存储单元的一剖面图。
图50是具有一电容器的叠式结构的常规技术存储单元的剖面图。
图51是具有作电容器电荷保持电极的反电极的沟槽表面的常规技术的存储器单元的剖面图。
图52是具有一电容位线的叠式结构的常规技术的存储器单元的剖面图。
具体实施方式
下面将介绍本发明的最佳实施例。在最佳实施例中，本发明的半导体器件具有带多个存储单元的动态随机存取存储器，每一存储器单元由一单独的晶体管和一单独的电容器组成。晶体管的栅氧化膜(图2中的106)和电容器绝缘膜(图2中的110)是经同一氧化物膜形成步骤产生的绝缘膜形成的。晶体管的栅电极(图2中的105)和电容器电荷保持电极(图2中的109)是经同一电极形成步骤形成的，而电容器电荷保持电极的反电极则是由或者作为在半导体基片表面内形成的一沟槽构成的。
根据此最佳实施例，沟槽形成位置是在相邻的栅电极之间的中间部分，而由与栅电极相同的导电膜形成的电容器的电荷保持电极是整个或部分地埋置在沟槽中(见图12)。
在本发明的最佳实施例中，用于连接电容电极的局部互连(如图18中的311)和连接局部互连(如图18的312)的位线是用同一互连形成步骤形成的，而沿字线方向相互邻近的那些有源区(如图16和18中的303)是受一个栅电极(字线)(图16中305)偏置的，致使贯穿延伸在字线之间的隔离氧化物膜区(图16中的302)相邻于Z-Z’方向有源区电容形成的扩散层(图18中的307)排列。因此，沟槽(图17和18中的304)可以被设置在沿偏离有源区长边(长度的)90°方向贯穿延伸的字线之间的隔离氧化物膜区内，也就是在Z-Z’方向(见图15)。
由于没有电荷保持电极图形，而且沟槽(图17中的304)被设置在与两侧接近的栅电极达到栅电极之间最小间距的四分之一程度的位置处，所以仅通过增加沟槽开口的步骤就可以提供高可靠性和小尺寸的存储器单元。为进一步说明本发明的最佳实施例，将参照附图说明本发明的最佳实施例。
实施例1
下面介绍本发明半导体存储器件的第一实施例。图1是本发明的半导体存储器件的第一实施例的平面图，而图2是沿图1中线X-X’的剖面图。
参照图1和图2，101是一半导体基片，102是一层隔离氧化物膜或者称为选择性氧化物膜，而103是一有源区，也就是没有被选择性氧化物膜102覆盖的半导体基片101表面的一区域。104是形成于半导体基片内的一沟槽，其内表面(壁面)是电荷保持电极的一反电极。105是同时用作字线的栅电极。栅电极105和有源区103之间是一层栅氧化物膜106。107是一电容形成的扩散层，108是一位线连接扩散层。109是一电荷保持电极。在沟槽104内的电荷保持电极109和半导体基片101的表面之间是一层电容绝缘膜110。111是连接局部互连的一电容电极，112是位线连接的局部连线，113是一位线。
电容电极连接的局部互连111由一连接孔114互连电容形成扩散层107和电荷保持电极109，而位线连接的局部互连112通过连接孔115和116互连位线连接扩散108和位线113。
在本实施例中，栅电极106和电容绝缘膜110是经同一氧化物膜形成步骤形成的，而栅电极105和电荷保持电极109是经同一电极形成步骤形成的。
同样地，电容电极连接的局部互连111和位线连接的局部互连112是经同一互连形成步骤形成的。
在本实施例中，对多个步骤共同使用同一步骤是经制造工艺确认的。
图3至图10是逐步说明本实施例半导体存储器件的制造工艺的剖面图。参照图3至图10，将在下面说明本实施例的半导体存储器件的制造方法。
参照图3，首先，在半导体基片101上形成绝缘氧化物膜102和有源区103，在此之后形成一层用于刻蚀沟槽104的光刻胶121，然后，如图4所示，用各向异性刻蚀去除绝缘氧化物膜102的一部分和半导体基片101的一部分达到所需的深度。
然后去除光刻胶121，在经适当的法洁步骤之后，通过化学汽相生长(淀积)法形成一层氧化硅膜。如图5所示，形成由多晶硅和金属硅化物双层结构组成的导电膜123，经过光刻形成具有栅电极105和电荷保持电极109的图形的光刻胶124。
然后用各向异性刻蚀除去导电膜123的不需要部分以形成栅电极105和电荷保持电极109，如图6所示。在这时，栅电极105下面的氧化硅膜122用作栅氧化物膜106，而在电荷保持电极109底下的氧化硅膜122则用作电容绝缘膜110。
然后，除去光刻胶124并经过适当的清洁步骤，通过离子注入进行杂质引入的步骤，形成电容形成的扩散层107和位线连接的扩散层108。然后，如图7所示，经过光刻形成具有连接孔114、115图形的光刻胶层126。
然后，通过各向异性刻蚀除去夹层绝缘膜125的不需要部分，并形成如主要由铝形成的导电膜127。然后，如图8所示，经过光刻形成具有电容电极连接的局部互连111和位线连接的局部互连112的图形的光刻胶层128。
然后，通过各向异性刻蚀除去导电膜127的不需要部分或形成电容电极连接的局部互连111和位线连接的局部互连112。除去光刻胶128并经适当的清洁步骤之后，形成一夹层绝缘膜129，并经过光刻形成具有连接孔116图形的光刻胶层130，如图9所示。
然后，经各向异性刻蚀除去夹层绝缘膜129的不需要部分。接着形成主要是由铝构成的导电膜131，并经光刻形成具有位线113图形的光刻胶层132，如图10所示。
然后，为完成图1和图2所示的存储单元结构，为了形成位线113，用各向异性刻蚀除去导电膜131的不需要部分。
为了避免附图的复杂化，在图1和图2中所用夹层绝缘膜的标号，在图3至图10的图示中被省略了。从图3至图10的制造过程的说明中，有为引入杂质或为夹层绝缘膜的平整步骤所明显需要的各种工艺组合，并可从已知技术中选出所需要的技术。因为这些技术并不限制本发明，为了简化省略了对这些技术的描述。而且，对导电膜和绝缘膜厚度的标定数值和互连尺寸也未予说明，这是由于这些膜或互连可以用在动态随机存取存储器结构中所用的已知数值进行制造。
在本发明的第一实施例中，栅氧化膜106和电容绝缘膜110是经同一氧化物膜形成步骤形成的，而栅电极105和电荷保持电极109是经同一电极形成步骤形成的，以致仅增加形成沟槽104的步骤，使得可以采用按照通常单层栅互连和双层金属互连制造CMOS逻辑器件的相同步骤数制造存贮单元。由于存储器单元区域只与电荷保持电极109的尺寸以及电荷保持电极109与栅电极105之间的间隔的数值相对应地增加，所以存储单元尺寸可以缩小到接近专用存储器设计所构成存储器单元尺寸的两倍，它取决于字线和位线之间的间距。
在本实施例的存储单元中，由于电荷保持电极109是设在导电膜的一侧，而不是设在用作电荷保持电极的反电极108的半导体基片101一侧，所以本实施例的存储单元对于如叠式结构存储单元情况下那样的软件差错影响不十分敏感。然而，电荷保持电极109和半导体基片101之间的结区可以减少成叠式结构存储单元那样。
在本实施例中，在电容形成扩散层107中和在电荷保持电极109中开有两个分开的作连接用的连接孔114。然而，也有可能用单一的连接孔114作电容电极连接的局部互连111使电容形成的扩散层107和电荷保持电极109互连，在实施例2中将予以说明。
实施例2
后面将描述本发明的第二实施例。图11是本发明第二实施例的一平面图，图12是沿图11中第二实施例Z-Z’线绘示的剖面图。
参照图11和图12，201是一半导体基片，202是一层隔离氧化物膜或称作选择性氧化物膜，203是一有源区，也就是没有被选择性氧化物膜202覆盖的半导体基片201的一表面区。204是一沟槽，在其内的半导体基片表面变为(即，实际作为)电荷保持电极的反电极。205是栅电极同时作字线用。栅电极205和有源区203是一层栅氧化物膜206。207是电容形成扩散层，208是位线连接扩散层。209是电荷保持电极。在沟道204内的电荷保持电极209和半导体基片201的表面之间是一层电容绝缘膜210。211是一电容电极连接的局部互连，212是位线连接的局部互连。213是一位线。
电容电极连接的局部互连211经一连接孔214使电容形成扩散层207和电荷保持电极209互连。位线连接的局部互连212经连接孔215、216使位线连接扩散层208和位线213互连。
在本实施例中，与前面的第一实施例相类似，栅氧化物膜206和电容绝缘膜210是经同一氧化物膜形成步骤形成的，而栅电极205和电荷保持电极209是经同一电极形成步骤形成的。
同样地，电容电极连接的局部互连211和位线连接的局部互连212是经同一互连形成步骤形成的。
作为本发明的特征，沟槽204未被电荷保持电极图形完全覆盖住而与前述的第一实施例相比时，沟槽204被设置成紧靠隔离氧化物膜202上的栅电极205达到约为隔离氧化物膜202上的栅电极205和电容保持电极209之间间隔的四分之一的位置，以致电荷保持电极209的图形可以设计成此前述第一实施例的电荷保持电极109的尺寸小。按照这种方式，存储单元区可以作得约小于第一实施例的15％，使存储单元区可以缩小到单独的专用存储器设计的存储单元尺寸的约1.5倍。
本实施例的制造方法基本上与在上述第一实施例中说明的相同。然而，如关于本实施例特征中所述的，由于电荷保持电极209的小尺寸，在栅电极205和电荷保持电极209的形成步骤中有小的差别。因此，现在参照图13和图14对此步骤进行说明，图13和图14与上述第一实施例中的图5和图6相似。
在形成栅电极205和电荷保持电极209时，由于沟槽204没有完全被形成电荷保持电极209和栅电极205图形的光刻胶覆盖住，所以在沟槽204上的导电膜223被刻蚀掉，它是返刻蚀，大约相当于导电膜223的厚度量。它表现本实施例与上述第一实施例的不同。
实施例3
下面将说明本发明的第三实施例。图15是第三实施例的平面图。图15B正月示图15A中的位线和栅电极之外的图形和标号之间对应关系，图16示出了图15A中本发明第三实施例沿X-X’线的剖面图。图17示出图15A中本发明第三实施例沿Y-Y’线的剖面图。图18是图15A中沿Z-Z’线的剖面图。
参照图15至图18，301是一半导体基片，302是一层隔离氧化膜或称为选择性氧化物膜，303是一有源区，也就是未被选择性氧化物膜302覆盖的半导体基片201的表面区。304是一沟槽，其内的半导体基片表面用作电荷保持电极的反电极。305是同时作字线用的一栅电极。在此栅电极305和有源区303之间一层栅氧化物膜306。307是一层电容形成扩散层，而308是一位线连接扩散层。309是电荷保持电极。在沟槽304内的电荷保持电极309和半导体基片301的表面之间是一层电容绝缘膜310。311是一电容电极连接的局部互连，312是一位线连接的局部互连。313是一位线。
电容电极连接的局部互连311通过一连接孔314使电容形成扩散层307和电荷保持电极309互连。位线连接的局部互连312通过连接孔315、316使位线连接扩散层308和位线313互连。
在本实放例中，与前面的第一和第二实施例相类似栅氧化物膜306和电容绝缘膜310是经同一氧化物膜形成步骤形成的，而栅电极305和电荷保持电极309是经相同的电极形成步骤互连的。
同样地，电容电极连接的局部互连311和位线连接的局部互连312是经同一互连形成的步骤形成的。
本实施例的特征，也就是其与上述的第一和第二实施例的不同点，将在下面加以说明。
(1)第一点区别如下：在上述的第一和第二实施例中，沿沟道宽度方向(即，字线方向)相互邻近的存储单元晶体管的栅电极(字线)的有源区103、203是受两个相邻的栅电极(字线)偏置的，在本实施例中，沿这线方向相邻的有源区303是受一个栅电极(字线)305偏置的。
(2)第二点差别是，在上述的第一和第二实施例中，沟槽104、204是沿有源区103的长边设置的，也就是沿着图1和图11中的X-X’方向，而在本实施例中，沟槽304是沿与有源区303的长边偏离90°的方向排列的，也就是图15中的Z-Z’方向。
这种排列可以由本实施例第一特征(见上面的(1))的有源区303的排列方式给出。也就是，通过沿字线方向排列相互邻近的有源区303要由与一栅电极(字线)30相互邻近所取代，在贯穿延伸的字线之间的隔离氧化物膜区302是接着有源区303的电容形成扩散层307的Z-Z’方向阵列排列的。因此，沟槽304可以在贯穿延伸的字线之间的隔离氧化物膜区302中，沿与有源区303的长边(长度)成90°的一方向排列，也就是图15中的Z-Z’方向。
(3)第三点差别是，没有电荷保持电极309的刻蚀图形，而且沟槽304是以大致为栅电极305的最小间隔的四分之一的间隔排列在栅电极305的两侧，致使栅电极之间的间隔设计成小于前面所述的第一和第二实施例的情况。在本实施例中，与第一和第二实施例相比，存储单元区可以分别减少大约35％和25％，可以减少到单一的专用存贮器设计中存储单元尺寸的1.1倍。
本发明的制造方法基本上与第一和第二实施例中所说明的相同。然而，根据本实施例的特征，由于没有电荷保持电极30％的刻蚀图形，在栅极305、电荷保持电极309、电容电极连接的局部互连311和在位线连接的局部互连312中稍有不同。下面将参照图19至图36对此差别进行说明。这个步骤分别对应于第一和第二实施例中的图5与图6和图13与图14。
图19、22、25、29和33是沿图15中线X-X’工艺的(剖面图，图20、23、26、30和34是沿图15的线Y-Y’的工艺过程剖面图，图21、24、27、31和35是沿图15中线Z-Z’的工艺过程的剖面图。
图28、32和36是示出本第三实施例在存储单元阵列区之外存储单元阵列区和外围逻辑电路区的边区的工艺过程的剖面图。
参照图19至图21，隔离氧化物膜302和有源区303形成在半导体基片301上，其后形成沟槽304。然后，在适当的清洗步骤之后，用热氧化方法或化学汽相生长形成一层氧化硅膜321。然后，用双层线构的多晶硅和金属硅化物形成导电膜322，并用热氧化方法或化学汽相生长(淀积)方法形成含有磷和硼的氧化硅膜323。进一步经过光刻形成有栅电极305图形的光刻胶层324。
然后，通过各向异性刻蚀除去含磷和硼氧化硅膜323和导电膜322的不需要部分，以形成如图22至图24所示的栅电极305和电荷保持电极309。在这时，栅电极305下面的氧化硅膜322成为栅氧化物膜306，而电荷保持电极309下面的氧化硅膜322则成为电容绝缘膜310。
在本实施例中，没有电荷保持电极309的刻蚀图形，即沟槽304没有用光刻胶覆盖，以致于，当根据栅电极305的光刻胶图形除去含磷和硼的硅氧化膜323和导电膜322的不需要部分时，在沟槽304上方的导电膜322和含磷硼的硅氧化膜323经返刻蚀去掉与膜形成时的厚度对应的量，留在沟槽304中的便成为电荷保持电极309。然后除去光刻胶324并在适当的清洗步骤和采用经离子注入引入杂质的步骤之后，按序形成电容形成的扩散层307、位线连接扩散层308和夹层绝缘膜325，然后，如图25至28所示，经过光刻形成有连接孔314、315图形的光刻胶层326。由于连接孔314、315是经自对准接触形成的，所以光刻胶326具有在存储器所有阵列的整个区域开孔的图形。
然后，通过各向异性刻蚀除去夹层绝缘膜325的不需要部分，并形成主要由多晶硅构成的一层导电层329，并经过光刻形成如图29至图32中所示的具有电容电极连接的局部互连311和位线的局部连接部312图形的光刻胶层330。
然后，除去导电膜326的不需要部分以形成电容电极连接的局部至连部311和位线连接的局部连接部312。接下来，在通过各向异性刻蚀除去外围逻辑电路区327的夹层绝缘膜325的不需要部分后，为了对电容电极连接局部互连311，位线连接的局部互连312，电容形成的扩散层307和位线连接的扩散层308进行硅化反应形成硅化钛层331，经气相氟化氢有选择地除去栅电极305上的含磷和硼的氧化硅膜323。
然后，用与前面所述第一实施例相似的方法形成连接孔316和位线313以形成存储单元结构，因此就产生了如图16至图18所示的剖面形状。
实施例4
下面将描述本发明的第四实施例。在本实施例中，存储单元的平面布局和基片结构与上述第三实施例相似。
在前面所述的第三实施例中，电容电极连接的局部互连部311和位线连接的局部连接部312是由多晶硅导电层构成的。在本实施例中，与第三实施例的图29至32对应的那些步骤是通过如图37到40中所示的选择性外延生长或硅的选择生长进行的，而使电容形成的扩散层307和电荷保持电极309互连的电容电极连接的局部互连311是通过横向选择生长形成的。
在本实施例中，可以通过较少的光刻步骤实现与第三实施例具有相同结构、运行和结果的半导体存贮器件。
实施例5
下面将说明本发明的第五实施例，本实施例在存储器单元的基本结构和平面布局方面与前面描述的第二和第四实施例相似。
在本实施例中，未进行含磷和硼的氧化硅膜323生长，未形成具有连接孔314、315图形的光刻胶326。具体地说，在本实施例中，氧化硅膜325是按与图29至32和图33至36相对应的步骤返刻蚀成如图41至44所示的结构。然后，在整个半导体表面上经选择外延生长或硅的选择生长形成硅，然后经硅化反应形成一层硅化钛层，使得经过硅化反应的选择生长和横向生长(形成)形成电容形成扩散层307和电荷保持电极309互连的电容电极连接的局部互连部311。
在本实施例中，可以经两步次数较少的光刻操作实现与第三实施例具有相同结构和运作的半导体存储器件。
实施例6
下面将说明本发明的第六实施例。在本实施例中，与上面所述第三实施例相类似的存储器单元结构形成并布设在SOI(绝缘体上硅)结构的半导体基片上。
参照图45至图47，401是半导体基片，401A是一层基片隔离的氧化硅膜，而402是一层隔离氧化物膜，也即称为选择氧化物膜。在本实施例中，此隔离氧化物膜与基片的隔离氧化硅膜401相连。403是一有源区，它是在半导体基片401表面上被基片隔离氧化硅膜402所覆盖的区域。在本实施例中，有源区是在形成与单晶硅膜相对应厚度值的基片隔离硅氧化膜402时被氧化隔离的一层单晶硅层。404是一沟槽，其内的半导体基片表面构成电荷保持电极的反电极。405是一栅电极同时作字线运用。栅电极405和有源区403之间是一层栅氧化物膜406。407是一电容形成扩散层，408是一位线连接扩散层。409是电荷保持电极，在沟槽404内的电荷保持电极409和半导体基片401的表面之间有一层电容绝缘膜410。411是一电容电极连接的局部互连部，412是一位线连接的局部互连部。413是一位线。
电容连接的局部互连部411经连接孔414使电容形成扩散层407和电荷保持电极409互连。位线连接的局部互连部412经连接孔415、416使位线连接的扩散层408和位线413互连。
在本实施例中，半导体基片在其上带有一层氧化硅膜和一层硅单晶以提供一个SOI基片结构。然而，由于沟槽404是在与隔离氧化物膜402相连的基片隔离氧化硅膜401的一区域内开出的，所以可以在本实施例中使用与第一至第五实施例相同的制造方法。本发明的效果包括如下的优点。
如前面所述的，按照本发明，具有作电荷保持电极的反电极用的半导体基片表面的，强抗软件差错的存储单元结构，可以用与通常制造单层栅互连或双层金属互连的CMOS逻辑器件所用的相同步骤数外加一次沟槽形成步骤制成，它经同一氧化物膜形成步骤形成栅氧化物膜和电容绝缘膜，并经同一电极形成工艺形成栅电极和电荷保持电极。
此外，按照本发明，除了沿沟道宽度方向相互邻近的存储单元晶体管的栅电极(字线)有源区受两个相邻的栅电极(字线)偏置之外，与字线方向邻近的有源区可以随栅电极(字线)的转移而安排，而沟槽则沿与有源区的长边偏离90°方向排列。就是沿字线方相邻近的有源区可以按由一个栅电极(字线)偏置的方式排列，横向字线之间的隔离氧化物膜区是排在紧接有源区的电容形成扩散层之后，以致使沟槽可以排在有源区的长边方向偏离90°的横向字线之间的隔离氧化物膜区内。而且，通过清除电荷保持电极的刻蚀图形并通过将沟槽排列成接近栅电极的最小间隔四分之一的位置，就有可能同时保持电容电极的尺寸并减小栅电极间隔。存储单元的面积可以缩小到接近专用存储器设计中所设计存储单元尺寸的1.1倍。
而且，按照本发明，沟槽电容器可以由与栅氧化物膜相同的绝缘膜厚度和电极形成，它就有可能通过取代以前由平面电容所提供的补偿电容器而缩小面积。
此外，按照本发明，由于沟槽是穿透隔离氧化物膜形成的，所以有可能抑制由于在与晶体管的电容保持电极连接的扩散区中直接形成沟槽所产生的在电容反电极处的基片与连接电容保持电极的扩散区之间的间隔区的寄生器件效应。
应该注意到，对于那些未超脱这里所公开的原理和要点为专业人员所能作出的显而易见的改动，都在本发明的权利要求保护范围之内。
Claims (8)
1.一种具有动态随机存取存储器的半导体器件，该动态随机存取存储器具有多个各带一个晶体管和一个电容器的存储单元，其特征在于，每个所述的存储单元包括：
(a)由同一绝缘层形成的所述晶体管的栅氧化物膜(306)和所述电容器的单一电容绝缘膜(310)；
(b)所述晶体管的栅电极(305)和所述电容器的电荷保持电极(309)，它们通过处理同一导电层而形成，以便给出想要的形状；
(c)由用于隔离有源区(304)的绝缘膜(302)覆盖的绝缘区，所述的有源区由长边和短边限定；
(d)沟槽(304)，所述沟槽通过在用于隔离所述有源区的所述绝缘膜的预定部分设一孔口，而形成在用于隔离所述有源区(303)的绝缘膜(302)覆盖的所述区域内；
(e)所述沟槽(304)形成在相邻的栅电极(305)之间；
(f)所述沟槽(304)形成在偏离所述有源区(303)的长边方向90°的方向上；
(g)所述电容器的电荷保持电极(309)的部分或者全部被埋置在所述沟槽(304)中；以及
(h)沿沟道长度方向相互邻近的所述栅电极(305)的所述有源区(303)被邻近的一个栅电极偏置。
2.根据权利要求1所述的半导体器件，其特征在于，埋置在所述沟槽(304)中的电荷保持电极(309)和形成所述晶体管的有源区(303)的电容连接部分(311)是相互连接的。
3.根据权利要求2所述的半导体器件，其特征在于，电荷保持电极(309)和电荷连接部分(311)通过硅和金属硅化物的电导体相互连接。
4.根据权利要求1到3之一所述的半导体器件，其特征在于，形成所述晶体管的有源(303)是由一层基片隔离的氧化硅膜(302)与半导体基片(301)隔离的。
5.根据权利要求1到3之一所述的半导体器件，其特征在于，所述沟槽也形成在存储单元阵列区之外的一区域内，所述沟槽用作电容器件。
6.一种制造具有动态随机存取存储器的半导体器件的方法，所述动态随机存取存储器具有多个各带一个晶体管和一个电容器的存储单元，其特征在于，所述存储单元通过以下步骤制造：
(a)通过同一层氧化物膜形成步骤形成所述晶体管的栅氧化物膜(306)和所述电容器的电容绝缘膜(310)；
(b)通过同一层电极形成步骤通过处理同一导电体层的不需要部分以成为所要求的形状，形成所述晶体管的栅电极(305)和所述电容器的电荷保持电极(309)；
(c)形成用隔离有源区(303)的绝缘膜(302)覆盖的区域；
(d)在用于隔离所述有源区(303)的隔离膜(302)覆盖的所述区域内形成沟槽(304)，所述沟槽在偏离所述有源区长边方向90°的一方向上形成在相邻的栅电极(305)之间；
(e)把形成的所述电容器的电荷保持电极(309)的部分或者整个埋置在所述沟槽(304)中；以及
(f)形成通过相邻的栅电极(305)偏置的、在沿沟道宽度方向相互邻近的所述栅电极的有源区(303)。
7.根据权利要求6所述的方法，其特征在于，部分地或整个地埋置在所述沟槽(304)中的电荷保持电极(309)和形成所述晶体管的有源区(303)的电容连接部分(311)是通过横向生长(形成)的选择生长导电体相互连接的。
8.根据权利要求7所述的方法，其特征在于，所述电荷保持电极(309)和所述电容连接部分(311)是通过横向生长(形成)的选择生长导电体硅和通过经所述导电体硅化作用的横向生长(形成)相互连接的。
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