TW442922B - Semiconductor device and method for manufacturing thereof - Google Patents

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TW442922B
TW442922B TW087101447A TW87101447A TW442922B TW 442922 B TW442922 B TW 442922B TW 087101447 A TW087101447 A TW 087101447A TW 87101447 A TW87101447 A TW 87101447A TW 442922 B TW442922 B TW 442922B
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Takanori Saeki
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Description

經濟部中央標準局員工消費合作社印製 ^ 4 42 9 2 2 二 A7 ____B7 五、發明説明（） 發明之枝術領域 本發明係關於一種半導體裝置，尤其係關於一種由一 單一的電晶體及一單一的電容器所構成之動態隨機存取記 憶體的一記憶體單元構造，及其製造方法。 發明背景 動態隨機存取記憶體之記憶體單元自從單一電晶體與 單一電容器之構造被開發以來，其因電路構造的單純化、 省面積化有其困難。因此’有人嘗試利用透過裝置製程而 得的三維電容器、接觸內連線之自我對齊以及內連線之多 層化以達成節省區域空間之目的。在這些嘗試中，由一平 面電容器結構(如圖48所示，其中一 MOS電晶體之一閘極 電極505和一電容電荷保持電極之—反電極5〇9係形成於 .一半導體底材501上)開始，記憶體單元構造可粗略分爲溝 渠電容構造及堆疊構造。在溝渠電容構造中，如圖49所 示，一孔道或一溝渠604形成於一半導體底材601中，半 導體底材601載有一 MOS電晶體之一閘極電極605和一電 容電荷保持電極之一反電極609，孔道表面係做爲一電容 電何保持電極，亦即做爲一電容瑕成擴散層607。在堆疊 構造中’如圖50所示，一電容電荷保持電極711，亦即一 堆疊電極711，係形成於一半導體底材701上，半導體底 材701載有一 M〇S電晶體之一閘極電極705和電容電荷保 持電極之一反電極709。 兹參考圖48，502係一裝置隔離氧化膜，503爲一主 3 本紙張尺度適用中國國家榡準（CNS ) A4规格（2ί〇Χ297公釐） (請先閲讀背面之注意事項再填寫本頁)
iT ^42 9 2 2' A7 B7 五、發明説明 請 先 閱 讀 背 面 事 項 再 t 本 動區，506係一鬧氧化膜，507爲一電容形成擴散層，508 係一位元線連接擴散層，510爲一電容絕緣膜，513係一 位元線，515爲一連結孔。參考圖49，602係一裝置隔離 氧化膜，606爲一閘氧化膜，608係一位元線連接擴散 層，609爲一電荷保持電極之一反電極，610係一電容絕 緣曝，613爲一位元線，615爲一連結孔。參考圖50， 703爲一主動區，705係一聞極電極，706爲一閘氧化膜， 707係一電容形成擴散層，708爲一位元線連接擴散層， 710係一電容絕緣膜，713爲一位元線，714和715各係 一連結孔。 訂 .線 溝渠電容構造可再區分爲：底材做爲一電容電荷保持 電極之系統，如圖49所示；以及底材做爲一電容電荷保持 電極之一反電t亟的系統，如圖51所示。兹參考圖51，802 係一裝置隔離氧化膜，803爲一主動區，804係一溝渠， 805爲一閘極電極，806係一閘氧化膜，807爲一電容形 成擴散層，808係一位元線連接擴散層，809爲一電荷保 持電極，810係一電容絕緣膜，813爲一位元線，815係 一連結孑L。 經濟部中央標準局員工消费合作社印货 參考圖50，堆疊構造係從字元線上堆疊電極系統(亦 即一堆疊電極711形成於一閘極電極上)發展至位元線上堆 疊電極系統(亦即形成一由一堆疊電極911及電荷保持電極 之一反電極909構成的電容器）。 本發明硏究過程中曾遇到及/或發生以下問題。 近來，隨著系統速度日益增加，對提昇一邏輯裝置例 本纸張尺度適用中國國家標準[CNS ) Λ4现格（210X297公缝） 經濟部中央標準局負工消費合作社印裝 A7 B7 五、發明説明（） 如一微處理器或一閘極陣列與記憶體之間的資料傳輸速度 之需求亦與日倶增。爲了提昇晶片之間的資赴傳輸速度， 必須加上一專用輸入/輸出電路及專用電路板。此外，輸入 /輸出電路所消耗之功率及封裝成本亦會增加」因此必須將 _輯裝置及pH意體裝鬮配置於一單 .對一邏輯裝置之製程而言，CMOS電晶體之製程基本 上已足夠，相反地，對1記憶體裝置之製程來說，其不僅 需要CMOS電晶體之製程，也需要三維電容器之製程。 因此，由於對邏輯裝置區而言，三維電容器之製程代 表一冗餘製程，所以一單一晶片之成本高於邏輯裝置本身 之一晶片的成本，也高於動態隨機存取記憶體裝置之一單 一晶片的成本。 此外，在堆疊構造之記憶體單元中，因爲由堆疊電極 711、911和電荷保持電極之反電極709、909所構成之 一電容器係於M0S電晶體之閘極電極形成後形成，如圖 50及52所示，因此增加了熱處理之程度/量，使得M0S 電晶體之特性因而惡化。 ： 在溝渠電容構造中，由於電容器結構係於閘極電極形 ’成前產生，因此M0S電晶體之特性惡化的問題不易發生。 然而，電容器之電極1¾電容絕緣膜係以邏輯裝置製程外的 .製程形成，因此步驟數及成本必然會增加。 爲了克服這些問題，有人提出一種以CMOS電晶體之 製程製造動態隨機存取記憶體之系統，在此系統中，電容 器及電晶體共用一絕緣膜，且電容器及電晶體共用一電極 5 本紙张尺度適川中國國家榡卒（CNS ) Λ4規格（210X297公#_ ) (讀先閱讀背面之注意事項再^尊本頁) 訂 線' 442922 A7 B7 五、發明説明（） (見參考資料，ISSCC96 FP16.1，）。在這些系統其中之一中， 由於電容器爲一平面構造，因此造成記憶體單元面積大幅 增加。在另一上述系統中’類似地’電谷器與電晶體共用 一電極，此系統係使用一溝渠電容構造’其中—溝渠係於 電晶體之絕緣膜形成前形成於底材之一電容形成區中’且 孔瑱表面係做爲一電容電荷保持電極(見曰本專利公開公 報第 JP-A-1-231363 號）。 發明槪要 依此系統，電容器區之面積減少量相當於溝渠。然而， 由於電晶體電極及電容電荷保持電極之反電極係以相同的 內連線層形成，因此有必要爲光刻處理提供與加工耐受度 (machining tolerance)對應的分隔寬度，因而使得記憶體單 元尺寸變得較電容及電晶體未共用絕緣膜的溝渠電容器構 造之記億體單元爲大。再者，由於孔道表面係做爲電容電 荷保持電極，因此增大了半導體底材與電荷保持電極之間 的接面區，其增大量正比於電極之表面面積，因而使晶片 之資料保持特性及軟體錯誤特性更形惡化。 經濟部中央標莘局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) ； 而另一方面，底材做爲電容電荷保持電極之一反電極 的系統，其溝渠電容結構中，由於底材表面係做爲電荷保 .持電極之一反電極，因此若溝渠直接形成於連接至電晶體 之電容電荷保持電極的擴散區內，則介於連接至電容保持 電極的擴散區與電容反電極處的底材之間的分隔區，其寄 生裝置的效應會很難抑制。 6 本紙张尺度適灼中國闽冷:檔淖（C'NS ) Μ规格（2]0x 297公费) 經濟部中央標準局員工消費合作社印製 ^ 442922 A7 __B7 五、發明説明（） 動態隨機記憶體裝置通常具有一內部電壓調降電路、 一電壓調升電路及一底材電位產生電路。在邏輯裝置中， 需利用內部電壓調降電路、電壓調升電路及底材電位產生 電路來控制電晶體啓始値，藉以降低備用漏洩電流(standby leak current) 。 、在電位產生電路中，一補償電容裝置係必備的。然而， 由於動態隨機記億體通常使用一閘極電極，因而產生一個 問題：極大部份之晶片面積被佔用。 綜觀上述習知技術之情形，本發明之一目的係提供一 種新穎的半導體裝置及其製造方法，其將記億體單元特有 的步驟數儘可能減少、縮減單元尺寸，並將對軟體錯誤之 免疫性增強至最大可能限度。 本發明之其他目的由說明書全文中當可更加明顯。 爲了達成上述目的，本發明之種種態樣將說明如下。 依本發明之第一態樣，本發明提供一種半導體裝置， 其具有一包含多數記憶體單元之動態隨機存取記憶體，其 中各記憶體單元係由一電晶體及一電容器所構成。此半導 體裝置具有如下特徵：該電晶體之一閘氧化膜及該電容器 ；之一電容絕緣膜係由同一絕緣層形成；該電晶體之一閘極 電極與該電容器之一電荷保持電極係藉由移除同一導電層 .之非必要部份而形成，藉以產生預期之形狀；該電容器之 電荷保持電極的一反電極係由一位於一半導體底材之一表 面中的凹部，亦即溝渠，形成。 依本發明之第二態樣，本發明之第一態樣的半導體裝 7 (請先閲讀背面之注意事項再填寫本頁) 、一=° 本紙張尺度適;Π中阀固家摞串（CNS ) Λ4规格（2〗〇Χ297公趦） 442922 Α7 87 經濟部中央標隼局員工消費合作社印" 五、發明説明（) 置具有如下特徵：多數主動區形成於一半導體底材之一表 面上，用以形成動態隨機存取記憶體之電晶體’且一覆蓋 著一用以隔離該主動區之絕緣膜的區域形成；其中該溝渠 係形成於該覆蓋著用以隔離該主動區之絕緣膜的區域中， 該溝渠係透過在除了該主動區外的一預定區內之該用以隔 離轉主動區之絕緣膜中，提供一開口部而形成。 依本發明之第三態樣，本發明之第一或第二態樣的半 導體裝置具有如下特徵：該溝渠係形成於相鄰的閘極電極 之中間處；電容器之電荷保持電極，其部份或全部區域係 與鬧極電極同樣由同一導電膜形成且係嵌埋(亦即，配置) 於該溝渠中。 依本發明之第四態樣，本發明之第一、第二或第三態 樣的半導體裝置具有如下特徵：沿通道寬度之方向上，閘 極電極之相鄰的主動區相互間係偏離一個鄰近的閘極電 極；該溝渠係形成於偏離該主動區的長邊方向90 °之方 向上。 依本發明之第五態樣，本發明之第三或第四態樣的半 導體裝置具有如下特徵：嵌埋於溝渠中之電荷保持電極及 ’用以形成電晶體之主動區的一電容連接區，此兩者係透過 —選擇生長電導體之側向生長(形成或供給)相互連接。 ._ 依本發明之第六態樣，本發明之第三或第四態樣的半 導體裝置具有如下特徵：嵌埋於溝渠中之電荷保持電極及 用以形成電晶體之主動區的一電容連接區，此兩者係、透過 一矽之選擇生長電導體之側向生長(形成或供給)以及透過 8 (請先閱讀背面之注意事項再填寫本頁〕 ~Ύ.' 訂 線' 本紙張尺度適州中围®家#举（) Λ4規格（210〆297公费-) 經濟部中央標準局負工消费合作社印製 >442922 A7 B7 五、發明説明（） 經該電導體之矽化而成之側向生長(形成或供給)相互連 接。 依本發明之第七態樣，本發明之第一至第七態樣的半 導體裝置具有如下特徵：用以形成電晶體之主動區係透過 一底材隔離氧化膜而與半導體底材隔離。 j衣本發明之第八態樣，本發明之第一至第八態樣的半 導體裝置具有如下特徵：溝渠係形成於一非記憶體單元陣 列區之區域中，以做爲一電容裝置。 依本發明之另一態樣，本發明亦提供一種半導體裝置 之製造方法，此半導體裝置具有一包含多數記憶體單元之 動態隨機存取記憶體，其中各記憶體單元係由一電晶體及 一電容器所構成。換言之，該電晶體之一閘極電極膜及該 電容器之一電答絕緣膜係以同一氧化膜形成步驟形成。該 電晶體之閘極電極與該電容器之電荷保持電極係以同一電 極形成步驟，亦即藉由移除同一導電層之非必要部份而形 成一預期之形狀(圖案)。該電容器之一電荷保持電極係配置 於電導體之側邊上，且該電荷保持電極之一反電極係以一 位於半導體底材之表面中的凹部，亦即溝渠之型態形成。 ’本發明之進一步的態樣係揭露於多數申請專利範圍 中，且由說明書全文中並參考圖示當可更加明白。 圖示之簡單說明 圖1係本發明之第一實施例的平面圖。 圖2係沿著圖1之線段X-X’的橫剖面圖。 (請先閲讀背面之注意事項再填'wt頁) 裝_ 訂 線 本纸張尺度適川中ϋϋ家標淨-((、NS ) Λ<ίί見格（2丨0X 297公淹） r 442922 A7 B7 五、發明説明（） 圖3係一橫剖面圖，表示本發明之第一實施的一製 造步驟(對應於沿著圖1之線段x-x’的橫剖面圖）。 η 圖4係一橫剖面圖，表示本發明之第一實施例的製造 步驟。 事
圖5係一橫剖面圖，表示本發明之第一實施例的製造 步辱。 圖6係一橫剖面圖，表示本發明之第一實施例的製造 步驟。 僵7係一橫剖面圖，表示本發明之第一實施例的製造 步驟。 訂 圖8係一橫剖面圖，表示本發明之第一實施例的製造 步驟。 圖9係一橫剖面圖，表示本發明之第一實施例的製造 步驟。 線 圖10係一橫剖面圖，表示本發明之第一實施例的製造 步驟。 圖η係一平面圖，表示本發明之第二實施例。 圖12係沿著圖u之線段ζ-ζ’的橫剖面圖。 經濟部中央標準局負工消費合作社印製 ； 圖13係一橫剖面圖，表示本發明之第二實施例的一製 造步驟。 圖14係一橫剖面圖，表本發明之第二實施例的製造 步驟。 圖15係一平面圖，表不本發明之第三實施例。 圖16係沿著圖15之線段Χ-Χ’的橫剖面圖。 本紙張尺度適用中國國家標卑（CNS ) Λ4現格（210乂297公漦） 經濟部中央標準局員工消费合作钍印製 442922 A7 B7 五、發明説明（） 圖17係沿著圖15之線段Y-Y’的橫剖面圖。 圖18係沿著圖15之線段Ζ-Ζ’的橫剖面圖。 圖19係一橫剖面圖，表示本發明之第三實施例的一製 造步驟(對應於沿著圖15之線段Χ-Χ’的橫剖面圖）。 圖20係一橫剖面圖，表示本發明之第三實施例的製造 步-(對應於沿著圖15之線段Υ-Υ’的橫剖面圖）。 圖21係一橫剖面圖，表示本發明之第三實施例的製造 步驟(對應於沿著圖15之線段Ζ-Ζ’的橫剖面圖）。 圖22係一橫剖面圖，表示本發明之第三實施例的製造 步驟(對應於沿著圖15之線段Χ-Χ’的橫剖面圖）。 圖23ϋ菌厘圖丄表示jggg第三實裡例的製造 步驟(對應^5« 15之線 圖24係一橫剖面圖，表示本發明之第三實施例的製造 步驟(對應於沿著圖15之線段Z-Z’的橫剖面圖）。 圖25係一橫剖面圖，表示本發明之第三實施例的製造 步驟(對應於沿著圖15之線段X-X’的橫剖面圖）。 圖26係一橫剖面圖，表示本發明之第三實施例的製造 步驟(對應於沿著圖15之線段Y-Y’的橫剖面圖）。 圖27係一橫剖面圖，表7^本發明之第三實施例的製造 步驟(對應於沿著圖15之線段Z-Z’的橫剖面圖）=> 圖28係一橫剖面圖’表示本發明之第三實施例中，記 憶體單元陣列區與除記憶體單元陣列外的周邊邏輯電路， 此兩者之間的邊界區之製造步驟。 圖29係一橫剖面圖，表示本發明之第三實施例的製造 本紙银尺度適用中闽1¾家標準（C.VS ) Λ‘!規格（210X297.公沒） 經濟部中央標準局見工消贽合作社印製 4429 22 A7 B7 五、發明説明（） 步驟(對應於沿著圖15之線段Y-Y’的橫剖面圖）。 圖30係一橫剖面圖，表示本發明之第三實施例的製造 步驟(對應於沿著圖15之線段Z-Z’的橫剖面圖）。 圖31係一橫剖面圖，表示本發明之第三實施例的製造 步驟(對應於沿著圖15之線段X-X’的橫剖面圖）。 >圖32係一橫剖面圖，表示本發明之第三實施例中，記 憶體單元陣列區與除記憶體單元陣列外的周邊邏輯電路， 此兩者之間的邊界區之製造步驟。 圖33係一橫剖面圖，表示本發明之第三實施例的製造 步驟(對應於沿著圖15之線段X-X’的橫剖面圖）。 圖34係一橫剖面圖，表示本發明之第三實施例的製造 步驟(對應於沿著圖15之線段Y-Y’的橫剖面圖）。 圖35係一橫剖面圖，表示本發明之第三實施例的製造 步驟(對應於沿著圖15之線段Y-Y’的橫剖面圖）。 圖36係一橫剖面圖，表示本發明之第三實施例中，記 憶體單元陣列區與除記憶體單元陣列外的周邊邏輯電路， 此兩者之間的邊界區之製造步驟。 圖37係一橫剖面圖，表示本發明之第四實施例的製造 ;步驟(對應於沿著圖15之線段1乂’的橫剖面圖）。 圖38係一橫剖面圖，表示本發明之第三實施例的製造 '步驟(對應於沿著圖15之線段Y-Y’的橫剖面圖）。 圖39係一橫剖面圖，表不本發明之第四實施例的製造 步驟(對應於沿著圖15之線段Z-Z’的橫剖面圖）。 圖40係一橫剖面圖，表示本發明之第四實施例中，記 12 本紙張尺度適用中國围家標卑（<：卜3;,\4現格（21〇乂297公漦） (請先閱讀背面之注意事項再填寫本頁) -a 經濟部中央標準局員工消费合作社印裂 442922 A7 B7 五、發明説明（） 憶體單元陣列區與除記憶體單元陣列外的周邊邏輯電路， 此兩者之間的邊界區之製造步驟。 ^ 圖41係一橫剖面圖，表示本發明之第五實施例的製造 步驟(對應於沿著圖15之線段X-X’的橫剖面圖）。 圖42係一橫剖面圖，表示本發明之第五實施例的製造 步驟(對應於沿著圖15之線段Y-Y’的橫剖面圖）。 圖43係一橫剖面圖，表示本發明之第五實施例的製造 步驟(對應於沿著圖15之線段Z-Z’的橫剖面圖）。 圖44係一橫剖面圖，表不本發明之第五實施例中，記 憶體單元陣列區與除記憶體單元陣列外的周邊邏輯電路， 此兩者之間的邊界區之製造步驟。 圖45係一橫剖面圖，表示本發明之第六實施例的製造 步驟(對應於沿著圖15之線段X-X’的橫剖面圖）。 圖46係一橫剖面圖，表示本發明之第六實施例的製造 步驟(對應於沿著圖15之線段Y-Y’的橫剖面圖）。 圖47係一橫剖面圖，表示本發明之第六實施例的製造 步驟(對應於沿著圖15之線段Z-Z’的橫剖面圖）。 圖48係一具有一平面電容構造的習知技術之一記憶 ;體單元的橫剖面圖。 圖49係一具有溝渠表面(其做爲一電容電荷保持電極) 、的習知技術之一記憶體單元的橫剖面圖。 圖50_..係一具有一堆疊遘造型電容器的習知技術之一 記憶體單元的橫剖面圖。 圖51係一具有溝渠表面(其做爲一電容電荷保持電極 (請先閲讀背面之注意事項再填寫本頁) 線， 本紙張尺度適叫中碑囤家標準U'N,S ) Λ4規格（210X297公漦） 經濟部中央標準局•負工消費合作社印製 ^ 442922 A7 _B7_ 五、發明説明（） 之反電極)的習知技術之一記憶體單元的橫剖面圖。 圖52係一具有一堆疊構造型電容位元線的習知技術 之一記憶體單元的橫剖面圖。 符號說明 101、 201、301、401、501、601、701、801、901 : 半導體底材 102、 202、302、402、502、602、702、802、902 : '隔離氧化膜或選擇氧化膜 103、 203、303、403、503、603、703、803、903 : 主動區 104、 204、304、404、604、804 ·_ 溝渠 105、 205、305、405 ?閘極電極難字元線 106、 206、306、406、5此、606、706、806、906 : 閘氧化膜 107、 207、307、407、507、607、707、807、907 : 電容形成擴散層 ^ 108、 208、308、408、508、608、708、808、908 : :位元線連接擴散層 109、 209、309、409 ' 809 :電容電荷保持電極 110 ; 210、310、410、510、610、710、810、910 : 電容絕緣膜 m、211、311、411 :連接局部內連線之電容電極 112、212、312、412 :連接局部內連線之位元線 14 本紙张尺/立適用中國阄家標準（CNS ) Λ4現格（210 乂 29*7公漦） (請先閱讀背面之注意事項再填寫本頁)
經濟部中央標準局員工消費合作社印裝 1 4429 2 2 A7 B7 五、發明説明（） 113、 213、313、413、513、613、713、813、913 : 位元線 114、 115、116、214、215、216、314、315、316、 414、415、416、515、615、714、715、815、714 ' .715 :連結孔 121、 124、126、128、130、132、324、326、327、 330 :光阻膜 122、 321、323 :氧化砍瞋 123、 127、131、322、329 :導電膜 125、129、325 :層間絕緣膜 331矽化鈦層 401A :底材隔離氧化政膜 505、605、705、805、905 :閘極電極 509、609、709、909 :電荷保持電極之反電極 711、911 ·•堆疊電極 較佳實施例之詳細說明 - 以下說明本發明之較佳實施例。在這些較佳實施例 ’中，本發明之半導體裝置具有一包含多數記憶體單元之動 態隨機存取記憶體，其中各記憶體單元係由一單一的電晶 體及一單一的電容器所構成。電晶體之閘氧化膜(圖2之 106)及一電容絕緣膜(圖2之110)，其形成係藉由一以相同 的氧化膜形成步驟而產生之絕緣膜。電晶體之閘極電極(圖 2之1〇5)及一電容電荷保持電極價2之109)係以相同的電 (請先間讀背面之注意事項再填寫本頁) -丁 -5 線、 本紙張尺度適用中國囤家標準（C’NS ) Λ4規格（2丨〇-乂 297公趲） Α7 B? 442922 五、發明説明（) 極形成步驟形成，而電容電荷保持電極之反電極則藉由形 成於半導體底材表面中之溝渠形成或以溝渠的型態形成於 半導體底材表面中。 依此較佳實施例，溝渠之形成位置係位於相鄰的闇極 電極之虫間處，一電容器之電荷保持電極(其與閘極電極同 樣肯由同一導電膜形成)係完全或部份嵌埋於溝渠中(參 照，例如圖12)。 在本發明之一較佳實施例中，一連接局部內連線之電 容電極(例如圖18之311)及一連接局部內連線之位元線(例 如圖18之312)係皆以相同的內連線形成步驟形成，而沿字 元線方向上相鄰之主動區(例如圖16及18之303)彼此間係 偏離一個閘極電極(字元線X圖16之305)，使得介於延伸各 處的字元線之閘的隔離氧化膜(圖丨6之3〇2)之一區係配置 在主動區之電容形成擴散層(例如圖18之307)的Z-Z’方向 附近。因此，溝渠(圖17及18之304)可被配置在介於延伸 各處的字元線之間的隔離氧化膜區中，且其方向偏離主動 區之長邊(縱長)方向90 °，亦即順著Z-Z’方向(參照圖I5)。 由於毋需電荷保持電極之圖案，且溝渠(圖17之304) ’係配置在閘極電極兩側附近，距閛極電極約四分之一之最 小閘極電極間距，因此只要增加溝渠開通步驟，便可設置 一面積小且可靠性高之記憶體單元。爲了進一步說明本發 明之實施例，以下將參考圖示對本發明之較佳實施例做一 描述。 實施例1 16 (請先聞讀背面之注意事項再填寫本頁) 訂 # 經濟部中央標準局貝工消費合作社印製 本紙張尺度適中國因家揺泠（) Λ4規格（2丨〇χ所公漦) A7 442922 五、發明説明（） 以下說明本發明之半導體記憶體裝置之第一實施例。 .圖1係一平面圖，說明本發明之半導體記憶體裝置之第一 實施例，圖2係沿著圖1之線段X-X’的橫剖面圖。 兹參考圖及圖2，101係一半導體底材，102舄一 隔離氧化膜或所謂的選擇氧化膜’ 1 〇3係一主動區’亦即 未_選擇氧化膜覆蓋之半導體底材101表面的一區。 104爲一形成於半導體底材中之溝渠，其內表面(壁表面) 係電荷保持電極之一反電極。105係一閘極電極同時亦做 爲字元線之用。介於閘極電極105與主動區103之間的係 一閘氧化膜106。107爲一電容形成擴散層，而1〇8貝[(爲 一位元線連接擴散層。109係一電荷保持電極。介於電荷 保持電極應與位於溝渠104內部的半導體底材1〇1表面 之間的係一電容絕緣膜no。m爲一連接局部內連線之 電容電極，而112則爲一連接局部內連線之位元線，113 係一位元線。 連接局部內連線之電容電極111透過一連結孔114連 接電容形成擴散層107與電荷保持電極109，而連接局部 內連線之位元線112則透過連結孔115及116連接位元線 '連接擴散層108與位元線113。、 在本實施例中，·聞氧化膜106 I及電容絕緣g ίΐΟ係以 .相同自§氧化膜形成__成，而蘭極電；^ 1〇5及電荷保持 電極109則係以相同的電極形成步驟形成。 類似地’連接局部內連線之電容電極1Η與連接局部 內連線之{αι兀線112係以相同的內連線形成步驟形成。 17 -tT : ·-(請先間讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合痄:i·^^. 本紙张尺度，丨4用中阁固家棉净（OVS ) Μ规格（2!flx297公潑） 4429 2 2 A7 _____^__________ 五、發明説明（） 本實施例中多數步驟共同使用相同步驟已由製程證 實。 圖3至10係橫剖面圖，用以逐步說明本實施例之半導 體記憶體裝置的製造過程。以下參考圖3至10說明本實施 例之半導體記憶體裝置的製造方法。 、首先，參考圖3，隔離氧化膜102及主動區103形成 於半導體底材101上，之後，一用於光到(lithograph)藉以 形成溝渠104之光阻膜(photoresist)121形成。接著，如圖4 所示，利用異方飩刻法移除部份隔離氧化膜102及部份半 導體底材101至一預定深度。 之後移除光阻膜121，在一適當的潔淨步驟後，利用 熱氧化法或化學氣相生長(沈ί*)法形成一氧化矽膜122。一 具有多晶矽及矽化金屬之雙層結構的導電膜123形成，此 外，如圖5所示，一具有閘極電極105及電荷保持電極109 之圖案的光阻膜124以光刻法形成。 接著，利用異方蝕刻法將導電膜123之非必要部份移 除以形成閘極電極105與電荷保持電極109，如圖ό所示。 此時，閘極電極底下的氧化矽膜122做爲閘氧化膜 ’ 106 ’而電荷保持電極109下方的氧化矽膜122則做爲電 容絕緣膜110 〇 . 之後移除光阻膜124 ’藉由一適當的潔淨步驟及透過 利用離子植入法之雜質植入步驟，電容形成擴散層107及 位元線連接擴散層108形成。接著，如圖7所示，一具有 連結孔114和115之圖案的光阻膜126以光刻法形成。 18
訂 線 本紙張尺度適用中國囤家標萃（CNS ) Λ4規格（21〇Χ 297公埯） A7 B7 4429 2 2 五、發明説明（） 之後，利用異方蝕刻法將層間絕緣膜125之非必要部 份移除以形成一主要由，例如鋁，構成之導電膜127。一 具有連接局部內連線之電容電極及連接局部內連線之 位元線Η2的圖案之光阻膜丨28以光亥赃形成’如圖8所 示。 接著，利用異方蝕刻法將導電膜127之非必要部份移 除以形成連接局部內連線之電容電極111及連接局部內連 線之位元線112 °將光阻膜128移除’在一適當的潔淨步 驟後，一層間絕緣膜129形成，且一具有連結孔116之圖 案的光阻膜1以光刻法形成，如圖9所示。 訂 之後，利用異方蝕刻法將層間絕緣膜U9之非必要部 份移除。然後’ 一主要由’例如鋁’構成之導電膜131形 成，且一具有位元線113之圖案的光阻膜132以光刻法形 成，如圖所示。 、線 接著，利用異方蝕刻法將導電膜Π1之非必要部份移 除以形成位元線113 ’藉以完成圖1及2中所示之記憶體 單元的構造。 經濟部中央#準局員工消费合作社印裝 在圖1及2中，爲避免圖面過於複雜，省略了圖3至 ;10中所示之層間絕緣膜的參考編號。在圖3至10的製程 說明中，有各種組合可用於植入雜質時明顯所需之處理或 .用於層間絕緣膜所需之平坦化步驟，並可由已知的技術中 選擇一想要的技術。由於該等技術並未限制本發明，因此 爲簡潔起見，相關的說明予以省略。再者，導電膜和絕緣 膜之特定的膜厚度數値以及內連線之尺寸亦未說明，因爲 19 本紙張尺度適/fl中國园家標4 ( CNS ) Λ4规格（210X297公箱） Γ 4 429 2 2
經濟部中央標準馬貝1.宵炉、41.3 t i PW 五、發明説明（） 該等薄膜或內連線可依動態隨機存取記憶體構造中已知的 數値製造。 在本發明之第一實施例中，閘氧化膜106及電容絕緣 膜110係以相同的氧化膜形成步驟形成，而閘極電極105 及電荷保持電極109則係以相同的電極形成步驟形成，因 此：只需增加溝渠104之形成步驟，製造記憶體單元所需 的步驟數便可與生產一般具有單層閘內連線及雙層金屬內 連線之CMOS邏輯裝置所需的步驟數相同。由於記憶體單 元面積所增加之量只相當於電荷保持電極109之尺寸加上 電荷保持電極1〇9與閘極電極105之間的距離，因此記憶 體單元尺寸可被縮減至約兩倍於依記憶體專用設計所形成 且由字元:線與位元線之間距所決定的記憶體單元之尺寸。 在本實施-之記憶體單元中，由於電荷保持電極109 係配置於導電膜之側邊上，而非配置於半導體底材之側邊 上，亦即底材101係做爲電荷保持電極109之一反電極， 因此本實施例之記憶體單元幾乎不受軟體錯誤之影響，對 具有堆疊構造之記億體單元而言，受軟體錯誤之影響是常 有的事。再者，電荷保持電極109與半導體底材101之間 的接面區可像具有堆疊構造之記憶體單元一般被縮減。 在本實施例中，於電容形成擴散層107中及電荷保持 .電極109中開通兩分隔連結孔114用於連接。然而，連接 局部內連線之電容電極m亦可僅透過一個連結孔114連 接電容形成擴散層107及電荷保持電極109，此設計將於 實施例2中說明。 20 ---------^-- (請先閲讀背面之注意#'項再填寫本頁) 訂 線、 本紙張尺度適用中標準（) Μ規格（2丨公犛） 4429^2
ϊ®β[2 〜以下說明本發明之第二實施例。圖11係一平面圖，表 發明之第二實施例，圖12係沿著圖11之線段Ζ-Ζ，的 懷剖面圖，用以說明第二實施例。 」茲參考圖11及圖12，201係一半導體底材，202爲 〜隔離氧化膜或所謂的選擇氧化膜，2〇3係一主動區’亦 即未被選擇氧化膜2〇2覆蓋之半導體底材201表面的一 區。204爲一溝渠，其內部之半導體底材表面變成(亦即做 爲)電何保持電極之一反電極。205係一閘極電極同時亦做 爲字元線之用。介於閘極電極2〇5與主動區203之間的係 一聞氧化膜206。207爲一電容开多成擴营夂層，而208貝[J爲 一位元線連接_散層。209係一電荷保持電極。介於電荷 保持電極209與位於溝渠204內部的半導體底材201表面 之間的係一電容絕緣膜210 〇 211爲一連接局部內連線之 電容電極，而212則爲一連接局部內連線之位元線。213 係一位兀線。 經濟郎十失票¥、丨， (請先聞讀背面之注意事項再填寫本頁} 訂 線、 連接局部內連線之電容電極211透過一連結孔214連 接電容形成擴散層207與電荷保持電極209，而連接局部 內連線之位元線212則透過連結孔215及216連接位元線 連接擴散層观與位元線213 〇 在本實施例中，與先前的第一實施例類似，閘氧化膜 206及電容絕緣膜210係以相同的氧化膜形成步驟形成， 而閘極電極205及電荷保持電極209則係以相同的電極形 21 本紙張尺度家枕辛((:'邓）八4規格（210'/297公摩) ~~ 經濟部中喪橾準局員工消f合泎·fts甲试 ' 442922 A7 B7__ ________ 五、發明説明（） 成步驟形成。 類似地，連接局部內連線之電容電極211與連接局部 內連線之位元線212係以相同的內連線形成步驟形成。 依本發明之特徵，溝渠204並未完全被電荷保持電極 209之圖案所覆蓋’而比諸上述之第一實施例’溝渠204 係配置於隔離氧化膜202上的閘極電極205附近，距閘極 電極205約四分之一的隔離氧化膜202上的閘極電極205 與電荷保持電極209之間的距離，因此電荷保持電極209 之圖案可設計得較上述第一實施例之電荷保持電極109爲 小。以此方式，記憶體單元面積可製作得比第一實施例之 記憶體單元面積小約15°/〇，使得記憶體單元面積可被縮減 至約1.5倍大的以記憶體專用設計所設計之記憶體單元尺 寸。 . 本實施例之製造方法大體上與上述第一實施例中描述 之方法相同。然而，如本實施例之相關特徵所述，由於電 荷保持電極2〇9尺寸很小，所以p極電極2〇5與電荷保持 電極209之形成步驟具有些微的差異。因此，以下參考圖 13及14說明此步驟，圖13及14與上述第一實施例之圖5 及6類似。 由於溝渠204並未完全被形成電荷保持電極209及閘 .極電極205之圖案的光阻膜所覆蓋，因此當形成閘極電極 205及電荷保持電極209時，溝渠204上之導電膜223亦 被餓刻，亦即被回蝕，其回飩深度約相當於導電膜223之 厚度。此即代表本實施例與上述第一實施例之差異所在。 22 "^張兄度適州( CNS ) Λ4規格i 2 公趋)~ (請先閱讀背面之注意事項再填寫本頁) T 、-p .1¾¾ 442922 Μ ~_________Β：_____ 五、發明説明（） 麵例3 以下說明本發明之第三實施例。圖15係一平面圖，說 明第三實施例。圖15B表示圖15A中除位元線及閘極電極 外的圖案與數字之對應關係’圖16表示沿著本發明之第三 實施例的圖15A之線段X-X’的橫剖面圖。圖17表示沿著 本發明之第三實施例的圖15A之線段γ-γ’的橫剖面圖。圖 18表示沿著圖15A之線段Z_Z’的橫剖面圖。 茲參考圖15至18，301係一半導體底材，302爲一 隔離氧化膜或所謂的選擇氧化膜，303係一主動區，亦即 未被選擇氧化膜302覆蓋之半導體底材301表面的一區。 304爲一溝渠，其內部之半導體底材表面係做爲電荷保持 電極之一反電極。305係一閘極電極同時亦做爲字元線之 用。介於閘極電極305與主動區303之間的係一閘氧化膜 306。307爲一電容形成擴散層，而308則爲一位元線連 接擴散層。309係一電荷保持電極。介於電荷保持電極309 與位於溝渠304內部的半導體底材301表面之間的係一電 、容絕緣膜31〇。311爲一連接局部內連線之電容電極，而 312則爲一連接局部內連線之位元線。313係一位元線。 連接局部內連線之電容電極311係透過一連結孔314 連接電容形成擴散層307與電荷保持電極309。連接局部 內連線之位元線312係透過連結孔315及316連接位元線 連接擴散層308與位元線313。 在本實施例中’與先前的第一及第二實施例類似，閘 _____ 23 本紙適削( CNS )，\4規格（21()X%7公f )—'—'一 ' "—" '—'~ i------IT------f • ^ .. (請先閱讀背面之注意事項再填寫本頁) 1 442922 經濟部中央標準局貝工消f合作it印®ΐ. A7 ____ B7 五、發明説明（） 氧化膜306及電容絕緣膜310係以相同的氧化膜形成步驟 形成，而閘極電極305及電荷保持電極309則係以相同的 電極形成步驟形成。 類似地，連接局部內連線之電容電極311與連接局部 內連線之位元線312係以相同的內連線形成步驟形成。 -本實施例之特徵，亦即本實施例與上述第一及第二實 施例之差異處說明如下。 (1) 第一差異處如下所述:在上述第一及第二實施例中， 沿通道寬度方向(亦即字元線方向)上，相鄰的記憶體單元電 晶體之閘極電極(字元線)的主動區103及203彼此間係偏離 兩個鄰近的閘極電極(字元線），然而，在本實施例中，沿字 元線方向上相鄰的主動區303彼此間則係偏離一個閘極電 極(字元線)305。 (2) 第二差異處係：在上述第一及第二實施例中，溝渠 104及204係沿著主動區103及203之長邊，亦即沿著圖1 及11之方向X-X’配置，然而，.在本實施例中，溝渠304 配置的方向則偏離主動區303之長邊方向90。，亦即順著 、 圖15中之Z-Z’方向。 此配置之所以可行在於本實施例之第一項特徵，亦即 主動區303之配置法(參照上述⑴）。換言之，藉由使在字 元線方向上相鄰的主動區303彼此間偏離一個閘極電極(字 元線)305，介於延伸各處的字元線之間的隔離氧化膜之區 域可配置在主動區303之電容形成擴散層307的Z_Z’方向 附近。因此，溝渠304可被配置在介於延伸各處的字元線 24 (請先閱讀背面之注意事吱再春寫本頁)
.lias 本紙張尺度適用中阀國家#準（CNS ) Λ‘1規格（210X297公潭） 4429 22 A7 B7 經濟部中央標隼局貝工消费合作社印製 五、發明説明（） 之間的隔離氧化膜302之一區中，且其方向偏離主動區303 之長邊(縱長)方向90。，亦即順著圖15之Z-Z’方向。 (3)第三差異處係:毋需電荷保持電極309之光刻圖案， 且溝渠304係配置在閘極電極3〇5兩側，距閘極電極約四 分之一之最小閘極電極305間距，因此閘極電極之間距可 設計得較上述第一及第二實施例小。在本實施例中’記憶 體單元面積較第一實施例之記憶體單元面積及第二實施例 之記憶體單元面積分別減少35%及25%，同時可被縮減至 約U倍大的記憶體專用設計之記憶體單元尺寸。 本實施例之製造方法大體上如第一或第二實施例中所 述。然而，由於毋需電荷保持電極309之光刻圖案，依本 實施例之特徵，會導致閘極電極305、電荷保持電極309、 連接局部內連線之電容電極311及連接局部內連線之位元 線312存在輕微差異。以下參考圖19至36說明此差異。 此步驟分別對應於第一及第二實施例中之圖5和6及圖13 和14。 圖19、22、25、29及33係沿著圖15之線段X-X， 的橫剖面圖’目兌明製造過程。圖20、23 ' 26、30及34 .係沿著圖15之線段Y-Y’的橫剖面圖，說明製造過程。圖 21、24、27、31及35係沿著圖15之線段Z-Z’的橫剖 面圖，說明製造過程。 圖28、32及36係製造過程的橫剖面圖，表示除本實 施例之記憶體單元陣列區外的記憶體單元陣列區之邊界區 及周邊邏輯電路區。 25 (请先閱讀背!&.之注意事項再填寫本頁) •-°
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本紙張尺度適川中國國家標卑（（Ή Λ4岘格（210X 297公釐） 442922 A7 經濟部中央梯準局員工消费合作社印製 五、發明説明（） 茲參考圖19至21，隔離氧化膜302及主動區303形 成於半導體底材301上，之後，溝渠304形成。接著，在 一適當的潔淨步驟後，利用熱氧化法或化學氣相生長法形 成一氧化砍膜321。然後，一具有多晶矽及政化金屬之雙 層結構的導電膜322形成，且一包含鱗及硼之氧化矽膜323 藉由熱氧化法或化學氣相生長(沈積)法形成。再者，一具有 閘極電極305之圖案的光阻膜324以光刻法形成。 接著，利用異方蝕刻法將包含磷及硼之氧化矽膜323 及導電膜322之非必要部份移除以形成閘極電極305與電 荷保持電極309，如圖22至24所示。此時，閘極電極305 底下的氧化矽膜321做爲閘氧化膜306，而電荷保持電極 309下方的氧化矽膜321貝ij做爲電容絕緣膜310。 在本實施例中，由於未使用電荷保持電極309之光刻 圖案，亦即溝渠304未以光阻膜覆蓋，因此當藉由閘極電 極305之光阻圖案移除包含磷及硼之氧化矽膜323及導電 膜322之非必要部份時，溝渠304之上的導電膜322與包 含磷及硼之氧化矽膜323被回蝕，其回蝕深度約相當於薄 膜形成時之厚度，藉以留下導電膜322於溝渠304中，成 ’ 爲電荷保持電極309。 接著移除光阻膜324，在一適當的潔淨步驟及一利用 '離子植入法之雜質植入步驟後，電容形成擴散層307、位 元線連接擴散層308及層間絕緣膜325依序形成。之後， 如圖25至28所示，一具有連結孔314和315之圖案的光 阻膜326以光刻法形成。由於連結孔3U和315係以自動 26 ^張尺度適川中國國家標卑（CNS )八4见格（4 ^ ^ ~~~- (請先閱讀背而之注意事項再填商本寅) α 訂 線、 J 442922 J 442922 經濟部中央標準扃員工消費合作社印製 A7 B7 五、發明説明（） 對準接觸窗型態形成，因此光阻膜326具有一開放於記憶 體單元陣列327中之圖案。 接著，利用異方蝕亥Ϊ法將層間絕緣膜325之一非必要 部份移除以形成一主要由多晶矽構成之導電膜329，且一 具有連接局部內連線之電容電極311及連接局部內連線之 位$線312的圖案之光阻膜330以光刻法形成，如圖29至 32所示。， 之後，將導電膜329之非必要部份移除以形成連接局 部內連線之電容電極311及連接局部內連線之位元線 312。接著，在利用異方蝕刻法將一周邊邏輯電路區327 之層間絕緣膜325的一非必要部份移除後，再以氣態氟化 氫移除閘極電極305上之包含磷及硼的氧化矽膜323，藉 以石夕化連接局萍內連線之電容電極311、連接局部內連線 之位元線312、電容形成擴散層307及位元線連接擴散層 308，以形成一矽化鈦層331。 之後，一連結孔316及一位元線313藉由與上述第一 實施例類似之方法形成，以完成一記憶體單元結構，由是 產生圖16至18中所示之橫剖面圖。 實施例4 . '以下說明本發明之第四實施例。在本實施例中，記憶 體單元之平面佈局及底材結構與上述第三實施例相似。 在上述第三實施例中，連接局部內連線之電容電極311 及連接局部內連線之位元線312係由一包含多晶矽之導電 27 (請先閲讀背面之注意事項再填寫本頁)
ϋ張尺度適⑴中闺网系標準（(ϋ〉格（2丨0:<297公楚1 4429 2 2 A7 B7 五、發明説明（ 層形成。在本實施例中，與第三實施例之圖29至32相對 應的步驟係藉由矽之選擇外延生長或選擇生長來完成，如 圖37至40所示，連接電容形成擴散層307及電荷保持電 極309的連接局部內連線之電容電極311係透過側向 (lateral)選擇生長法形成。 、在本實施例中，完成一具有與第三實施例相同的構 造、作動方式及結果之半導體裝置，其所需的光刻步驟較 第三實施例少一。 實施例5 請 寫; 經濟部央標準局員工消费合作杜印製 以下說明本發明之第五實施例。本實施例之記憶體單 元的基本結構及平面佈局與前述第二及第四實施例相似。 在本實施例中，並未進行生長包含磷及硼之氧化矽膜 323，且亦未形成具有連結孔314及315之圖案的光阻膜 326。詳細而言，在本實施例中，氧化矽膜325被回鈾的 步驟係對應於圖29至32及圖33至36所示之過程，如圖 41至44所示。接著，矽透過矽之選擇外延生長或選擇生 長形成於所有的半導體表面上，且一矽化鈦層接著以矽化 法形成，使得連接電容形成擴散層307及電荷保持電極309 的連接局部內連線之電容電極311，其形成係透過矽化法 之選擇生長及側向生長(形成）。 在本實施例中，完成具有與上述第三實施例相同的構 造及作動方式之半導體裝置，其所需的光刻步驟較第三實 施例少二。 28 Μ緣尺度適幻:㈣，（CNS ),、视格（2!{)><297公符 訂 、線 A7 ，4429 22 五、發明説明（） 實施例6 以下說明本發明之第六實施例。在本實施例中，一與 上述第三實施例類似之記憶體單元結構形成且係配置於 SOI(絕緣層上有矽)構造之半導體底材上。 .兹參考圖45至47 ’ 401係一半導體底材，401A係一 底材隔離氧化砂膜。402爲一隔離氧化膜，亦即所謂的選 擇氧化膜。在本實施例中，此隔離氧化膜連接至底材隔離 氧化矽膜401A。403係一主動區，亦即未被隔離氧化膜 402覆蓋之半導體底材401表面上的一區。在本實施例中’ 主動區爲一矽晶層，其係於隔離氧化膜402形成期間以氧 化法隔離，隔離高度相當於矽晶層之厚度。404係一溝 渠，其內部之半導體底材表面構成電荷保持電極之一反電 極。405爲一閘極電極同時亦做爲字元線之用。介於閘極 電極405與主動區403之間的係一閘氧化膜406。407爲 一電容形成擴散層，而408則爲一位元線連接擴散層。409 係一電荷保持電極。介於電荷保持電極409與位於溝渠404 內部的半導體底材401表面之間的係一電容絕綠膜410。 411爲一連接局部內連線之電容電極，而412則爲—連接 局部內連線之位元線。413係一位元線。 連接局部內連線之電容電極411係透過一連結孔414 連接電容形成擴散層407與電荷保持電極409。連接局部 內連線之位元線412係透過連結孔415及416連接位元線 連接擴散層408與位元線413 〇 29 張尺度適用中阀丨匀家標冷（CNS ) Λ4規樁（210/297公泠） " ^ — (諳先閱讀背面之注意事項再填寫本頁) 訂 άτ 經濟部中央標準局員工消费合作社印製 經濟部中央標準局賀工消費合作社印製 A7 五、發明説明（） 在本實施例中，半導體底材(矽底材)上設有一氧化矽膜 及一矽晶層，藉以提供一 SOI底材構造。然而，由於溝渠 404係開通在連接至隔離氧化膜402之底材隔離氧化矽膜 401A的一區中，因此與第一至第五實施例相同的製造方法 亦可用於本實施例。 .本發明之效果包括以下優點。 如上所述，根據本發明之記憶體單元構造，其抗軟體 錯誤能力強且其半導體底材表面係做爲電荷保持電極之一 反電極，藉由以相同的氧化膜形成步織形成閘氧化膜和電 容絕緣膜，以及藉由以相同的電極形成步驟形成閘極電極 和電荷保持電極，則只需增加溝渠形成步驟，製造本發明 之記憶體單元所需的步驟數便可與生產一般具有單層閘內 連線或雙層金屬內連線之CMOS邏輯裝置所需的步驟數相 同。 再者，依本發明，除了相鄰的記憶體單元電晶體之閘 極電極(字元線)的主動區彼此間係偏離兩個鄰近的閘極電 極(字元線)外，沿字元線方向上相鄰的主動區之配置亦可僅 ^ 相差一個閘極電極(字元線)的移動量，且溝渠係配置在偏離 主動區之長邊方向90 °之方向上。換言之，沿字元線方向 上相鄰的主動區相互間可偏離一個閘極電極(字元線)。介於 • 字元線之間的隔離氧化膜區係鄰接著主動區之電容形成擴 散層，使得溝渠可被配置在介於字元線之間的隔離氧化膜 區中，且其方向偏離主動區之長邊方向90 °。此外，藉由 消除電荷保持電極之光刻圖案，以及藉由將溝渠配置在距 30 裝------1T------^ ^ (請先間讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標苹（（_NS ) Λ4規格（210X 297公箱）

Claims (1)

  1. 經濟部中央標準局員工消費合作社印製 艺^年父月\>修正/更正厂補免 韶 \ ' . /| A9 g ? ? P«___ 六'申請專利範園. 1. 一種半導體裝置，其爲由具有複數個由一電晶體及 一電容器所構成之記憶體單元，該記憶體單元具有:由同 一絕緣膜層所形成之該電晶體之閘氧化膜及該電容器之 電容絕緣膜；將同一導電層膜蝕刻成所希望形狀而形成 之該電晶體之閘極電極及該電容器之電極；及由用以隔 離主動區之絕緣膜所覆蓋之區域， 其特徵爲： 於相鄰之該閘極電極間，於由該主動區之長邊方向偏 離90度之方向上，具備：溝渠，其係於由用以隔離該主 動區之該絕緣膜所覆蓋之區域之預定部分，i行開口而形 成；該電容器之電荷保持電極，其部份或全部係嵌埋於該 溝渠中；及該主動區，於通道寬度方向上相鄰，與相鄰之 該閘極電極各偏離一閘極電極地配置。 2. 如申請專利範圍第1項之半導體裝置，其中，於嵌 埋於該溝渠中之電荷保持電極及用以形成該電晶體之該 主動區的一電容連接區’此兩者係透過一選擇生長電導體 之側向生長(形成湘互連接。 3·如申請專利範圍第1項之半導體裝置，其中，於嵌 埋於該溝渠中之電荷保持電極及用以形成該電晶體之該 主動區的一電容連接區，此兩者係透過一政之選擇生長電 導體的側向生長(形成)以及透過經該電導體之矽化而成之 側向生長(形成湘互連接。 4.如申請專利範圍箄1至3項中之任—項之半導體裝 置，其中，形成該電晶體之該主動區係透過一底材離氧 32 (請先鬩讀背面之注意事項再填寫本頁) "裝· 訂------.紙^--------------- 本紙張尺度適用中國國家標準（CNS ) A4規格（i丨0X297公着） 4 42 9 2 2 as Β8 C8 D8 "" __ ___ - 六、申請專利範園 化膜而與該半導體底材隔離。 5. 如申請專利範圍第i項之半導體裝置，其中，該溝 渠亦形成於一非記憶體單元陣列區之區域中，該溝渠係做 爲一電容裝置。 6. —種半導體裝置之製造方法’該半導體裝置爲由具 有複數個由一電晶體及一電容器所構成之記憶體單元，-記憶體單元中，由同一絕緣膜層形成該電晶體之閘氧化膜 及該電容器之電容絕緣膜’將同一導電層膜蝕刻成所希望 形狀而形成該電晶體之閘極電極及該電容器之電極，並形 成由用以隔離主動區之絕緣膜所覆蓋之區域/， 其特徵爲： 於相鄰之該閘極電極間’於由該主動區之長邊方向偏 離90度之方向上，於由用以隔離該主動區之該絕緣 覆蓋之區域之預定部分，進行開口，而形成溝渠，將該電 容器之電荷保持電極之部份或全部係嵌埋於該溝渠中； 將於通道寬度方向上相鄰之該主動區，形成於相鄰之該閘 極電極之各偏離一閘極電極之位置上。 λ如申請專利範圍第6項之半導體裝置之製造方 法’其中，部份或全部區域嵌埋於該溝渠中之電荷保持電 極及用以形成該電晶體之該主動區的電容連接區，此兩者 係透過一選擇生長電導體之側向生長(形成湘互連接。 8.如申請專利範圍第6項之半導體裝置之製造方 法，其中，部份或全部區域嵌埋於該溝渠中之電荷保持電 極及用以形成該電晶體之該主動區的一電容連接區，此兩 33 (請先聞讀背面之注意事項再填寫本頁) -Τ .經濟部中央標準局*：工消費合作社印製 本紙張尺度適用中國國家標隼（CNS ) Α4规格（210X297公釐） ABCD -442922 六、申請專利範圍 者係透過一選擇生長電導體之側向生長(形成)以及透過經 該電導體之矽化而成之側向生長(形成)相互連接。 (請先聞讀背面之注意事項再填寫本頁) ' 經濟部中央標率局員工消費合作社印裝 34 本紙張尺度適用中國國家標率（CNS ) A4規格（210X297公釐）
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