DE69835780T2

DE69835780T2 - Halbleiter-Speicherbauelement und Verfahren zu seiner Herstellung

Info

Publication number: DE69835780T2
Application number: DE69835780T
Authority: DE
Inventors: c/o NEC Corp. Takanori Saeki
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 1997-02-07
Filing date: 1998-02-05
Publication date: 2006-12-28
Anticipated expiration: 2018-02-06
Also published as: JP3161354B2; DE69835780D1; KR19980071153A; US6509224B2; CN1190263A; EP0858109B1; EP0858109A3; US20010013601A1; CN1152433C; KR100306409B1; JPH10223860A; US6225657B1; EP0858109A2; TW442922B

Description

Die Erfindung betrifft ein Halbleiterbauelement und insbesondere eine Speicherelementstruktur eines dynamischen Direktzugriffsspeichers (DRAM), die aus einem einzigen Transistor und einem einzigen Kondensator besteht, und ein Verfahren zu ihrer Herstellung.
Seit der Zeit der Entwicklung einer Speicherzelle eines dynamischen Direktzugriffsspeichers, die aus einem einzigen Transistor und einem einzigen Kondensator besteht, ist es schwierig geworden, die Struktur zu vereinfachen und Fläche durch Schaltungskonfiguration einzusparen. Daher sind Versuche unternommen worden, Flächeneinsparung durch eine dreidimensionale Kondensatorstruktur durch den Bauelementprozeß, Selbstjustierung von Kontaktverbindungen und durch mehrschichtige Verbindungen zu erzielen. Bei diesen Versuchen wurde, ausgehend von einer ebenen Kondensatorstruktur, in der eine Gateelektrode 505 eines MOS-Transistors und eine Gegenelektrode 509 einer Kondensatorladungs-Halteelektrode auf einem Halbleitersubstrat 501 ausgebildet werden, wie in 48 dargestellt, die Speicherzellenstruktur grob in eine Grabenkondensatorstruktur und eine Stapelstruktur unterteilt. In der in 49 dargestellten Grabenkondensatorstruktur wird ein Loch oder Graben 604 in einem Halbleitersubstrat 601 ausgebildet, das eine Gateelektrode 605 eines MOS-Transistors und eine Gegenelektrode 609 einer Kondensatorladungs-Halteelektrode trägt, und die Lochoberfläche wird als Kondensatorladungs-Halteelektrode verwendet, das heißt als eine kapazitätsbildende Diffusionsschicht 607. In der in 50 dargestellten Stapelstruktur ist eine Kondensatorladungs-Halteelektrode 711, die eine Stapelelektrode 711 ist, auf einem Halbleitersubstrat 701 ausgebildet, das eine Gateelektrode 705 eines MOS- Transistors und eine Gegenelektrode 709 der Kondensatorladungs-Halteelektrode trägt.
In 48 bezeichnen 502 eine das Bauelement isolierende Oxidschicht, 503 eine aktive Fläche, 506 eine Gateoxidschicht, 507 eine kapazitätsbildende Diffusionsschicht, 508 eine Bitleitungsanschluß-Diffusionsschicht, 510 eine Kondensatorisolierschicht, 513 eine Bitleitung und 515 ein Anschlußloch (Kontaktloch). In 49 bezeichnen 602 eine das Bauelement isolierende Oxidschicht, 606 eine Gateoxidschicht, 608 eine Bitleitungsanschluß-Diffusionsschicht, 609 eine Gegenelektrode einer Ladungshalteelektrode, 610 eine Kondensatorisolierschicht, 613 eine Bitleitung und 615 ein Anschlußloch. In 50 bezeichnen 703 eine aktive Fläche, 705 eine Gateelektrode, 706 eine Gateoxidschicht, 707 eine kapazitätsbildende Diffusionsschicht, 708 eine Bitleitungsanschluß-Diffusionsschicht, 710 eine Kondensatorisolierschicht, 713 eine Bitleitung und 714, 715 jeweils ein Anschlußloch.
Die Grabenkondensatorstruktur wurde weiter in ein System mit einem Substrat als Kondensatorladungs-Halteelektrode, wie in 49 dargestellt, und ein System mit einem Substrat als Gegenelektrode einer Kondensatorladungs-Halteelektrode unterteilt, wie in 51 dargestellt. In 51 bezeichnen 802 eine das Bauelement isolierende Oxidschicht, 803 eine aktive Fläche, 804 einen Graben, 805 eine Gateelektrode, 806 eine Gateoxidschicht, 807 eine kapazitätsbildende Diffusionsschicht, 808 eine Bitleitungsanschluß-Diffusionsschicht, 809 eine Ladungshalteelektrode, 810 eine Kondensatorisolierschicht, 813 eine Bitleitung und 815 ein Anschlußloch (Kontaktloch).
Wie aus 50 erkennbar, wurde die Stapelstruktur aus dem Stapelelektrodensystem 711 auf einer Wortleitung mit Ausbildung einer Stapelelektrode 711 auf einer Gateelektrode 705 zu einer Stapelstruktur auf einer Bitleitung entwickelt, wie in 52 dargestellt, wobei ein Kondensator ausgebildet wird, der aus einer Stapelelektrode 911 und einer Gegenelektrode 909 der Ladungshalteelektrode besteht.
Die folgenden Probleme wurden festgestellt oder zeigten sich im Verlauf der Untersuchungen für die vorliegende Erfindung.
In letzter Zeit zeigt sich ein steigender Bedarf für eine Erhöhung der Datenübertragungsgeschwindigkeit zwischen einem Logikbaustein, wie z. B. einem Mikroprozessor oder einem Gatterfeld (Gate-Array), und dem Speicherbaustein. Zur Erhöhung der Datenübertragungsgeschwindigkeit zwischen Chips sind eine anwendungsspezifische Eingabe/Ausgabe-Schaltung und anwendungsspezifische Leiterplatten erforderlich. Außerdem erhöhen sich der Stromverbrauch in der Eingabe/Ausgabe-Schaltung und die Baugruppenkosten, so daß die Montage des Logikbausteins und des Speicherbausteins auf einem einzigen Chip notwendig geworden ist.
Im Unterschied zu dem Herstellungsverfahren für einen Logikbaustein, für den im Grunde der Fertigungsprozeß für den CMOS-Transistor ausreicht, benötigt das Herstellungsverfahren für einen Speicherbaustein zusätzlich zu dem Fertigungsprozeß für einen CMOS-Transistor einen Fertigungsprozeß für einen dreidimensionalen Kondensator.
Da der Fertigungsprozeß für den dreidimensionalen Kondensator einen überflüssigen Prozeß für den Bereich des Logikbausteins darstellt, sind daher die Kosten eines Einzelchips höher als die eines Chips des Logikbausteins für sich und eines Einzelchips des dynamischen RAM-Speicherbausteins.
Da zudem in der Speicherzelle der Stapelstruktur nach der Bildung der Gateelektrode des MOS-Transistors ein Kondensator aus der Stapelelektrode 711, 911 und der Gegenelektrode 709, 909 der Ladungshalteelektrode besteht, wie in den 50 und 52 dargestellt, vergrößert sich der Umfang/die Menge der Wärmebehandlungen nach Ausbildung des MOS-Transistors, und die Eigenschaften des MOS-Transistors verschlechtern sich.
Da bei der Grabenkondensatorstruktur die Kondensatorstruktur vor der Ausbildung der Gateelektrode erzeugt wird, ist die Entstehung des Problems einer Verschlechterung der Eigenschaften des MOS-Transistors unwahrscheinlich. Die Elektrode für den Kondensator und die Kondensatorisolierschicht werden jedoch durch ein anderes Verfahren als der Logikbaustein ausgebildet, wodurch unvermeidlich die Anzahl der Schritte und die Kosten erhöht werden.
Um diese Probleme zu überwinden, sind Systeme zur Fertigung des dynamischen RAM-Speicherbausteins nach dem Fertigungsprozeß für den CMOS-Transistor durch gemeinsame Verwendung einer Isolierschicht für den Kondensator und einer Isolierschicht für den Transistor und gemeinsame Verwendung einer Elektrode für einen Kondensator und einer Elektrode für den Transistor vorgeschlagen worden (siehe als technische Unterlagen 'ISSCC96 FP16.1'). Da bei einem dieser Systeme der Kondensator eine planare Struktur ist, wird die Fläche der Speicherzelle zu stark vergrößert. Bei einem anderen von den obigen Systemen, das auf ähnliche Weise die Kondensatorelektrode und die Transistorelektrode gemeinsam nutzt, wird eine Grabenkondensatorstruktur eingesetzt, bei der in einem Kondensatorbildungsbereich des Substrats vor der Ausbildung der Isolierschicht für den Transistor ein Graben ausgebildet wird, wobei die Lochoberfläche als Kondensatorladungs-Halteelektrode verwendet wird (siehe die JP-A-1-231 363).
Bei diesem System wird die Fläche des Kandensatorabschnitts um einen dem Graben entsprechenden Betrag verkleinert. Da jedoch die Transistorelektrode und die Gegenelektrode der Kondensatorladungs-Halteelektrode durch die gleiche Verbindungsschicht gebildet werden und folglich die der Bearbeitungstoleranz für Lithographie entsprechende Abstandsbreite, vorzusehen ist, werden die Zellenabmessungen der Speicherzelle größer als bei der Speicherzelle der Grabenkondensatorstruktur von dem Typ ohne gemeinsame Verwendung der Isolierschicht für den Kondensator und der Isolierschicht für den Transistor. Da außerdem die gesamte Oberfläche als Kondensatorladungs-Halteelektrode verwendet wird, vergrößert sich die Übergangsfläche zwischen dem Halbleitersubstrat und der Ladungshalteelektrode proportional zum Oberflächeninhalt der Elektrode, wodurch sich die Datenhalteeigenschaften des Chips und außerdem die Softwarefehlereigenschaften verschlechtern.
Da andererseits in der Grabenkondensatorstruktur des Systems mit dem Substrat als Gegenelektrode der Kondensatorladungs-Halteelektrode die Substratoberfläche als Gegenelektrode der Ladungshalteelektrode verwendet wird, wird in dem Fall, wo der Graben direkt in dem an die Kapazitätshalteelektrode anschließenden Diffusionsbereich ausgebildet ist, die Unterdrückung der Auswirkung parasitärer Elemente im Isolierbereich zwischen dem an die Kapazitätshalteelektrode armschließenden Diffusionsbereich und dem Substrat der Gegenelektrode der Kapazität schwierig.
Der dynamische RAM-Speicherbaustein (DRAM) weist gewöhnlich eine interne Spannungsminderungsschaltung, eine Spannungserhöhungsschaltung und eine Substratpotentialerzeugungsschaltung auf. In dem Logikbaustein sind die interne Spannungsminderungsschaltung, die Spannungserhöhungsschaltung und die Substratpotentialerzeugungsschaltung zur Steuerung des Transistorschwellwerts erforderlich, um den Leckstrom im Ruhezustand zu verringern.
In einer solchen Potentialerzeugungsschaltung ist eine Abgleichkapazität wesentlich. Da jedoch der dynamische RAM-Speicher (DRAM) gewöhnlich eine Gateelektrode verwendet, entsteht das Problem, daß eine große Fläche in den Chip aufgenommen wird.
Ein DRAM mit aktiven Flächen, die so auf einem Substrat angeordnet sind, daß diejenigen, die in Richtung einer Wortleitung aneinandergrenzen, in Richtung einer Bitleitung voneinander abweichen, und der einen gegen jede aktive Fläche versetzten Grabenkondensator aufweist, ist aus JP-A-08 017 938 oder US-A-5 838 038 bekannt.
Ferner werden DRAM-Anordnungen in US-A-5 309 005 und US-A-5 170 372 beschrieben.
Im Hinblick auf den oben erwähnten Stand der Technik besteht eine Aufgabe der vorliegenden Erfindung darin, einen neuartigen Halbleiterbaustein und ein Herstellungsverfahren dafür bereitzustellen, bei dem nicht nur die passende Schrittzahl für die Speicherzelle so weit wie möglich verringert wird, sondern auch die Zellengröße verringert und Unempfindlichkeit gegen Softwarefehler so weit wie möglich realisiert wird.
Weitere Aufgaben der vorliegenden Erfindung werden in der gesamten Offenbarung ersichtlich werden.
Um die obige Aufgabe zu lösen, werden ein Halbleiterbaustein gemäß der Definition in Anspruch 1 sowie ein in Anspruch 6 dargestelltes Herstellungsverfahren bereitgestellt. Ferner werden nachstehend verschiedene Aspekte der vorliegenden Erfindung erläutert.
Nach einem ersten Aspekt der vorliegenden Erfindung wird ein Halbleiterbaustein mit einem dynamischen RAM-Speicher (DRAM) bereitgestellt, der mehrere Speicherzellen mit je einem Transistor und einem Kondensator aufweist. Der Halbleiterbaustein weist die folgenden Merkmale auf. Eine Gateoxidschicht des Transistors und eine Kondensatorisolierschicht des Kondensators werden durch die gleiche Isolierschicht gebildet. Eine Gateelektrode des Transistors und eine Ladungshalteelektrode des Kondensators werden durch Entfernen nicht benötigter Abschnitte der gleichen elektrisch leitenden Schicht gebildet, um ihr eine gewünschte Form zu geben. Eine Gegenelektrode der Ladungshalteelektrode des Kondensators wird durch eine Vertiefung, d. h. durch einen Graben, in der Oberfläche des Substrats gebildet.
Nach einem zweiten Aspekt der vorliegenden Erfindung weist der Halbleiterbaustein, insbesondere bei dem Halbleiterbaustein nach dem ersten Aspekt der vorliegenden Erfindung, die folgenden Merkmale auf. Auf einer Oberfläche eines Halbleitersubstrats sind mehrere aktive Flächen ausgebildet, um den Transistor des dynamischen RAM-Speichers zu formen, und ein Bereich ist mit einer Isolierschicht zum Isolieren der aktiven Fläche ausgebildet. In dem Bereich, der zur Isolierung der aktiven Fläche mit der Isolierschicht überzogen ist, wird der Graben ausgebildet, indem in der Isolierschicht zur Isolierung der aktiven Fläche eine Öffnung in einem vorgegebenen Abschnitt angebracht wird, der nicht zur aktiven Fläche gehört.
Nach einem dritten Aspekt der vorliegenden Erfindung weist der Halbleiterbaustein, insbesondere bei dem Halbleiterbaustein nach dem ersten oder zweiten Aspekt, die folgenden Merkmale auf. Auf einem Zwischenstück zwischen benachbarten Gateelektroden wird ein Graben ausgebildet. Ein Teil der gesamten Ladungshalteelektrode des Kondensators wird durch die gleiche elektrisch leitende Schicht wie die Gateelektrode gebildet und in dem Graben versenkt (d. h. angeordnet).
Nach einem vierten Aspekt der vorliegenden Erfindung weist der Halbleiterbaustein, insbesondere bei dem Halbleiterbaustein nach dem ersten, zweiten oder dritten Aspekt der vorliegenden Erfindung, die folgenden Merkmale auf. Die aktiven Flächen der Gateelektrode, die in Richtung der Kanalbreite aneinander angrenzen, sind gegen eine angrenzende Gateelektrode versetzt. Der Graben wird in einer Richtung gebildet, die um 90° gegen die Längsrichtung der aktiven Fläche abgewinkelt ist.
Nach einem fünften Aspekt der vorliegenden Erfindung weist der Halbleiterbaustein, insbesondere bei dem Halbleiterbaustein nach dem dritten oder vierten Aspekt der vorliegenden Erfindung, die folgenden Merkmale auf. Die in dem Graben versenkten Ladungshalteelektroden und ein Kapazitätsverbindungsabschnitt der aktiven Flächen, die den Transistor bilden, werden durch seitliches Aufwachsen (Ausbildung oder Bereitstellung) eines selektiv aufgewachsenen elektrischen Leiters miteinander verbunden.
Nach einem sechsten Aspekt der vorliegenden Erfindung weist der Halbleiterbaustein, insbesondere bei dem Halbleiterbaustein nach dem dritten oder vierten Aspekt der vorliegenden Erfindung, die folgenden Merkmale auf. Die in dem Graben versenkten Ladungshalteelektroden und ein Kapazitätsverbindungsabschnitt der aktiven Fläche, die den Transistor bildet, werden durch seitliches Aufwachsen (Ausbildung oder Bereitstellung) eines selektiv aufgewachsenen elektrisch leitenden Elements aus Silicium und durch seitliches Aufwachsen (Ausbildung oder Bereitstellung) mittels Silicidieren des elektrischen Leiters miteinander verbunden.
Nach einem siebenten Aspekt der vorliegenden Erfindung ist der Halbleiterbaustein, insbesondere bei dem. Halbleiterbaustein nach ersten bis sechsten Aspekt der vorliegenden Erfindung, das Merkmal auf, daß die den Transistor bildende aktive Fläche durch eine substratisolierende Siliciumoxidschicht von dem Halbleitersubstrat isoliert ist.
Nach einen achten Aspekt der vorliegenden Erfindung wird, insbesondere bei dem Halbleiterbaustein nach dem ersten bis siebenten Aspekt der vorliegenden Erfindung, in einem anderen Bereich als der Speicherelementmatrixfläche ein weiterer Graben ausgebildet, um als Kapazitätselement verwendet zu werden.
Nach einem weiteren Aspekt stellt die vorliegende Erfindung ein Verfahren zur Herstellung eines Halbleiterbausteins bereit, der einen dynamischen RAM-Speicher (DRAM) mit einer Vielzahl von Speicherzellen aufweist, die jeweils einen Transistor und einen Kondensator aufweisen. Das Verfahren weist verschiedene Schritte auf: Eine Gateoxidschicht des Transistors und eine Kondensatorisolierschicht des Kondensators werden durch den gleichen oxidschichtbildenden Schritt gebildet. Eine Gateelektrode des Transistors und eine Ladungshalteelektrode des Kondensators werden durch den gleichen Elektrodenbildungsschritt gebildet, indem ein nicht benötigter Teil der gleichen elektrisch leitenden Schicht entfernt wird, um dieser eine gewünschte Form (Struktur) zu geben. Auf der Seite des elektrischen Leiters wird eine Ladungshalteelektrode des Kondensators angeordnet, und eine Gegenelektrode der Ladungshalteelektrode wird als Vertiefung, d. h. als Graben, in der Oberfläche des Halbleitersubstrats ausgebildet. Weitere Aspekte der vorliegenden Erfindung werden in den verschiedenen Patentansprüchen dargelegt und werden aus der gesamten Offenbarung in Verbindung mit den Zeichnungen ersichtlich.
1 zeigt eine Draufsicht eines zum Verständnis der vorliegenden Erfindung nützlichen dynamischen RAM-Speichers (DRAM).
2 zeigt eine Schnittansicht entlang der Linie X-X' von 1.
3 zeigt eine Schnittansicht, die ein zum Verständnis der vorliegenden Erfindung nützliches Verfahren darstellt (entsprechend dem Schnitt entlang der Linie X-X' von 1).
4 zeigt eine Schnittansicht, die das zum Verständnis der vorliegenden Erfindung nützliche Verfahren darstellt.
5 zeigt eine Schnittansicht, die das zum Verständnis der vorliegenden Erfindung nützliche Verfahren darstellt.
6 zeigt eine Schnittansicht, die das zum Verständnis der vorliegenden Erfindung nützliche Verfahren darstellt.
7 zeigt eine Schnittansicht, die das zum Verständnis der vorliegenden Erfindung nützliche Verfahren darstellt.
8 zeigt eine Schnittansicht, die das zum Verständnis der vorliegenden Erfindung nützliche Verfahren darstellt.
9 zeigt eine Schnittansicht, die das zum Verständnis der vorliegenden Erfindung nützliche Verfahren darstellt.
10 zeigt eine Schnittansicht, die das zum Verständnis der vorliegenden Erfindung nützliche Verfahren darstellt.
11 zeigt eine Draufsicht, die einen weiteren, zum Verständnis der vorliegenden Erfindung nützlichen dynamischen RAM-Speicher (DRAM) darstellt.
12 zeigt eine Schnittansicht entlang der Linie Z-Z' von 11.
13 zeigt eine Schnittansicht, die ein zum Verständnis der vorliegenden Erfindung nützliches Verfahren darstellt.
14 zeigt eine Schnittansicht, die das zum Verständnis der vorliegenden Erfindung nützliche Verfahren darstellt.
15 zeigt eine Draufsicht einer ersten Ausführungsform der vorliegenden Erfindung.
16 zeigt eine Schnittansicht entlang der Linie X-X' von 15.
17 zeigt eine Schnittansicht entlang der Linie Y-Y' von 15.
18 zeigt eine Schnittansicht entlang der Linie Z-Z' von 15.
19 zeigt eine Schnittansicht, die ein Verfahren gemäß der ersten Ausführungsform der vorliegenden Erfindung darstellt (entsprechend dem Schnitt entlang der Linie X-X' von 15).
20 zeigt eine Schnittansicht, die das Verfahren gemäß der ersten Ausführungsform der vorliegenden Erfindung darstellt (entsprechend dem Schnitt entlang der Linie Y-Y' von 15).
21 zeigt eine Schnittansicht, die das Verfahren gemäß der ersten Ausführungsform der vorliegenden Erfindung darstellt (entsprechend dem Schnitt entlang der Linie Z-Z' von 15).
22 zeigt eine Schnittansicht, die das Verfahren gemäß der ersten Ausführungsform der vorliegenden Erfindung darstellt (entsprechend dem Schnitt entlang der Linie X-X' von 15).
23 zeigt eine Schnittansicht, die das Verfahren gemäß der ersten Ausführungsform der vorliegenden Erfindung darstellt (entsprechend dem Schnitt entlang der Linie Y-Y' von 15).
24 zeigt eine Schnittansicht, die das Verfahren gemäß der ersten Ausführungsform der vorliegenden Erfindung darstellt (entsprechend dem Schnitt entlang der Linie Z-Z' von 15).
25 zeigt eine Schnittansicht, die das Verfahren gemäß der ersten Ausführungsform der vorliegenden Erfindung darstellt (entsprechend dem Schnitt entlang der Linie X-X' von 15).
26 zeigt eine Schnittansicht, die das Verfahren gemäß der ersten Ausführungsform der vorliegenden Erfindung darstellt (entsprechend dem Schnitt entlang der Linie Y-Y' von 15).
27 zeigt eine Schnittansicht, die das Verfahren gemäß der ersten Ausführungsform der vorliegenden Erfindung darstellt (entsprechend dem Schnitt entlang der Linie Z-Z' von 15).
28 zeigt eine Schnittansicht des Verfahrens gemäß der ersten Ausführungsform der vorliegenden Erfindung im Grenzbereich zwischen der Speicherelementmatrixfläche und der nicht zur Speicherelementmatrix gehörenden peripheren Logikschaltung.
29 zeigt eine Schnittansicht, die das Verfahren gemäß der ersten Ausführungsform der vorliegenden Erfindung darstellt (entsprechend dem Schnitt entlang der Linie X-X' von 15).
30 zeigt eine Schnittansicht, die das Verfahren gemäß der ersten Ausführungsform der vorliegenden Erfindung darstellt (entsprechend dem Schnitt entlang der Linie Y-Y' von 15).
31 zeigt eine Schnittansicht, die das Verfahren gemäß der ersten Ausführungsform der vorliegenden Erfindung darstellt (entsprechend dem Schnitt entlang der Linie Z-Z' von 15).
32 zeigt eine Schnittansicht des Verfahrens gemäß der ersten Ausführungsform der vorliegenden Erfindung im Grenzbereich zwischen der Speicherelementmatrixfläche und der nicht zur Speicherelementmatrix gehörenden peripheren Logikschaltung.
33 zeigt eine Schnittansicht, die das Verfahren gemäß der ersten Ausführungsform der vorliegenden Erfindung darstellt (entsprechend dem Schnitt entlang der Linie X-X' von 15).
34 zeigt eine Schnittansicht, die das Verfahren gemäß der ersten Ausführungsform der vorliegenden Erfindung darstellt (entsprechend dem Schnitt entlang der Linie Y-Y' von 15).
35 zeigt eine Schnittansicht, die das Verfahren gemäß der ersten Ausführungsform der vorliegenden Erfindung darstellt (entsprechend dem Schnitt entlang der Linie Z-Z' von 15).
36 zeigt eine Schnittansicht des Verfahrens gemäß der ersten Ausführungsform der vorliegenden Erfindung im Grenzbereich zwischen der Speicherelementmatrixfläche und der nicht zur Speicherelementmatrix gehörenden peripheren Logikschaltung.
37 zeigt eine Schnittansicht, die ein Verfahren gemäß der zweiten Ausführungsform der vorliegenden Erfindung darstellt (entsprechend dem Schnitt entlang der Linie X-X' von 15).
38 zeigt eine Schnittansicht, die das Verfahren gemäß der zweiten Ausführungsform der vorliegenden Erfindung darstellt (entsprechend dem Schnitt entlang der Linie Y-Y' von 15).
39 zeigt eine Schnittansicht, die das Verfahren gemäß der zweiten Ausführungsform der vorliegenden Erfindung darstellt (entsprechend dem Schnitt entlang der Linie Z-Z' von 15).
40 zeigt eine Schnittansicht des Verfahrens gemäß der zweiten Ausführungsform der vorliegenden Erfindung im Grenzbereich zwischen der Speicherelementmatrixfläche und der nicht zur Speicherelementmatrix gehörenden peripheren Logikschaltung.
41 zeigt eine Schnittansicht, die ein Verfahren gemäß der dritten Ausführungsform der vorliegenden Erfindung darstellt (entsprechend dem Schnitt entlang der Linie X-X' von 15).
42 zeigt eine Schnittansicht, die das Verfahren gemäß der dritten Ausführungsform der vorliegenden Erfindung darstellt (entsprechend dem Schnitt entlang der Linie Y-Y' von 15).
43 zeigt eine Schnittansicht, die das Verfahren gemäß der dritten Ausführungsform der vorliegenden Erfindung darstellt (entsprechend dem Schnitt entlang der Linie Z-Z' von 15).
44 zeigt eine Schnittansicht des Verfahrens gemäß der dritten Ausführungsform der vorliegenden Erfindung im Grenzbereich zwischen der Speicherelementmatrixfläche und der nicht zur Speicherelementmatrix gehörenden peripheren Logikschaltung.
45 zeigt eine Schnittansicht, die ein Verfahren gemäß der vierten Ausführungsform der vorliegenden Erfindung darstellt (entsprechend dem Schnitt entlang der Linie X-X' von 15).
46 zeigt eine Schnittansicht, die das Verfahren gemäß der vierten Ausführungsform der vorliegenden Erfindung darstellt (entsprechend dem Schnitt entlang der Linie Y-Y' von 15).
47 zeigt eine Schnittansicht, die das Verfahren gemäß der vierten Ausführungsform der vorliegenden Erfindung darstellt (entsprechend dem Schnitt entlang der Linie Z-Z' von 15).
48 zeigt eine Schnittansicht einer Speicherzelle gemäß einem herkömmlichen Verfahren mit ebener Kondensatorstruktur.
49 zeigt eine Schnittansicht einer Speicherzelle gemäß dem herkömmlichen Verfahren, welche die Grabenoberfläche als Kondensatorladungs-Halteelektrode aufweist.
50 zeigt eine Schnittansicht einer Speicherzelle gemäß dem herkömmlichen Verfahren mit einem Kondensator in Stapelstruktur.
51 zeigt eine Schnittansicht einer Speicherzelle gemäß dem herkömmlichen Verfahren, welche die Grabenoberfläche als Gegenelektrode einer Kondensatorladungs-Halteelektrode aufweist.
52 zeigt eine Schnittansicht einer Speicherzelle gemäß dem herkömmlichen Verfahren mit einer Kondensatorbitleitung in Stapelstruktur.
Nachstehend werden bevorzugte Ausführungsformen der vorliegenden Erfindung erläutert. In den bevorzugten Ausführungsformen weist der erfindungsgemäße Halbleiterbaustein einen dynamischen RAM-Speicher mit einer Vielzahl von Speicherzellen auf, die jeweils aus einem einzigen Transistor und einem einzigen Kondensator bestehen. Die Gateoxidschicht des Transistors (106 von 2) und eine Kondensatorisolierschicht (110 von 2) werden durch eine Isolierschicht gebildet, die durch die gleichen Schritte zur Bildung einer Oxidschicht erzeugt wird. Eine Gateelektrode des Transistors (105 von 2) und eine Kondensatorladungs-Halteelektrode (109 von 2) werden durch die gleichen Elektrodenbildungsschritte gebildet, während die Gegenelektrode der Kondensatorladungs-Halteelektrode durch einen oder als ein Graben gebildet wird, der in der Halbleitersubstratoberfläche geformt wird.
Gemäß der bevorzugten Ausführungsform liegt die Stelle, wo der Graben gebildet wird, zwischen benachbarten Gateelektroden, und die Ladungshalteelektrode eines Kondensators, die durch die gleiche elektrisch leitende Schicht wie die Gateelektrode gebildet wird, ist ganz oder teilweise in dem Graben versenkt (siehe z. B. 12).
In einer bevorzugten Ausführungsform der vorliegenden Erfindung werden eine lokale Zwischenverbindung zum Verbinden einer Kapazitätselektrode (wie z. B. 311 von 18) und eine lokale Zwischenverbindung zum Verbinden einer Bitleitung (wie z. B. 312 von 18) durch den gleichen Schritt zur Bildung einer Zwischenverbindung gebildet, während aktive Flächen, die in Richtung einer Wortleitung einander benachbart sind (wie z. B. 303 von 16 und 18) um eine Gateelektrode (Wortleitung) (305 in 16) gegeneinander versetzt sind, so daß ein durchgehender Bereich der isolierenden Oxidschicht zwischen Wortleitungen (302 von 16) angrenzend an die Z-Z'-Richtung der kapazitätsbildenden Isolierschicht der aktiven Fläche (307 von 18) angeordnet ist. Daher kann der Graben (304 von 17 und 18) in der isolierenden Oxidschichtfläche zwischen den durchgehenden Wortleitungen in einer um 90° gegen die Längsrichtung der aktiven Fläche abgewinkelten Richtung, d. h. in Z-Z'-Richtung (siehe 15), angeordnet werden.
Da keine Struktur der Ladungshalteelektrode vorhanden ist und der Graben (304 von 17) in der Nähe der Gateelektroden auf beiden Seiten bis zu einer Position in einem Viertel des Mindestabstands zwischen den Gateelektroden angeordnet ist, kann eine Speicherzelle von hoher Zuverlässigkeit und kleiner Fläche bereitgestellt werden, indem nur der Grabenöffnungsschritt hinzugefügt wird. Zur weiteren Veranschaulichung der Ausführungsformen der vorliegenden Erfindung werden nachstehend bevorzugte Ausführungsformen der vorliegenden Erfindung unter Bezugnahme auf die Zeichnungen erläutert.
Beispiel 1
Nachstehend wird ein erstes Beispiel eines zum Verständnis der vorliegenden Erfindung nützlichen Halbleiterspeicherbausteins erläutert. 1 zeigt eine Draufsicht des ersten Beispiels, während 2 eine Schnittansicht entlang der Linie X-X' von 1 zeigt.
Wie aus den 1 und 2 erkennbar, ist 101 ein Halbleitersubstrat, 102 ist eine isolierende Oxidschicht oder eine sogenannte selektive Oxidschicht, und 103 ist eine aktive Fläche, d. h. ein Bereich der Oberfläche des Halbleitersubstrats, der nicht durch die selektive Oxidschicht 102 bedeckt ist. 104 ist ein in dem Halbleitersubstrat ausgebildeter Graben, dessen Innenfläche (Wandfläche) eine Gegenelektrode der Ladungshalteelektrode bildet. 105 ist eine Gateelektrode, die gleichzeitig als Wortleitung genutzt wird. Zwischen der Gateelektrode 105 und der aktiven Fläche 103 befindet sich eine Gateoxidschicht 106. 107 ist eine kapazitätsbildende Diffusionsschicht, und 108 ist eine Bitleitungsanschluß-Diffusionsschicht. 109 ist eine Ladungshalteelektrode. Zwischen der Ladungshalteelektrode 109 und der Oberfläche des Halbleitersubstrats 101 im Inneren des Grabens 104 befindet sich eine Kondensatorisolierschicht 110. 111 ist eine lokale Zwischenverbindung zum Verbinden der Kapazitätselektrode, und 112 ist eine lokale Zwischenverbindung zum Verbinden einer Bitleitung, während 113 eine Bitleitung ist.
Die lokale Zwischenverbindung 111 zum Verbinden der Kapazitätselektrode verbindet die kapazitätsbildende Diffusionsschicht 107 und die Ladungshalteelektrode 109 durch ein Durchkontaktloch 114, während die lokale Zwischenverbindung 112 zum Verbinden der Bitleitung die Bitleitungsanschluß-Diffusionsschicht 108 und die Bitleitung über Durchkontaktlöcher 115 und 116 verbindet.
Im vorliegenden Beispiel werden die Gateoxidschicht 106 und die Kondensatorisolierschicht 110 durch den gleichen oxidschichtbildenden Schritt gebildet, während die Gateelektrode 105 und die Ladungshalteelektrode 109 durch den gleichen Elektrodenbildungsschritt gebildet werden.
Entsprechend werden die lokale Zwischenverbindung 111 zum Verbinden der Kapazitätselektrode und die lokale Zwischenverbindung 112 zum Verbinden einer Bitleitung durch den gleichen Schritt zur Bildung einer Zwischenverbindung gebildet.
Die gemeinsame Anwendung des gleichen Schritts für mehrere Schritte im vorliegenden Beispiel wird durch das Herstellungsverfahren bestätigt.
Die 3 bis 10 zeigen Schnittansichten zur schrittweisen Darstellung des Herstellungsverfahrens des Halbleiterspeicherbausteins des vorliegenden Beispiels. Unter Be zugnahme auf die 3 bis 10 wird nachstehend das Herstellungsverfahren des Halbleiterspeicherbausteins erläutert.
Zunächst werden, wie aus 3 erkennbar, die isolierende Oxidschicht 102 und die aktive Fläche 103 auf dem Halbleitersubstrat 101 ausgebildet, wonach ein Photoresist 121 für Lithographie zur Bildung der Grabens 104 aufgebracht wird. Dann werden, wie in 4 dargestellt, ein Teil der isolierenden Oxidschicht 102 und ein Teil des Halbleitersubstrats 101 bis zu einer gewünschten Tiefe durch anisotropes Ätzen entfernt.
Der Photoresist 121 wird dann entfernt, und nach einem geeigneten Reinigungsschritt wird durch ein thermisches Oxidationsverfahren oder durch ein chemisches Abscheidungsverfahren aus der Dampfphase eine Siliciumoxidschicht 122 gebildet. Eine elektrisch leitende Schicht 123, die aus einer Doppelschichtstruktur aus polykristallinem Silicium und Metallsilicid besteht, wird gebildet, und durch Photolithographie wird ein Photoresist 124 gebildet, der die Struktur der Gateelektrode 105 und der Ladungshalteelektrode 109 aufweist.
Dann wird ein nicht benötigter Abschnitt der elektrisch leitenden Schicht 123 durch anisotropes Ätzen entfernt, um die Gateelektrode 105 und die Ladungshalteelektrode 109 auszubilden, wie in 6 dargestellt. Dabei dient die Siliciumoxidschicht 122 unter der Gateelektrode 105 als Gateoxidschicht 106, während die Siliciumoxidschicht 122 unter der Ladungshalteelektrode 109 als Kondensatorisolierschicht 110 dient.
Der Photoresist 124 wird dann entfernt, und durch einen geeigneten Reinigungsschritt und einen Fremdatomdotierungschritt durch Ionenimplantation werden die kapazitätsbildende Diffusionsschicht 107 und die Bitleitungsanschluß-Diffusionsschicht 108 gebildet. Dann wird, wie in 7 dargestellt, ein Photoresist 126 mit einer Struktur von Durchkontaktlöchern 114, 115 gebildet.
Dann wird ein nicht benötigter Abschnitt der isolierenden Zwischenschicht 125 durch anisotropes Ätzen entfernt, und eine elektrisch leitende Schicht 127, die beispielsweise hauptsächlich aus Aluminium besteht, wird gebildet. Dann wird durch Photolithographie ein Photoresist 128 mit der Struktur der lokalen Zwischenverbindung 111 zum Verbinden der Kapazitätselektrode und der lokalen Zwischenverbindung 112 zum Verbinden der Bitleitung gebildet, wie in 8 dargestellt.
Dann wird ein nicht benötigter Abschnitt der elektrisch leitenden Schicht 127 durch anisotropes Ätzen entfernt, um die lokale Zwischenverbindung 111 zum Verbinden der Kapazitätselektrode und die lokale Zwischenverbindung 112 zum Verbinden der Bitleitung auszubilden. Der Photoresist 128 wird entfernt, und nach einem geeigneten Reinigungsschritt wird eine isolierende Zwischenschicht 129 gebildet, und ein Photoresist 130 mit der Struktur des Durchkontaktlochs 116 wird durch Photolithographie gebildet, wie in 9 dargestellt.
Dann wird ein nicht benötigter Abschnitt der isolierenden Zwischenschicht 129 durch anisotropes Ätzen entfernt. Dann wird eine elektrisch leitende, hauptsächlich aus Aluminium bestehende Schicht 131 gebildet, und durch Photolithographie wird ein Photoresist 132 mit der Struktur der Bitleitung 113 gebildet, wie in 10 dargestellt.
Dann wird ein nicht benötigter Abschnitt der elektrisch leitenden Schicht 131 durch anisotropes Ätzen entfernt, um die Bitleitung 113 auszubilden und die Struktur der in den 1 und 2 dargestellten Speicherzelle fertigzustellen.
In den 1 und 2 sind die Bezugszeichen für die in den 3 bis 10 dargestellte isolierende Zwischenschicht weggelassen, um Komplexität in den Zeichnungen zu vermeiden. In der Darstellung des Herstellungsverfahrens gemäß den 3 bis 10 gibt es eine Vielzahl von Kombinationen für das Verfahren, das offensichtlich für die Dotierung mit Fremdatomen oder den Planarisierungsschritt für die isolierende Zwischenschicht erforderlich ist, und aus bekannten Verfahren kann ein gewünschtes Verfahren ausgewählt werden. Da die vorliegende Erfindung nicht auf diese Verfahren beschränkt ist, wird ihre Beschreibung der Einfachheit halber weggelassen. Außerdem werden Zahlenangaben zu den Schichtdicken der elektrisch leitenden Schichten und Isolierschichten und zu den Abmessungen der Zwischenverbindung nicht erläutert, da diese Schichten oder Zwischenverbindungen mit den bekannten Zahlen werten hergestellt werden können, die in der dynamischen RAM-Speicherstruktur benutzt werden.
Im ersten Beispiel werden die Gateoxidschicht 106 und die Kondensatorisolierschicht 110 durch den gleichen Oxidschichtbildungsschritt gebildet, während die Gateelektrode 105 und die Ladungshalteelektrode 109 durch den gleichen Elektrodenbildungsschritt gebildet werden, so daß durch Hinzufügen lediglich des Schritts zur Bildung des Grabens 104 die Speicherzelle durch die gleiche Schrittzahl hergestellt werden kann wie bei der Herstellung des CMOS-Logikbausteins auf der Basis der gewöhnlichen einschichtigen Gate-Zwischenverbindung und der zweischichtigen Metallzwischenverbindung. Da die Speicherzellenfläche nur um einen Betrag erhöht wird, welcher der Größe der Ladungshalteelektrode 109 und dem Abstand zwischen der Ladungshalteelektrode 109 und der Gateelektrode 105 entspricht, kann die Größe der Speicherzelle auf etwa die doppelte Größe der Speicherzelle reduziert werden, die durch die ausschließlich für den Speicher ausgelegte Konstruktion gebildet wird und durch den Rasterabstand zwischen der Wortleitung und der Bitleitung festgelegt ist.
Da in der Speicherzelle gemäß dem vorliegenden Beispiel die Ladungshalteelektrode 109 auf der Seite der elektrisch leitenden Schicht statt auf der Seite des Halbleitersubstrats angeordnet ist, das heißt, da das Substrat 101 als Gegenelektrode der Ladungshalteelektrode 109 verwendet wird, ist die Speicherzelle nach dem vorliegenden Beispiel kaum anfällig für die Auswirkung eines Softwarefehlers, wie dies bei der Speicherzelle in Stapelstruktur der Fall ist. Außerdem kann die Übergangsfläche zwischen der Ladungshalteelektrode 109 und dem Halbleitersubstrat 101 ebenso wie im Fall der Speicherzelle in Stapelstruktur verkleinert werden.
Im vorliegenden Beispiel werden in der kapazitätsbildenden Diffusionsschicht 107 und in der Ladungshalteelektrode 109 als Zwischenverbindung zwei getrennte Durchkontaktlöcher 114 geöffnet. Es ist jedoch auch möglich, daß die lokale Zwischenverbindung 111 zum Verbinden der Kapazitätselektrode die kapazitätsbildende Diffusionsschicht 107 und die Ladungshalte elektrode 109 durch das alleinige Durchkontaktloch 114 verbindet, wie nachstehend als Beispiel 2 erläutert wird.
Beispiel 2
Ein zweites, für das Verständnis der vorliegenden Erfindung nützliches Beispiel wird nachstehend erläutert. 11 zeigt eine Draufsicht, die das zweite Beispiel darstellt, und 12 zeigt eine Schnittansicht entlang der Linie Z-Z' in 11 zur Veranschaulichung des zweiten Beispiels.
In den 11 und 12 bezeichnen 201 ein Halbleitersubstrat, 202 eine isolierende Oxidschicht und 203 eine aktive Fläche, d. h. einen Oberflächenbereich des Halbleitersubstrats 101, der nicht durch die selektive Oxidschicht 202 bedeckt ist. 204 bezeichnet einen Graben, an dessen Innenseite die Halbleitersubstratoberfläche zur Gegenelektrode der Ladungshalteelektrode wird (d. h. als Gegenelektrode wirkt). 205 bezeichnet eine Gateelektrode, die gleichzeitig als Wortleitung funktioniert. Zwischen dieser Gateelektrode 205 und der aktiven Fläche 203 befindet sich eine Gateoxidschicht 206. 207 bezeichnet eine kapazitätsbildende Diffusionsschicht, und 208 bezeichnet eine Bitleitungsanschluß-Diffusionsschicht. 209 bezeichnet eine Ladungshalteelektrode. Zwischen der Ladungshalteelektrode 209 und der Oberfläche des Halbleitersubstrat 201 innerhalb des Grabens 204 befindet sich eine Kondensatorisolierschicht 210. 211 bezeichnet eine lokale Zwischenverbindung zum Verbinden der Kapazitätselektrode, und 212 bezeichnet eine lokale Zwischenverbindung zum Verbinden der Bitleitung. 213 bezeichnet eine Bitleitung.
Die lokale Zwischenverbindung 211 zum Verbinden der Kapazitätselektrode verbindet die kapazitätsbildende Diffusionsschicht 207 und die Ladungshalteelektrode 209 durch ein Durchkontaktloch 214. Die lokale Zwischenverbindung 212 zum Verbinden der Bitleitung verbindet die Bitleitungsanschluß-Diffusionsschicht 208 und die Bitleitung 213 durch Durchkontaktlöcher 215, 216.
Im vorliegenden Beispiel werden ähnlich wie im vorhergehenden Beispiel die Gateoxidschicht 206 und die Kondensatorisolierschicht 210 durch den gleichen Oxidschichtbildungs schritt gebildet, während die Gateelektrode 205 und die Ladungshalteelektrode 209 durch den gleichen Elektrodenbildungsschritt gebildet werden.
Entsprechend werden die lokale Zwischenverbindung 211 zum Verbinden der Kapazitätselektrode und die lokale Zwischenverbindung 212 zum Verbinden der Bitleitung durch den gleichen Zwischenverbindungsbildungsschritt gebildet.
Als charakteristisches Merkmal der vorliegenden Erfindung ist der Graben 204 nicht vollständig durch die Struktur der Ladungshalteelektrode 209 bedeckt, während der Graben 204 im Vergleich zum oben beschriebenen ersten Beispiel in einer Position nahe der Gateelektrode 205 auf der isolierenden Oxidschicht 202 bis zu etwa einem Viertel des Abstands zwischen der Gateelektrode 205 auf der isolierenden Oxidschicht 202 und der Ladungshalteelektrode 209 angeordnet ist, so daß die Struktur der Ladungshalteelektrode 209 in einer kleineren Größe als die Ladungshalteelektrode 109 des oben beschriebenen ersten Beispiels ausgelegt werden kann. Auf diese Weise kann die Speicherzellenfläche um etwa 15% kleiner als die des ersten Beispiels gemacht werden, so daß die Speicherzelle auf die etwa 1,5-fache Speicherzellengröße der ausschließlich für den Speicher ausgelegten Speicherzelle verkleinert werden kann.
Das Herstellungsverfahren für das vorliegende Beispiel ist im wesentlichen das gleiche wie das im oben beschriebenen ersten Beispiel erläuterte. Wie jedoch im Zusammenhang mit den charakteristischen Eigenschaften der vorliegenden Beispiels festgestellt, gibt es im Schritt zur Ausbildung der Gateelektrode 205 und der Ladungshalteelektrode 209 einen kleinen Unterschied wegen der geringen Größe der Ladungshalteelektrode 209. Daher wird dieser Schritt nachstehend anhand der 13 und 14 erläutert, die den 5 und 6 des oben beschriebenen ersten Beispiels ähnlich sind.
Da der Graben 204 nicht vollständig durch den Photoresist bedeckt ist, der eine Struktur der Ladungshalteelektrode 209 und der Gateelektrode 205 bildet, wird die elektrisch leitende Schicht 223 auf dem Graben 204 bei der Ausbildung der Gateelektrode 205 und der Ladungshalteelektrode 209 in einem Umfang, der annähernd der Dicke der elektrisch leitenden Schicht 223 entspricht, weggeätzt, d. h. zurückgeätzt. Darin besteht der Unterschied des vorliegenden Beispiels zum oben beschriebenen ersten Beispiel.
Ausführungsform 1
Nachstehend wird eine erste Ausführungsform der vorliegenden Erfindung erläutert. 15A zeigt eine Draufsicht zur Darstellung der ersten Ausführungsform. 15B zeigt die Entsprechung zwischen einer Struktur und den anderen Nummern als denen der Bitleitungen und Gateelektroden von 15A, und 16 zeigt eine Schnittansicht der ersten Ausführungsform der vorliegenden Erfindung entlang der Linie X-X' von 15A. 17 zeigt eine Schnittansicht der ersten Ausführungsform der vorliegenden Erfindung entlang der Linie Y-Y' von 15A. 18 zeigt eine Schnittansicht entlang der Linie Z-Z' von 15A.
In den 15 bis 18 bezeichnen 301 ein Halbleitersubstrat, 302 eine isolierende Oxidschicht oder sogenannte selektive Oxidschicht und 303 eine aktive Fläche, das heißt einen Oberflächenbereich des Halbleitersubstrats 301, der nicht durch die selektive Oxidschicht 302 bedeckt ist. 304 bezeichnet einen Graben, an dessen Innenseite die Halbleitersubstratoberfläche als Gegenelektrode der Ladungshalteelektrode wirkt. 305 bezeichnet eine Gateelektrode, die gleichzeitig als Wortleitung funktioniert. Zwischen dieser Gateelektrode 305 und der aktiven Fläche 303 befindet sich eine Gateoxidschicht 306. 307 bezeichnet eine kapazitätsbildende Diffusionsschicht, und 308 bezeichnet eine Bitleitungsanschluß-Diffusionsschicht. 309 bezeichnet eine Ladungshalteelektrode. Zwischen der Ladungshalteelektrode 309 und der Oberfläche des Halbleitersubstrats 301 innerhalb des Grabens 304 befindet sich eine Kondensatorisolierschicht 310. 311 bezeichnet eine lokale Zwischenverbindung zum Verbinden der Kapazitätselektrode, und 312 bezeichnet eine lokale Zwischenverbindung zum Verbinden der Bitleitung. 313 bezeichnet eine Bitleitung.
Die lokale Zwischenverbindung 311 zum Verbinden der Kapazitätselektrode verbindet die kapazitätsbildende Diffusionsschicht 307 und die Ladungshalteelektrode 309 durch ein Durch kontaktloch 314. Die lokale Zwischenverbindung 312 zum Verbinden der Bitleitung verbindet die Bitleitungsanschluß-Diffusionsschicht 308 und die Bitleitung 313 durch Durchkontaktlöcher 315, 316.
In der vorliegenden Ausführungsform werden ähnlich wie in den vorhergehenden ersten und zweiten Beispielen die Gateoxidschicht 306 und die Kondensatorisolierschicht 310 durch den gleichen Oxidschichtbildungsschritt gebildet, während die Gateelektrode 305 und die Ladungshalteelektrode 309 durch den gleichen Elektrodenbildungsschritt gebildet werden.
Entsprechend werden die lokale Zwischenverbindung 311 zum Verbinden der Kapazitätselektrode und die lokale Zwischenverbindung 312 zum Verbinden der Bitleitung durch den gleichen Zwischenverbindungsbildungsschritt gebildet.
Nachstehend werden die charakteristischen Merkmale der vorliegenden Ausführungsform erläutert, d. h. die Punkte, in denen sie sich von den oben beschriebenen ersten und zweiten Beispielen unterscheidet.

(1) Der erste Unterschied ist der folgende: In den oben beschriebenen ersten und zweiten Beispielen sind die aktiven Flächen 103, 203 der Gateelektrode (Wortleitung) des Speicherzellentransistors, die in Richtung der Kanalbreite (d. h. in Richtung der Wortleitung) benachbart sind, um zwei benachbarte Gateelektroden (Wortleitungen) 105, 205 gegeneinander versetzt, während in der vorliegenden Ausführungsform die in Richtung der Wortleitung benachbarten aktiven Flächen 303 um eine Gateelektrode (Wortleitung) 305 gegeneinander versetzt sind.
(2) Der zweite Unterschied ist, daß in den oben beschriebenen ersten und zweiten Beispielen die Gräben 104, 204 entlang der Längsseiten der aktiven Flächen 103, 203 angeordnet sind, d. h. in der Richtung X-X' der 1 und 11, während in der vorliegenden Ausführungsform der Graben 304 in einer um 90° gegen die Längsseitenrichtung der aktiven Fläche 303 abgewinkelten Richtung angeordnet ist, d. h. in einer Richtung Z-Z' in 15.

Diese Anordnung wird durch die Art der Anordnung der aktiven Fläche 303 ermöglicht, die das erste charakteristische Merkmal der vorliegenden Ausführungsform ist (siehe den obigen Punkt (1)). Das heißt, durch Anordnen der aktiven Flächen 303 angrenzend aneinander in Richtung der Wortleitung und um eine Gateelektrode (Wortleitung) 305 gegeneinander versetzt wird die Fläche der isolierenden Oxidschicht 302 zwischen den durchgehenden Wortleitungen neben dem Verband in Z-Z'-Richtung der kapazitätsbildenden Diffusionsschicht 307 der aktiven Fläche 303 angeordnet. Daher kann der Graben 304 in einem Bereich der isolierenden Oxidschicht 302 zwischen den durchgehenden Wortleitungen in einer um 90° gegen die Längsseite abgewinkelten Richtung angeordnet werden, d. h. in der Z-Z'-Richtung von 15.

(3) Der dritte Unterschied ist, daß keine lithographische Struktur der Ladungshalteelektrode 309 vorhanden ist und der Graben 304 an beiden seitlichen Gateelektroden 305 in einem Abstand von etwa einem Viertel des Mindestabstands der Gateelektrode 305 angeordnet ist, so daß der Abstand zwischen den Gateelektroden kleiner ausgelegt werden kann als im Fall der oben beschriebenen ersten und zweiten Beispiele. In der vorliegenden Ausführungsform kann die Speicherzellenfläche im Vergleich zu derjenigen im ersten bzw. zweiten Beispiel um etwa 35% bzw. 25% verkleinert werden, wobei sie auf das etwa 1,1-fache der Speicherzellengröße der ausschließlich für den Speicher ausgelegten Konstruktion reduziert werden kann.

Das Herstellungsverfahren nach der vorliegenden Ausführungsform entspricht im wesentlichen dem Verfahren, das im ersten oder zweiten Beispiel erläutert wurde. Wegen des Fehlens der lithographischen Struktur der Ladungshalteelektrode 309 gemäß den Eigenschaften der vorliegenden Ausführungsform ergibt sich jedoch ein kleiner Unterschied in der Gateelektrode 305, der Ladungshalteelektrode 309, der lokalen Zwischenverbindung 311 zum Verbinden der Kapazitätselektrode und der lokalen Zwischenverbindung 312 zum Verbinden der Bitleitung. Diese Differenz wird nachstehend anhand der 19 bis 36 erläutert. Dieser Schritt entspricht den 5 und 6 bzw. den 13 und 14 für das erste bzw. zweite Beispiel.
Die 19, 22, 25, 29 und 33 zeigen Schnittansichten des Verfahrens entlang der Linie X-X' von 15, während die 20, 23, 26, 30 und 34 Schnittansichten des Verfahrens entlang der Linie Y-Y' von 15 und die 21, 24, 27, 31 und 35 Schnittansichten des Verfahrens entlang der Linie Z-Z' von 15 darstellen.
Die 28, 32 und 36 zeigen Schnittansichten des Verfahrens, welche dene Grenzbereich zwischen der Speicherzellenmatrixfläche und der nicht zur Speicherzellenmatrixfläche der vorliegenden Ausführungsform gehörenden peripheren Logikschaltungsfläche darstellen.
Wie aus den 19 bis 21 erkennbar, werden die isolierende Oxidschicht 302 und die aktive Fläche 303 auf einem Halbleitersubstrat 301 ausgebildet, wonach der Graben 304 gebildet wird. Dann wird nach einem geeigneten Waschschritt eine Siliciumoxidschicht 321 durch das thermische Oxidationsverfahren oder das chemische Abscheidungsverfahren aus der Dampfphase ausgebildet. Dann wird durch eine zweischichtige Struktur aus polykristallinem Silicium und Metallsilicid eine elektrisch leitende Schicht 322 gebildet, und durch das thermische Oxidationsverfahren oder das chemische Abscheidungsverfahren aus der Dampfphase wird eine phosphor- und borhaltige Siliciumoxidschicht 323 ausgebildet. Ferner wird durch Photolithographie ein Photoresist 324 mit der Struktur der Gateelektrode 305 ausgebildet.
Dann werden nicht benötigte Abschnitte der phosphor- und borhaltigen Siliciumoxidschicht 323 und der elektrisch leitenden Schicht 322 durch anisotropes Ätzen entfernt, um die Gateelektrode 305 und die Ladungshalteelektrode 309 zu bilden, wie in den 22 bis 34 dargestellt. Dabei erweist sich die Siliciumoxidschicht 321 unter der Gateelektrode 305 als die Gateoxidschicht 306, während die Siliciumoxidschicht 321 unter der Ladungshalteelektrode 309 zur Kondensatorisolierschicht 310 wird.
In der vorliegenden Ausführungsform ist keine lithographische Struktur der Ladungshalteelektrode 309 vorhanden, d. h. der Graben 304 wird nicht durch den Photoresist abgedeckt, so daß beim Entfernen der nicht benötigten Abschnitte der phosphor- und borhaltigen Siliciumoxidschicht 323 und der elektrisch leitenden Schicht 322 durch die Photoresiststruktur der Gateelektrode 305 die elektrisch leitende Schicht 322 über dem Graben 304 und die phosphor- und borhaltige Siliciumoxidschicht 323 durch Rückätzen in einem Umfang weggeätzt werden, welcher der Dicke zum Zeitpunkt der Schichtbildung entspricht, um in dem Graben 304 zurückzubleiben und die Ladungshalteelektrode 309 zu bilden.
Der Photoresist 324 wird dann entfernt, und nach einem geeigneten Waschschritt und einem Fremdatomdotierungsschritt durch Ionenimplantation werden die kapazitätsbildende Diffusionsschicht 307, die Bitleitungsanschluß-Diffusionsschicht 308 und eine isolierende Zwischenschicht 325 in dieser Reihenfolge gebildet. Dann wird, wie in den 25 bis 28 dargestellt, ein Photoresist 326 mit der Struktur der Durchkontaktlöcher 314, 315 durch Photolithographie ausgebildet. Da die Durchkontaktlöcher 314, 315 durch Selbstjustierungskontakt gebildet werden, weist der Photoresist 326 im gesamten Bereich 328 der Speichermatrix eine offene Struktur auf.
Dann wird ein nicht benötigter Abschnitt der isolierenden Zwischenschicht 325 durch anisotropes Ätzen entfernt, und eine hauptsächlich aus polykristallinem Silicium bestehende elektrisch leitende Schicht 329 wird ausgebildet, und ein Photoresist 330 mit einer Struktur einer lokalen Zwischenverbindung 311 zum Verbinden der Kapazitätselektrode und einer lokalen Zwischenverbindung 312 zum Verbinden der Bitleitung wird durch Photolithographie ausgebildet, wie in den 29 bis 32 dargestellt.
Dann wird ein nicht benötigter Abschnitt der elektrisch leitenden Schicht 326 entfernt, um die lokale Zwischenverbindung 311 zum Verbinden der Kapazitätselektrode und die lokale Zwischenverbindung 312 zum Verbinden der Bitleitung auszubilden. Dann wird nach Entfernen eines nicht benötigten Abschnitts der isolierenden Zwischenschicht 325 einer peripheren Logikschaltungsfläche 327 durch anisotropes Ätzen die phosphor- und borhaltige Siliciumoxidschicht 323 auf der Gateelektrode 305 selektiv durch gasförmigen Fluorwasserstoff entfernt, um die lokale Zwischenverbindung 311 zum Verbinden der Kapazitätselektrode, die lokale Zwischenverbindung 312 zum Verbinden der Bitleitung, die kapazitätsbildende Diffusions schicht 307 und die Bitleitungsanschluß-Diffusionsschicht 308 zu silicidieren und eine Titansilicidschicht 331 zu bilden.
Dann werden durch ein ähnliches Verfahren wie in dem oben beschriebenen ersten Beispiel zur Bildung einer Speicherzellenstruktur ein Durchkontaktloch 316 und eine Bitleitung 313 gebildet, wodurch eine in den 16 bis 18 dargestellte Querschnittsform erzeugt wird.
Ausführungsform 2
Nachstehend wird eine zweite Ausführungsform der vorliegenden Erfindung erläutert. In der vorliegenden Ausführungsform sind die ebene Konfiguration und die Substratstruktur ähnlich denjenigen der oben beschriebenen ersten Ausführungsform.
In der oben beschriebenen ersten Ausführungsform werden die lokale Zwischenverbindung 311 zum Verbinden der Kapazitätselektrode und die lokale Zwischenverbindung 312 zum Verbinden der Bitleitung durch eine elektrisch leitende Schicht aus polykristallinem Silicium gebildet. In der vorliegenden Ausführungsform werden die Schritte, die den 29 bis 32 der ersten Ausführungsform entsprechen, durch das selektive epitaxiale Aufwachsen oder selektive Aufwachsen von Silicium ausgeführt, wie in den 37 bis 40 dargestellt, und die lokale Zwischenverbindung 311 zum Verbinden der Kapazitätselektrode, welche die kapazitätsbildende Diffusionsschicht 307 und die Ladungshalteelektrode 309 verbindet, wird durch seitliches selektives Aufwachsen gebildet.
In der vorliegenden Ausführungsform kann ein Halbleiterspeicherbaustein mit der gleichen Struktur, Funktionsweise und dem gleichen Ergebnis wie in der ersten Ausführungsform durch eine um einen Schritt kleinere Anzahl von Photolithographieschritten implementiert werden.
Ausführungsform 3
Nachstehend wird eine dritte Ausführungsform der vorliegenden Erfindung erläutert. Die vorliegende Ausführungsform ist in der Grundstruktur und der ebenen Konfiguration der Speicherzelle ähnlich der zuvor beschriebenen zweiten Ausführungsform.
In der vorliegenden Ausführungsform wird das Aufwachsen der phosphor- und borhaltigen Siliciumoxidschicht 323 nicht ausgeführt, und der Photoresist 326 mit der Struktur der Durchkontaktlöcher 314, 315 wird nicht ausgebildet. Konkret wird in der vorliegenden Ausführungsform die Siliciumoxidschicht 325 in dem in den 41 bis 44 dargestellten Schritt zurückgeätzt, der dem in den 29 bis 32 und den 33 bis 36 dargestellten Verfahren entspricht. Dann wird durch selektives epitaxiales Aufwachsen oder selektives Aufwachsen von Silicium auf der gesamten Halbleiteroberfläche Silicium ausgebildet, und dann wird durch Silicidieren eine Titansilicidschicht gebildet, so daß durch selektives Aufwachsen und seitliches Aufwachsen (Ausbildung) mittels Silicidierung die lokale Zwischenverbindung 311 zum Verbinden der Kapazitätselektrode gebildet wird, welche die kapazitätsbildende Diffusionsschicht 307 und die Ladungshalteelektrode 309 verbindet.
In der vorliegenden Ausführungsform kann der Halbleiterspeicherbaustein mit der gleichen Struktur und Funktionsweise wie in der oben beschriebenen ersten Ausführungsform durch eine um zwei Schritte kleinere Anzahl von Photolithographievorgängen realisiert werden.
Ausführungsform 4
Nachstehend wird eine vierte Ausführungsform der vorliegenden Erfindung erläutert. In der vorliegenden Ausführungsform wird eine der oben beschriebenen ersten Ausführungsform ähnliche Speicherzellenstruktur gebildet und auf einem Halbleitersubstrat der SOI(Silicium-auf-Isolator)-Struktur angeordnet.
In den 45 bis 47 bezeichnet 401 ein Halbleitersubstrat, 401A bezeichnet eine substratisolierende Siliciumoxidschicht, und 402 bezeichnet eine isolierende Oxidschicht, die eine sogenannte selektive Oxidschicht ist. In der vorliegenden Ausführungsform schließt sich diese isolierende Oxidschicht an die substratisolierende Siliciumoxidschicht an. 403 bezeichnet eine aktive Fläche, d. h. einen Bereich auf der Oberfläche des Halbleitersubstrats 401, der nicht durch die isolierende Oxidschicht 402 abgedeckt wird.
In der vorliegenden Ausführungsform ist die aktive Fläche eine Siliciumkristallschicht, die während der Bildung der substratisolierenden Siliciumoxidschicht 402 in einem der Dicke der Siliciumkristallschicht entsprechenden Umfang durch Oxidation isoliert wird. 404 bezeichnet einen Graben, an dessen Innenseite die Halbleitersubstratoberfläche eine Gegenelektrode der Ladungshalteelektrode bildet. 405 bezeichnet eine Gateelektrode, die gleichzeitig als Wortleitung funktioniert. Zwischen dieser Gateelektrode 405 und der aktiven Fläche 403 befindet sich eine Gateoxidschicht 406. 407 bezeichnet eine kapazitätsbildende Diffusionsschicht, und 408 bezeichnet eine Bitleitungsanschluß-Diffusionsschicht. 409 bezeichnet eine Ladungshalteelektrode. Zwischen der Ladungshalteelektrode 409 und der Oberfläche des Halbleitersubstrats 401 innerhalb des Grabens 404 befindet sich eine Kondensatorisolierschicht 410. 411 bezeichnet eine lokale Zwischenverbindung zum Verbinden der Kapazitätselektrode, und 412 bezeichnet eine lokale Zwischenverbindung zum Verbinden der Bitleitung. 413 bezeichnet eine Bitleitung.
Die lokale Zwischenverbindung 411 zum Verbinden der Kapazitätselektrode verbindet die kapazitätsbildende Diffusionsschicht 407 und die Ladungshalteelektrode 409 durch ein Durchkontaktloch 414. Die lokale Zwischenverbindung 412 zum Verbinden der Bitleitung verbindet die Bitleitungsanschluß-Diffusionsschicht 408 und die Bitleitung 413 durch Durchkontaktlöcher 415, 416.
In der vorliegenden Ausführungsform trägt das Halbleitersubstrat eine Siliciumoxidschicht und eine Siliciumkristallschicht auf einem Siliciumsubstrat, um eine SOI(Silicium-auf-Isolator)-Struktur zu bilden. Da jedoch der Graben 404 in einem an die isolierende Oxidschicht 402 anschließenden Bereich der substratisolierenden Siliciumoxidschicht 401A geöffnet wird, kann für die vorliegende Ausführungsform das gleiche Herstellungsverfahren angewandt werden wie für die ersten bis dritten Ausführungsformen.
Die Auswirkung der vorliegenden Erfindung schließt die folgenden Vorteile ein.
Gemäß der vorliegenden Erfindung kann, wie oben beschrieben, die gegen Softwarefehler unempfindliche Speicherzellenstruktur, bei der die Halbleitersubstratoberfläche als Gegenelektrode der Ladungshalteelektrode dient, durch die gleiche Anzahl von Fertigungsschritten hergestellt werden wie der CMOS-Logikbaustein mit gewöhnlicher einschichtiger Gate-Verbindung oder doppelschichtiger Metallverbindung, indem durch Ausbildung der Gateoxidschicht und der Kondensatorisolierschicht durch den gleichen oxidschichtbildenden Schritt und durch Ausbildung der Gateelektrode und der Ladungshalteelektrode durch den gleichen Elektrodenbildungsvorgang lediglich ein grabenbildender Schritt hinzugefügt wird.
Ferner werden gemäß der vorliegenden Erfindung die in Wortleitungsrichtung benachbarten aktiven Flächen um einen Gateelektrodenabstand (Wortleitungsabstand) versetzt angeordnet, und der Graben wird in einer Richtung angeordnet, die um 90° gegen die Längsseite der aktiven Fläche abgewinkelt ist.
Das heißt, die in Wortleitungsrichtung benachbarten aktiven Flächen können um einen Gateelektrodenabstand (Wortleitungsabstand) versetzt angeordnet werden, der isolierende Oxidschichtbereich zwischen den querliegenden Wortleitungen wird neben der kapazitätsbildenden Diffusionsschicht angeordnet, so daß der Graben im isolierenden Oxidschichtbereich zwischen den quer gerichteten Wortleitungen in der um 90° gegen die Längsseite der aktiven Fläche abgewinkelten Richtung angeordnet werden kann. Außerdem wird es durch den Wegfall der lithographischen Struktur der Ladungshalteelektrode und durch Anordnung des Grabens in Positionen in annähernd einem Viertel des Mindestabstands der Gateelektroden möglich, die Größe der Kapazitätselektrode zu halten und gleichzeitig den Abstand zwischen den Gateelektroden zu verkleinern. Die Speicherzellenfläche kann auf das etwa 1,1-fache der Speicherzellengröße der ausschließlich für den Speicher ausgelegten Konstruktion reduziert werden.
Außerdem wird gemäß der vorliegenden Erfindung der Grabenkondensator mit der gleichen Isolierschichtdicke wie die Gateoxidschicht ausgebildet, und die Fläche kann verkleinert werden, indem der früher vorgesehene Ausgleichkondensator durch die ebene Kapazität ersetzt wird.
Da ferner gemäß der vorliegenden Erfindung der Graben so ausgebildet wird, daß er die isolierende Oxidschicht durchdrirgt, kann die Auswirkung parasitärer Elemente der Trennfläche zwischen dem Substrat an der Kapazitätsgegenelektrode und dem an die erzeugte Kapazitätshalteelektrode anschließenden Diffusionsbereich unterdrückt werden, indem der Graben direkt in dem an die Kapazitätshalteelektrode des Transistors anschließenden Diffusionsbereich ausgebildet wird.

Claims

Halbleiterbauelement, das einen dynamischen Direktzugriffsspeicher (DARM) mit mehreren Speicherzellen aufweist, die auf einem Substrat an der Schnittstelle zwischen Wortleitungen und Bitleitungen in einem Winkel von 90° zu den Wortleitungen ausgebildet sind, wobei die Wortleitungen einen Wortleitungs-Rasterabstand aufweisen, wobei jede Speicherzelle aufweist: eine aktive Fläche, die einen Transistor mit einem Source-Bereich, einem Drain-Bereich und einer zwischen dem Source-Bereich und dem Drain-Bereich angeordneten und einen Kanalbereich überlagernden Gateelektrode aufweist, wobei die aktive Fläche eine Längsachse parallel zu den Bitleitungen und eine kurze Achse parallel zu den Wortleitungen aufweist, wobei jede Speicherzelle ferner einen Grabenkondensator mit einer Ladungshalteelektrode und einer einzelnen Kondensatorisolierschicht aufweist, wobei (a) eine Gateoxidschicht (306) des Transistors und die Kondensatorisolierschicht (310) durch ein und dieselbe Isolierschicht gebildet werden; (b) die Wortleitungen, die Gateelektrode (305) des Transistors und die Ladungshalteelektrode (309) des Kondensators durch ein und dieselbe elektrisch leitende Schicht gebildet werden; (c) ein Bereich zwischen den aktiven Flächen, der die aktiven Flächen begrenzt, mit einer Isolierschicht (302) überzogen ist, um angrenzende aktive Flächen (303) voneinander zu isolieren; (d) durch eine Öffnung in dem Bereich, der zur Isolierung der aktiven Flächen (303) mit der Isolierschicht (302) überzogen ist, ein Graben (304) in dem Substrat ausgebildet ist; (e) der Graben (304) zwischen benachbarten Wortleitungen (305) ausgebildet ist; (f) der Graben (304) in einer Position ausgebildet ist, die in Richtung der Wortleitung gegen die Längsachse der aktiven Fläche (303) versetzt ist; (g) ein Teil oder die gesamte Ladungshalteelektrode (309) des Kondensators in dem Graben (304) versenkt ist; und (h) die in Wortleitungsrichtung benachbarten aktiven Flächen (303) um einen Abstand, der gleich einem Wortleitungsabstand ist, gegeneinander versetzt sind.
Halbleiterbauelement nach Anspruch 1, wobei die in dem Graben (304) versenkte Ladungshalteelektrode (309) und der Source- oder der Drain-Bereich (307) der den Transistor bildenden aktiven Fläche (303) über eine lokale Zwischenverbindung (311) miteinander verbunden sind.
Halbleiterbauelement nach Anspruch 2, wobei die Ladungshalteelektrode (309) und der Source- oder der Drain-Bereich (307) durch einen elektrischen Leiter (311) aus Silicium und Metallsilicid miteinander verbunden sind.
Halbleiterbauelement nach einem der Ansprüche 1 bis 3, wobei die den Transistor bildende aktive Fläche (303) durch eine substratisolierende Siliciumoxidschicht (302) von dem Halbleitersubstrat (301) isoliert ist.
Halbleiterbauelement nach einem der Ansprüche 1 bis 4, wobei auch in einem anderen Bereich als dem Speicherzellenmatrixbereich ein weiterer Graben ausgebildet ist, wobei der weitere Graben als Kondensatorbauelement verwendet wird.
Verfahren zum Herstellen eines Halbleiterbauelements, der einen dynamischen Direktzugriffsspeicher (DRAM) mit mehreren Speicherzellen aufweist, die auf einem Substrat an der Schnittstelle zwischen Wortleitungen und Bitleitungen in einem Winkel von 90° zu den Wortleitungen ausgebildet sind, wobei die Wortleitungen einen Wortleitungs-Rasterabstand aufweisen, wobei jede Speicherzelle aufweist: eine aktive Fläche, die einen Transistor mit einem Source-Bereich, einem Drain-Bereich und einer zwischen dem Source-Bereich und dem Drain-Bereich angeordneten und einen Kanalbereich überlagernden Gateelektrode aufweist, wobei die aktive Fläche eine Längsachse parallel zu den Bitleitungen und eine kurze Achse parallel zu den Wortleitungen aufweist, wobei jede Speicherzelle ferner einen Grabenkondensator mit einer Ladungshalteelektrode und einer einzelnen Kondensatorisolierschicht aufweist, wobei die Speicherzellen durch die folgenden Schritte hergestellt werden: (a) Ausbilden einer Gateoxidschicht (306) des Transistors und der Kondensatorisolierschicht (310) durch ein und denselben oxidschichtbildenden Schritt; (b) Ausbilden der Wortleitungen, der Gateelektrode (305) des Transistors und der Ladungshalteelektrode (309) des Kondensators durch ein und denselben Elektrodenbildungsschritt durch Verarbeitung ein und derselben elektrisch leitenden Schicht zu einer gewünschten. Struktur; (c) Ausbilden eines mit einer Isolierschicht (302) überzogenen Bereichs zwischen den aktiven Flächen zur Abgrenzung der aktiven Flächen, um angrenzende aktive Flächen (303) voneinander zu isolieren; (d) Ausbilden eines Grabens (304) in dem Bereich, der zur Isolierung der aktiven Flächen (303) mit der Isolierschicht (302) überzogen ist, wobei der Graben in einer Zwischenposition zwischen benachbarten Gateelektroden (305) ausgebildet und in Wortleitungsrichtung gegen die Längsachse der aktiven Fläche (303) versetzt ist; (e) Versenken eines Teils oder der gesamten Ladungshalteelektrode (309) des in dem Graben (304) ausgebildeten Kondensators; und (f) Ausbilden von aktiven Flächen (303), die in Wortleitungsrichtung einander benachbart und um einen Abstand, der gleich einem Wortleitungsabstand ist, gegeneinander versetzt sind.
Verfahren nach Anspruch 6, wobei die teilweise oder ganz in dem Graben (304) versenkte Ladungshalteelektrode (309) und der Source- oder der Drain-Bereich (307) der den Transistor bildenden aktiven Fläche (303) durch seitliches Aufwachsen eines selektiv aufgewachsenen elektrischen Leiters (311) miteinander verbunden werden.
Verfahren nach Anspruch 7, wobei die Ladungshalteelektrode (309) und der Source- oder der Drain-Bereich (307) durch seitliches Aufwachsen eines selektiv aufgewachsenen elektrischen Leiters (311) aus Silicium und durch Silicidieren des elektrischen Leiters miteinander verbunden werden.