DE69115341T2 - Verfahren zur Herstellung einer DRAM-Zelle mit gestapeltem Kondensator - Google Patents

Verfahren zur Herstellung einer DRAM-Zelle mit gestapeltem Kondensator

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Description

  • Die vorliegende Erfindung bezieht sich allgemein auf Halbleiterschaltungsstrukturen und -verfahren, und im besonderen auf ein Verfahren zur Herstellung eines DRAM-Zellenkondensators und die dadurch ausgebildete Struktur.
  • Dynamische Speicher mit wahlfreiem Zugriff (DRAMs) werden unter Verwendung von Zellen ausgebildet, die einen einzigen Transistor und einen Kondensator haben. Um die Funktion bzw. Wirksamkeit der Einrichtung zu verbessern, sollte die Kapazität des Kondensators so groß wie möglich gemacht werden. Dies kann bewerkstelligt werden, indem der Plattenbereich des Kondensators vergrößert wird, der Plattenabstand verringert wird oder die Dielektrizitätskonstante der dielektrischen Zwischenplatten erhöht wird.
  • Eine bestmögliche dielektrische Konstante für das Dielektrikum und ein minimaler Plattenabstand vorausgesetzt, wird eine Vergrößerung der Kapazität erzielt, indem der Plattenbereich des Kondensators vergrößert wird. Folglich sollte der Kondensator einen Raum besetzen, der auf der Oberfläche des DRAM so groß wie möglich ist. Jedoch ist es nötig, um eine hohe Dichte für die Einrichtung zu erzielen, die individuelle Zellengröße soweit wie möglich einzuschränken bzw. schrumpfen zu lassen. Dies führt dazu, den Plattenbereich des Kondensators zu verringern, wodurch die Kapazität verringert wird.
  • Einige verschiedene Ansätze bzw. Versuche sind unternommen worden, um den verfügbaren Kondensatorplattenbereich innerhalb der Grenzen bzw. Beschränkungen einer minimalen Zellengröße zu vergrößern. Ein Ansatz ist es, Kondensatorplatten entlang vertikaler Seitenwände auszubilden, wie etwa entlang der Seitenwände eines in ein Substrat geschnittenen Grabens. Ein zweiter Ansatz bzw. Versuch ist es, einen Kondensator oberhalb bzw. über bestimmten Einrichtungsmerkmalen, wie etwa Bitleitungen und Transfer- bzw. Übertragungsgates auszubilden. Dies ermöglicht es Kondensatoren, einen großen Prozentsatz des Oberflächenbereichs jeder DRAM-Zelle zu bedecken. Beispiele des zweiten Ansatzes können in den folgenden Veröffentlichungen gefunden werden: A NEW STACKED CAPACITOR DRAM CELL CHARACTERIZED BY A STORAGE CAPACITOR ON A BITLINE STRUCTURE, 1988, IEDM Proceedings, Seiten 596-599, und STACKED CAPACITOR CELLS FOR HIGH-DENSITY DYNAMIC RAMS, 1988, IEDM Proceedings, Seiten 600-603.
  • Eine dritte Annäherung bzw. ein dritter Versuch, der mit der zweiten gerade beschriebenen Annäherung kombiniert werden kann, ist es, einen Kondensator mit mehreren Platten auszubilden. Dies stellt mehr Plattenbereich und folglich Kapazität für einen vorgegebenen Zellen-Layout-Bereich zur Verfügung. Ein Beispiel einer solchen Annäherung ist in 3- DIMENSIONAL STACKED CAPACITOR CELL FOR 16M AND 64M DRAMS, 1988, IEDM Proceedings, Seiten 592-595, beschrieben. Die in dieser Veröffentlichung beschriebene Einrichtungs struktur bildet Schichten aus Kondensatorstegen bzw. -rippen eines Speicherknotens, die mit Erdungsplattenrippen bzw. -stegen interdigitiert bzw. in einer Doppelkammanordnung vorgesehen sind.
  • Das Verfahren zur Ausbildung eines Mehrplattenkondensators in der oben zitierten Veröffentlichung ist mühselig und es ist schwierig, die Qualität des unter Verwendung dieser Technik ausgebildeten Kondensators zu bestimmen. Wie in Fig. 1 der zitierten Veröffentlichung gezeigt, ist es erforderlich, die Zwischenschichten zwischen den Kondensatorplatten des Speicherknotens, von einem Dielektrikum und von den Kondensatorerdungsplatten zwischen den verschiedenen Speicherknotenplatten wegzuätzen. Es ist schwierig, die Qualität des Dielektrikums und der Erdungsknotenplatten in den schmalen Räumen zwischen den Speicherknotenplatten sicherzustellen.
  • Andere Beispiele von Mehrplattenkondensatoren, in denen aber die Kondensatoren unter Einrichtungsbestandteilen bzw. -merkmalen, wie etwa Bitleitungen, ausgebildet sind, sind in dem US-Patent Nr. 4 899 203, in JP-A-1147858 und in JP-A- 147067 beschrieben. Die Größe der Kondensatorplatten in solchen Strukturen sind durch das Erfordernis begrenzt, die darüberliegenden Bitleitungen an das Substrat anzuschließen. Ein weiteres Beispiel eines Mehrplattenkondensators, in dem der Kondensator oberhalb der Bitleitungen ausgebildet ist, wird in JP-A-59231851 angegeben. Eine Kondensatorplatte, die eine zusätzliche Polysiliziumschicht und eine isolierende Seitenwand aufweist, wird in der JP-A-1022057 gezeigt.
  • Es wäre wünschenswert, ein Verfahren vorzusehen, das einen Kondensator mit hoher Kapazität zur Verfügung stellen kann, das konsistent mit gegenwärtigen Verfahrenstechnologien ist. Es wäre ferner für einen solchen Kondensator wünschenswert, verläßlich zu sein.
  • Es ist deshalb eine Aufgabe der vorliegenden Erfindung, einen verbesserten Kondensator zur Verwendung mit einer DRAM-Zelle zur Verfügung zu stellen, der eine große Kapazität für eine gegebene Zellen-Layout-Größe zur Verfügung stellt.
  • Es ist eine andere Aufgabe der vorliegenden Erfindung, einen solchen Kondensator zur Verfügung zu stellen, der unter Verwendung von Techniken ausgebildet werden kann, die konsistent mit gegenwärtigen Verfahrenstechnologien sind.
  • Es ist ferner eine Aufgabe der vorliegenden Erfindung, einen solchen Kondensator zur Verfügung zu stellen, der im Betrieb verläßlich ist.
  • Gemäß einem Aspekt der vorliegenden Erfindung wird ein Verfahren zur Ausbildung eines Kondensators für eine integrierte Schaltungseinrichtung zur Verfügung gestellt, wie sie im Anspruch 1 definiert ist.
  • Gemäß einem weiteren Gesichtspunkt der vorliegenden Erfindung wird ein Kondensator zur Verwendung mit einer DRAM-Speicherzelle ausgebildet, indem alternierende bzw. abwechselnde Schichten aus polykristallinem Silizium für den Speicherknoten und die Erdungsplatte abgelegt werden. Eine vergrabene Bitleitung ermöglicht es dem Kondensatorbereich, einen maßgeblichen Anteil des Zellen-Layout-Bereichs zu bedecken. Der alternierende Speicherknoten und die Erdungsplatten des Kondensators werden alternierend bzw. abwechselnd abgelegt und zusammengeschlossen, wenn bzw. wie sie ausgebildet werden. Die Anzahl der verschachtelten bzw. überlappenden Schichten, die verwendet werden können, um den Kondensator auszubilden, kann leicht verändert werden, um die Verfahrenserfordernisse anzupassen bzw. abzustimmen.
  • Die wesentlichen Merkmale der Erfindung sind in den anhängenden Ansprüchen herausgestellt. Die Erfindung, wie auch eine bevorzugte Art der Verwendung und weitere Aufgaben und Vorteile davon werden am besten durch Bezugnahme auf die nachfolgende detaillierte Beschreibung einer dargestellten Ausführungsform verstanden werden, wenn diese in Verbindung mit den begleitenden Zeichnungen gelesen wird, in denen:
  • Fig. 1 ein Layout eines Abschnitts einer DRAM-Anordnung darstellt, die gemäß der vorliegenden Erfindung ausgebildet ist; und
  • Fig. 2 bis 8 stellen verschiedene Verfahrensschritte dar, die verwendet werden, um einen Kondensator gemäß der vorliegenden Erfindung auszubilden.
  • Die unten beschriebenen Verfahrensschritte und -strukturen stellen keinen vollständigen Verfahrensgang zur Herstellung integrierter Schaltungen dar. Die vorliegende Erfindung kann in Verbindung mit gegenwärtig im Stand der Technik verwendeten Techniken für die Herstellung integrierter Schaltungen in die Tat umgesetzt werden, und nur so viele der allgemein verwendeten Verfahrensschritte, wie für ein Verständnis der vorliegenden Erfindung nötig, werden einbezogen. Die Querschnitte von Teilen einer integrierten Schaltung der die Fabrikation darstellenden Figuren sind nicht maßstabsgetreu gezeichnet, sondern sind stattdessen so gezeichnet, um die wichtigen Merkmale der Erfindung darzustellen.
  • Bezugnehmend auf Fig. 1 ist ein Abschnitt eines Layouts bzw. einer Schaltungsanordnung einer DRAM-Einrichtung gezeigt. Wortleitungen 10-18 verlaufen vertikal, wie in Fig. 1 gezeigt, mit Bitleitungen 20, 22, 24, die horizontal durchlaufen. Die Bitleitungen 20, 22, 24 stellen einen Kontakt zu darunterliegenden aktiven Bereichen an Kontaktbereichen 26- 34 her.
  • Die Kondensatoren 36-42 sind in gepunkteten Linien gezeigt und haben Kontakt bzw. stellen Kontakt zu den darunterliegenden aktiven Bereichen durch jeweilige Kontakte 44-50 her. Wie in Fig. 1 gesehen werden kann, überdecken die Kondensatoren die benachbarten Wortleitungen und einen Abschnitt der benachbarten bzw. angrenzenden Bitleitungen.
  • Die Schaltungsanordnung bzw. das Layout nach Fig. 1 erfordert, daß die Wortleitungen 10-13 unter den Kondensatorplatten 36-42 hergestellt werden, um einen vergrößerten Kondensatorplattenbereich zu ermöglichen. Die Kondensatoren 36-42 überlappen auch einen Abschnitt der Bitleitungen 20- 24, wo sie sich verbreitern, um Kontakte 26-34 herzustellen bzw. zu bilden. Die Kondensatoren 36-42 könnten mehr der Bitleitungen 20-24 überdecken bzw. überlappen, wenn Designtoleranzen ein derartiges Überlappen bzw. Überdecken ermöglichen.
  • Die Fig. 2 bis 8 zeigen Schritte eines Verfahrensganges, wie er zur Ausbildung der DRAM-Schaltungsanordnung bzw. des DRAM-Layouts nach Fig. 1 zweckmäßig ist. Diese Zeichnungen stellen einen Querschnitt dar, der keine gerade Linie ist, wie in dem Plan nach Fig. 1 zu erkennen ist. Der Querschnitt enthält einen Bitleitungskontakt, wie etwa einen Kontaktbereich 26, wie auch einen Kondensatorkontakt, wie etwa einen Kontakt 44. Ein Kondensator und sein verbundenes bzw. angeschlossenes Durchgangsgate (Wortleitung) und sein Bitleitungskontakt sind in den querschnittlichen Zeichnungen gezeigt. Eine zusätzliche Wortleitung, die auf Feldoxid angeordnet ist, ist ebenfalls in dem Querschnitt gezeigt.
  • Bezugnehmend auf Fig. 2 enthält ein Substrat 100 aktive Bereiche 102 und 104, die wie im Stand der Technik bekannt ausgebildet sind. Der Feldoxidbereich 106 wird zur Trennung der aktiven Bereiche jeder DRAM-Zelle verwendet. Auf der Oberfläche des Substrats 100 sind ein Gateoxid 108 und ein polykristallines Siliziumgate 110, die darunter einen Kanalbereich festlegen. Seitenwand-Oxidbereiche 112 sind zu jeder Seite des polykristallinen Siliziumgates 110 hin beabstandet. Diese Struktur bildet das Durchgangsgate für die DRAM- Zelle, wie im Stand der Technik bekannt, und ist bevorzugt als leicht dotierte Drain-Struktur ausgebildet (LDD).
  • Eine angrenzende Wortleitung weist einen polykristallinen Siliziumgatebereich 116 mit Seitenwand-Oxidbereichen 118 auf. Angenommen, die Wortleitung des polykristallinen Siliziumgates 110 ist die in Fig. 1 gezeigte Wortleitung 12, entspricht die polykristalline Siliziumwortleitung 116 der Wortleitung 14. Beide kristallinen Siliziumbereiche 110, 116 können für eine erhöhte Leitfähigkeit siliziert werden.
  • Die Ausbildung der Wortleitungen, der aktiven Bereiche usw., gezeigt in Fig. 2, wird gemäß dem im Stand der Technik bekannten Verfahren durchgeführt. Der aktive Bereich 102 wird gegebenenfalls der Bitleitungskontakt werden, der dem Kontakt 26 nach Fig. 1 entspricht. Der aktive Bereich 104 wird gegebenenfalls der Kondensatorkontakt, der dem Kontakt bereich 44 nach Fig. 1 entspricht. Nach der Ausbildung der Wortleitungen und der aktiven Bereiche wird die Oxidschicht 120 über der Oberfläche des Chips ausgebildet.
  • Bezugnehmend auf Fig. 3 wird die Kontaktöffnung 26 für die Bitleitung durch die Oxidschicht 120 hindurchgeschnitten und eine Schicht aus polykristallinem Silizium 122 wird über der Oberfläche der Einrichtung abgeschieden. Die polykristalline Siliziumschicht 122 wird bevorzugt siliziert, um die Leitfähigkeit zu verbessern, und wird mit einem Muster versehen, um vergrabene bzw. bedeckt Bitleitungen auszubilden. Wie oben beschrieben, entspricht der Abschnitt der in Fig. 3 gezeigten polykristallinen Siliziumschicht 122 dem vergrößerten Abschnitt der Bitleitung 20, die den Kontaktbereich 26 umgibt.
  • Wie von den Fachleuten erkannt werden wird, wird auf die Wortleitungen 12, 14 typischerweise als die Poly-1- Schicht Bezug genommen, wobei auf die vergrabene bzw. bedeckt Bitleitung 122 als Poly-2 Bezug genommen wird. Um die Funktion der Einrichtung zu verbessern, kann die Bitleitung 20 in einigen regulären bzw. vorgegebenen Intervallen bzw. Abständen mit Metall überzogen bzw. gefestigt werden, wie etwa bei jeder 64sten oder 128sten Zelle.
  • Eine Oxidschicht 124 wird dann über der Oberfläche des Chips, gefolgt von einer Schicht 126 aus polykristallinem Silizium, abgeschieden. Die Schicht 126 wird eventuell einen Teil der Erdungsplatte für den Kondensator sein. Eine dielektrische Schicht 128 wird dann über der Oberfläche des Chips ausgebildet und ist vorzugsweise eine Oxid-Nitrid- Oxid-(ONO)-Schicht. Die polykristalline Siliziumschicht 130 wird dann über der Oberfläche des Chips ausgebildet. Die Schicht 130 wird gegebenenfalls ein Teil des Speicherknotens des Kondensators. Falls erwünscht, kann die Schicht 130 dünn gemacht werden, in der Größenordnung von 500 Angström.
  • Bezugnehmend auf Fig. 4 wird eine Öffnung durch die Schichten 120, 124, 126, 128 und 130 geschnitten, um eine Kontaktöffnung 44 zu bilden. Eine Schicht aus thermischem Oxid 132 wird dann über die Oberfläche des Chips gewachsen, bevorzugt bis zu einer Dicke von mindestens 500 Angström.
  • Die Fig. 5 stellt dar, was geschieht, wenn die Schicht 132 aus thermischem Oxid entlang einer Seite der Kontaktöffnung 44 aufgewachsen wird. Die isolierende Schicht 128 besteht aus zwei Oxidschichten 134, 136, die die Nitridschicht 138 zwischeneinander aufnehmen. Wie in Fig. 5 gezeigt, ergibt die Ausbildung der Oxidschicht 132 die Ausbildung eines kleinen Vogelschnabels zwischen der polykristallinen Siliziumschicht 126 und der Nitridschicht 138 und zwischen der polykristallinen Siliziumschicht 130 und der Nitridschicht 138. Die Wirkung dieser Vogelschnäbel ist es, die polykristallinen Siliziumschichten 126, 130 an ihren Kanten zu trennen, wo die elektrischen Felder allgemein die größte Intensität aufweisen.
  • Wenn der Schritt zum Aufwachsen von Oxid bei hohen Temperaturen nicht erwünscht ist, kann stattdessen bei niederen Temperaturen ein CVD-Oxid abgeschieden werden. Auch wenn die Vogelschnabelstruktur nicht ausgebildet wird, wird eine angemessene Isolierschicht dennoch zur Verfügung gestellt.
  • Bezugnehmend auf Fig. 6 wird eine Schicht 132 aus thermischem Oxid anisotrop weggeätzt, um Seitenwandbereiche 140 um die Kontaktöffnung 44 zu erzeugen. Die Zurückätzung sollte vollständig sein, um sicherzustellen, daß auf der Schicht 130 aus polykristallinem Silizium oder an dem Boden der Kontaktöffnung 44 kein Silizium zurückbleibt.
  • Die Schicht 142 aus polykristallinem Silizium wird dann über der Oberfläche der Einrichtung abgeschieden, um einen Kontakt zu dem aktiven Bereich 104 hierzustellen. Die dielektrische Schicht 144 wird anschließend ausgebildet. Die Schicht 144 besteht aus einer gewachsenen Oxidschicht, die durch eine abgeschiedene Nitridschicht bedeckt wird, die die ersten zwei Schichten einer dielektrischen ONO-Struktur bilden.
  • Bezugnehmend auf Fig. 7 wird der Kondensator mit einem Muster versehen und geätzt, um die Schicht 126 aus polykristallinem Silizium freizulegen. Eine Schicht aus Oxid wird dann aufgewachsen, um die dielektrische ONO-Schicht zu vervollständigen. Der Schritt für das Oxidwachstum bildet auch Oxidseitenwände 146 aus, wie in Verbindung mit Fig. 5 beschrieben wurde. Die Schichten 130 und 142, die als eine einzige polykristalline Siliziumschicht funktionieren, sind nun festgelegt worden, um einen Teil der Ladungsspeicherplatte für den Kondensator zu bilden.
  • Der Maskierungsschritt, der durch den gerade beschriebenen Verfahrensgang eingeführt wird, ist kein kritischer Maskierungsschritt, weil die Ausrichtungstoleranzen groß sind. Wenn es unerwünscht ist, den zusätzlichen Maskierungsschritt einzuführen, kann eine alternative Technik verwendet werden. Diese Alternative ist die selbstausrichtende Technik, die verwendet wird, um die Seitenwandbereiche 140 innerhalb der Kontaktöffnung 44 auszubilden.
  • Bei einer alternativen Technologie wird die dielektrische Schicht 144 als eine vollständige ONO-Schicht ausgebildet. Eine dünne Schicht aus polykristallinem Silizium (nicht gezeigt), wird über der dielektrischen Schicht 144 abgeschieden, vorzugsweise mit einer Dicke von näherungsweise 500 Angström. Die Schicht aus polykristallinem Silizium und Schichten 144, 142, 130 und 128 werden dann mit einem Muster versehen, maskiert und geätzt, um die Ladungsspeicherplatte des Kondensators festzulegen. Eine Schicht aus Oxid wird dann abgeschieden und anisotrop geätzt, um Seitenwände 146 auszubilden. Die dünne Schicht aus polykristallinem Silizium ist als ein Ätzstopp tätig, um die ONO-Schicht 144 über dem Kondensator zu schützen. Die dünne polykristalline Schicht wird dann Teil der Erdungsplatte des Kondensators, wenn die nächste polykristalline Schicht abgeschieden wird.
  • Eine Schicht 148 aus polykristallinem Silizium wird anschließend über der Oberfläche der Einrichtung abgeschieden, gefolgt von einer ONO-Isolierschicht 149. Die Schicht 148 aus polykristallinem Silizium stellt Kontakt zu der Schicht 126 aus polykristallinem Silizium her und wird zu einem anderen Abschnitt der Erdungsplatte des Kondensators. Eine dünne (500 Angström) Schicht 150 aus polykristallinem Silizium wird über dem Chip abgeschieden und dient für die gleiche Funktion wie die Schicht 130. Ein Maskierungsschritt und eine anisotrope Ätzung werden dann verwendet, um die Schicht 150 aus polykristallinem Silizium, die ONO-Schicht 149, die polykristalline Schicht 148 und die ONO-Schicht 144 über dem Kontaktbereich 44 zu entfernen. Eine Oxidschicht wird dann abgeschieden und anisotrop zurück- bzw. weggeätzt, um Seitenwandbereiche 151 auszubilden. Dies trennt die Erdnungsplattenschicht 148 von der Kontaktöffnung. Die Schicht 142 aus polykristallinem Silizium wird dann über der Oberfläche des Chips abgeschieden, wobei sich die Struktur nach Fig. 7 ergibt. Die Schicht 142 aus polykristallinem Silizium wird Teil des Ladungsspeicherknotens des Kondensators und ist in innigem elektrischem Kontakt zu der Schicht 142 aus polykristallinem Silizium.
  • Bezugnehmend auf Fig. 8 wird die Schicht 152 aus polykristallinem Silizium geätzt, um einen anderen Abschnitt der Ladungsspeicherplatte des Kondensators zu bilden. Er wird bevorzugt angenähert in Ausrichtung zu den Grenzflächen der Schichten 130, 142 aus polykristallinem Silizium geätzt und kann tatsächlich, falls erwünscht, unter Verwendung der gleichen Maskierung geätzt werden. Seitenwandoxidbereiche 154 werden dann benachbart bzw. angrenzend zu der Schicht 152 aus polykristallinem Silizium ausgebildet und eine dielektrische Schicht 146 wird über der Oberfläche des Chips ausgebildet. Wie zuvor können die Seitenwandbereiche 154 getrennt oder als Teil eines unterbrochenen ONO-Prozesses ausgebildet werden, der gleichzeitig, wie oben beschrieben, die Seitenwandbereiche 154 ausbildet. Wenn die Seitenwände 154 als Teil des ONO-Verfahrens ausgebildet werden, wird die dielektrische Schicht dann unter Verwendung der gleichen Maskierung geätzt, die verwendet wurde, um die dielektrische Schicht 144 zu ätzen, um Abschnitte der Erdungsplattenschicht 148 aus polykristallinem Silizium freizulegen. Die Schicht 158 aus polykristallinem Silizium wird dann über der Oberfläche der Einrichtung ausgebildet, wobei elektrischer Kontakt zu der Schicht 148 hergestellt wird. Wie in Fig. 8 zu erkennen ist, bilden Schichten 126, 148 und 158 aus polykristallinem Silizium eine Erdungsplatte für den Kondensator und kombinierte Schichten 150 und 152 aus polykristallinem Silizium und die kombinierten Schichten 130 und 142 bilden den Ladungsspeicherknoten des Kondensators. Der Ladungsspeicherknoten des Kondensators ist in Kontakt zu dem aktiven Bereich 104 und Ladung kann daran gespeichert werden, oder der Zustand des Kondensators kann über das Durchgangsgate 12 an der Bitleitung 122 gelesen werden.
  • Die in Fig. 8 gezeigten nachfolgenden Schritte sind die gleichen wie die im Stand der Technik bekannten und enthalten das Abscheiden einer Oxidschicht, das Überziehen bzw. Verstärken von Bitleitungen mit Metalleitungen, falls erwünscht, und eine Passivierung.
  • Falls erwünscht, können zusätzliche Schichten des Kondensators auf der in Fig. 8 gezeigten Struktur ausgebildet werden. Der gleiche Satz von Verfahrensschritten wird, falls gewünscht, viele Male wiederholt und umfaßt allgemein das Ätzen von Schichten 156 und 158 innerhalb der Kontaktöffnung 44, Ausbilden einer dielektrischen Schicht und Abscheiden einer anderen Schicht aus polykristallinem Silizium, um eine andere Schicht des Ladungsspeicherknotens des Kondensators auszubilden. In der bevorzugten Ausführungsform ist die oberste Schicht aus polykristallinem Silizium des Kondensators, ungeachtet der Anzahl der Schichten, bevorzugt eine Erdungsplattenschicht, um Rauschen bzw. Störungen infolge von Querkopplungen der Signalleitungen zu reduzieren.
  • Da die Bitleitungen vergraben bzw. überdeckt sind, kann die Erdungsplatte des Kondensators, dargestellt durch die Schichten 126, 148 und 158, kontinuierlich über der gesamten Oberfläche der Einrichtung hergestellt werden. Die einzige Ausnahme für diese Kontinuität der Erdungsplatte sind die Ladungsspeicherplatten-Kontaktöffnungen 44 und jegliche Öffnungen, die zu darüberliegenden Metalleitungen hergestellt werden müssen, um die Bitleitungen zu überziehen bzw. zu beschichten. Diese nahezu kontinuierliche Kondensatorerdungsplatte minimiert Störungen bzw. Rauschen auf die Einrichtung größtenteils, woraus sich eine verbesserte Funktion ergibt.
  • Es wird zu bevorzugen sein, daß das oben beschriebene Verfahren einen vielschichtigen Kondensator mit interdigitierten Ladungsspeicherplatten und Erdungsplatten zur Verfügung stellt. Sämtliche der Verfahrensschritte sind kompatibel bzw. verträglich mit gegenwärtigen Verfahrenstechnologien. Wenn selbstausrichtende Verfahren verwendet werden, um die dielektrischen Schichten und Seitenwände des Kondensators auf verschiedenen Schichten aus polykristallinem Silizium herzustellen, werden eine minimale Anzahl von zusätzlichen Maskierungsschritten eingeführt. Folglich wird ein Kondensator mit einer stark verbesserten Kapazität mit einer relativ geringen Hinzufügung von Verfahrenskomplexität zur Verfügung gestellt.

Claims (4)

1. Verfahren zur Ausbildung eines Kondensators einer integrierten Schaltung, mit den folgenden Schritten:
eine erste Erdungsplatte (126) aus polykristallinem Silizium wird ausgebildet;
eine erste isolierende Schicht (128) wird über der ersten Erdungsplatte ausgebildet;
eine erste zusätzliche Schicht (130) aus polykristallinem Silizium wird über der ersten isolierenden Schicht (128) ausgebildet;
eine erste Öffnung (44) zu einem Substrat (100) wird ausgebildet;
in der ersten Öffnung werden seitenwandisolierende Schichten (140) ausgebildet;
eine erste Ladung speichernde Platte (142) aus polykristallinem Silizium wird über der ersten zusätzlichen Schicht (130) aus polykristallinem Silizium ausgebildet, wobei die erste Ladung speichernde Platte das Substrat über bzw. durch die erste Öffnung kontaktiert;
eine zweite isolierende Schicht (144) wird über der ersten Ladung speichernden Platte (142) ausgebildet;
eine zweite Erdungsplatte (148) aus polykristallinem Silizium wird über der zweiten isolierenden Schicht (144) ausgebildet, wobei die zweite Erdungsplatte elektrischen Kontakt zu der ersten Erdungsplatte herstellt;
eine dritte isolierende Schicht (149) wird über der zweiten Erdungsplatte (148) ausgebildet;
eine zweite zusätzliche Schicht (150) aus polykristallinem Silizium wird über der dritten isolierenden Schicht (149) ausgebildet;
eine zweite Öffnung zu der ersten Ladung speichernden Platte (142) wird ausgebildet;
in der zweiten Öffnung werden seitenwandisolierende Schichten (151) ausgebildet;
eine zweite Ladung speichernde Platte (152) aus polykristallinem Silizium wird über der zweiten zusätzlichen Schicht (150) aus polykristallinem Silizium ausgebildet, wobei die zweite Ladung speichernde Platte elektrischen Kontakt zu der ersten Ladung speichernden Platte (152) herstellt;
eine vierte isolierende Schicht (156) wird über der zweiten Ladung speichernden Platte (152) ausgebildet; und
eine dritte Erdungsplatte (158) aus polykristallinem Silizium wird über der vierten isolierenden Schicht (156) ausgebildet, wobei die dritte Erdungsplatte einen elektrischen Kontakt zu der zweiten Erdungsplatte (148) herstellt.
2. Verfahren zur Ausbildung einer DRAM-Zelle für eine Halbleiterschaltung, das das Verfahren nach Anspruch 1 aufweist und ferner die Schritte aufweist, vor dem Ausbilden der ersten Erdungsplatte ein Durchgangsgate mit ersten (102) und zweiten (104) Source-/Drainbereichen auszubilden; eine Bitleitung auszubilden, die Kontakt zu dem ersten Source- /Drainbereich (102) des Durchgangsgates hat; und eine anfängliche bzw. erste isolierende Schicht (124) wird über der Oberfläche der Einrichtung ausgebildet; wobei die Öffnung zu dem Substrat dem zweiten (104) Source-/Drainbereich zu dem Durchgangsgate freilegt und die erste Ladung speichernde Platte (142) den zweiten (104) Source-/Drainbereich des Durchgangsgates über bzw. durch die Öffnung kontaktiert.
3. Verfahren nach Anspruch 2, in dem die Bitleitung aus siliziertem polykristallinem Silizium ausgebildet ist.
4. Verfahren nach einem der vorstehenden Ansprüche, in dem jede der isolierenden Schichten eine Oxid-Nitrid-Oxid-Struktur aufweist.
DE69115341T 1990-04-30 1991-03-25 Verfahren zur Herstellung einer DRAM-Zelle mit gestapeltem Kondensator Expired - Fee Related DE69115341T2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US07/516,271 US5006481A (en) 1989-11-30 1990-04-30 Method of making a stacked capacitor DRAM cell

Publications (2)

Publication Number Publication Date
DE69115341D1 DE69115341D1 (de) 1996-01-25
DE69115341T2 true DE69115341T2 (de) 1996-05-09

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