JP2797746B2 - 集積回路用容量素子の製作方法 - Google Patents

集積回路用容量素子の製作方法

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JP2797746B2 JP3072688A JP7268891A JP2797746B2 JP 2797746 B2 JP2797746 B2 JP 2797746B2 JP 3072688 A JP3072688 A JP 3072688A JP 7268891 A JP7268891 A JP 7268891A JP 2797746 B2 JP2797746 B2 JP 2797746B2
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    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、集積回路用容量素子の
製作方法に関する。
【０００２】
【従来の技術】ダイナミック・ランダム・アクセス・メ
モリ（ＤＲＡＭ）の高密度化を行なう場合、１ビットあ
たりの面積が縮小されるにもかかわらず、データ蓄積用
容量の容量値はアルファ線耐性などの制約により縮小す
ることが難しいため、単位面積あたりの容量値を大きく
する必要がある。容量絶縁膜を薄くすることは１つの方
法ではあるが、無制限に薄くすることはできない。この
ため４Ｍビット以上の大容量ＤＲＡＭにおいては、容量
を基板に掘った穴の内壁に形成したり（トレンチ容
量）、容量電極の高さを高くしてその側壁で容量を稼ぐ
（スタック容量）という方法がとられる。さらに６４Ｍ
ビット以上に対応するには以上の方法では電極の深さ，
あるいは高さが大きくなりすぎる。そこで高さを抑えつ
つスタック容量電極の表面積を大きくとるように、容量
電極を積層化することが提案されている。このような構
造の代表例は、１９８８年の国際電子素子会議（Ｉｎｔ
ｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｓ
ｅｓ Ｍｅｅｔｉｎｇ）においてＴ．Ｅｍａらにより提
案されたフィン型容量を持つメモリ・セルである。（同
会議予稿集５９２ページ）。
【０００３】上述の提案による容量電極が積層化された
フィン構造を有する容量素子の作成方法を、図７，図８
を参照して説明する。
【０００４】まず、シリコン基板２０１表面に、不純物
を導入してシリコン活性層２０２を形成する。続いて、
窒化シリコンからなる層間絶縁膜２１０，酸化シリコン
からなるスペーサ２１１を順次堆積し、シリコン活性層
２０２に達するコンタクト孔を開口する。その後、コン
タクト孔を介してシリコン活性層２０２に接続するメモ
リ・セル容量のストレージ・ノード電極（いわゆるフィ
ン）となるポリシリコン容量電極２１４を形成する〔図
７〕。次に、スペーサ２１１を選択的に除去し、ポリシ
リコン容量電極２１４の下面を露出させる。続いて、ポ
リシリコン容量電極２１４の全露出面に容量絶縁膜２０
５を形成する。その後、容量絶縁膜２０５を介してポリ
シリコン容量電極２１４の対向電極となり、容量絶縁膜
２０５の周囲を埋め込むポリシリコン容量電極２０４
を、気相成長法により形成する〔図８〕。ポリシリコン
容量電極２０４はメモリ・セル容量のセル・プレート電
極であり、全セルに対して共通接続され、基準電位に固
定される。この構造では、ポリシリコン容量電極２０４
がポリシリコン容量電極２１４を上下から挟み込むこと
により、容量値の増大をはかっている。また、この製作
方法では、容量絶縁膜２０５とポリシリコン容量電極２
０４とを連続して形成することができるため、高品質の
容量絶縁膜が得られる。
【０００５】
【発明が解決しようとする課題】ところが、上述の従来
法では、作成途中で電極の一部がその下部に支持体を有
さずに空中に浮いた状態になるため、その状態での機械
的強度が問題になる。また、狭い隙間の中に高品質の容
量絶縁膜を形成し、さらに電極材料で完全に埋め込むこ
とが必要であるが、このような製造工程は容易ではな
い。結果として電極材料は厚く、隙間は大きくせざるを
得ず、実現できる電極の形状に制限がある。
【０００６】
【課題を解決するための手段】本発明の集積回路用容量
素子の製作方法は、集積回路用の容量素子を構成する２
つの電極Ａ，電極Ｂを有し、電極Ａの少なくとも一部が
導体Ａ１，電極Ｂの少なくとも一部が導体Ｂ１から構成
され、導体Ａ１の一部と導体Ｂ１の一部とが容量絶縁膜
をはさんでそれぞれ上下に配置され、導体Ａ２の一部が
容量絶縁膜をはさんで導体Ｂ１の下側に配置され、導体
Ａ１における下側に導体Ｂ１の無い部分と導体Ａ２にお
ける上側に導体Ｂ１の無い部分とが接続される構造を有
する容量素子の製作方法において、導体Ａ２を形成し、
導体Ａ２表面に第１の容量絶縁膜を形成する工程と、導
体Ａ２の無い部分および導体Ａ２上の一部に導体Ｂ１を
形成し、導体Ａ２の露出面および導体Ｂ１の表面に第２
の容量絶縁膜を形成する工程と、導体Ｂ１上の一部およ
び導体Ａ２上の少なくとも一部に導体Ａ１を形成する工
程と、導体Ａ２上に導体Ａ１が形成された領域の一部
に、導体Ａ１を貫いて導体Ａ２に達する穴，もしくは切
り欠きを形成し、穴，もしくは切り欠きの内壁に導体を
堆積する工程と、を有している。
【０００７】
【作用】本発明の製作方法によれば、容量電極を積層化
した構造の容量素子を、電極材料が空中に浮いた状態を
経ることなく形成することができる。このため製造が容
易であり、また電極の厚さを原理的にいくらでも薄くで
きるため、電極を積層化する層数を増すことにより限ら
れた高さの範囲で大きな容量値を実現できる。また、容
量絶縁膜とそれを覆う電極層とを連続して形成できると
いう利点は失われない。
【０００８】
【実施例】以下、本発明の実施例を、図面を参照して説
明する。
【０００９】図１は、本発明の第１の実施例を説明する
ための断面図である。本実施例は、図７，図８に示した
ものと同様のフィン構造の容量素子の製作方法に関する
ものである。本実施例においては、ポリシリコン容量電
極１１４ａａがストレージ・ノード電極を構成し、ポリ
シリコン容量電極１０４ａａ，１０４ｂａがセル・プレ
ート電極を構成する。
【００１０】本実施例に係わる製作方法を以下に説明す
る。まず、シリコン基板１０１表面にシリコン活性層１
０２を形成し、全面を層間絶縁膜１０３で覆う。なお、
層間絶縁膜１０３は従来例と異なり、シリコン窒化膜で
ある必要はない。この後、ポリシリコン膜を堆積形成し
てポリシリコン容量電極１０４ａａを製作し、全面に第
１の容量絶縁膜１０５ａを形成する。ポリシリコン容量
電極１０４ａａは、シリコン活性層１０２上の少なくと
も一部の領域を避けた領域に、形成されている。なお、
容量絶縁膜１０５ａは層間絶縁膜１０３の露出表面上に
も形成され、後工程におけるこれの選択除去の際にもこ
の部分の容量絶縁膜１０５ａは除去されずに残るが、こ
の部分における容量絶縁膜１０５ａの残留は本発明と本
質的に関係ないため、この部分での容量絶縁膜１０５ａ
の図示は省略する。本実施例以降の他の実施例において
も同様である。続いて、ポリシリコン膜を堆積形成して
ポリシリコン容量電極１１４ａａを作成する。ポリシリ
コン容量電極１１４ａａは、シリコン活性層１０２上を
含む領域に形成されている。このとき、ポリシリコン容
量電極１０４ａａはのちにポリシリコン・プラグ１０６
ｂがポリシリコン容量電極１１４ａａと接触せずに通過
できるだけの隙間を持つように整形しなければならな
い。
【００１１】次に、ポリシリコン容量電極１１４ａａか
らシリコン活性層１０２に達する穴をエッチングにより
開口する。この穴にポリシリコン・プラグ１０６ａを埋
め込み、シリコン活性層１０２とポリシリコン容量電極
１１４ａａとを接続する。なお、プラグ材料としては、
ポリシリコンの他タングステンも利用できる。次に、ポ
リシリコン容量電極１１４ａａに覆われていない部分で
の第１の容量絶縁膜１０５ａを一旦除去し、再び全面に
第２の容量絶縁膜１０５ｂを形成する。続いて、全面に
ポリシリコン膜を堆積し、ポリシリコン容量電極１０４
ｂａを製作する。
【００１２】次に、ポリシリコン容量電極１０４ｂａ直
下に容量絶縁膜１０５ｂを介してポリシリコン容量電極
１０４ａａが形成されている領域において、ポリシリコ
ン容量電極１０４ｂａからポリシリコン容量電極１０４
ａａに達する穴をエッチングにより開口する。この穴に
ポリシリコン・プラグ１０６ｂを埋め込み、ポリシリコ
ン容量電極１０４ａａとポリシリコン容量電極１０４ｂ
ａとを接続する。なおこの穴は、層間絶縁膜１０３に達
していてもよい。
【００１３】本実施例では、本発明の特徴である導電体
層間に設けた穴にプラグを形成して行なう接続が、スト
レージ・ノード電極の形成とセル・プレート電極の形成
との２回にわたり行なわれている。
【００１４】図２は本発明の第２の実施例を説明するた
めの断面図である。本実施例は、第１の実施例の構造を
発展させたものであり、ストレージ・ノード電極がポリ
シリコン容量電極１１４ａｂ，１１４ｂｂの２層から構
成され、セル・プレート電極がポリシリコン容量電極１
０４ａｂ，１０４ｂｂ，１０４ｃｂの３層から構成され
ている。
【００１５】まず、第１の実施例におけるポリシリコン
容量電極１０４ａａ，１１４ａａと同様の製作方法によ
りポリシリコン容量電極１０４ａｂ，１１４ａｂを形成
する。次に、ポリシリコン容量電極１１４ａｂをマスク
にして容量絶縁膜１０５ａを除去し、全面に第２の容量
絶縁膜１０５ｂを形成する。続いて、ポリシリコン容量
電極１０４ａｂと同様の制約のもとにポリシリコン容量
電極１０４ｂｂを形成する。次に、ポリシリコン容量電
極１０４ｂｂをマスクにして容量絶縁膜１０５ｂを除去
し、全面に第３の容量絶縁膜１０５ｃを形成する。続い
て、ポリシリコン容量電極１１４ａｂと同様の制約のも
とにポリシリコン容量電極１１４ｂｂを形成する。
【００１６】次に、ポリシリコン容量電極１１４ｂｂ表
面から、ポリシリコン容量電極１１４ｂｂ，１１４ａｂ
を貫いてシリコン活性層１０２に達する穴を、エッチン
グにより開口する。この穴にポリシリコン・プラグ１０
６ｃを埋め込み、シリコン活性層１０２，ポリシリコン
容量電極１１４ａｂ，１１４ｂｂを接続する。続いて、
容量絶縁膜１０５ｃの露出部分を除去し、全面に第４の
容量絶縁膜１０５ｄを形成する。その後、全面にポリシ
リコン容量電極１０４ｃｂを形成する。
【００１７】次に、ポリシリコン容量電極１０４ｃｂ直
下に容量絶縁膜１０５ｄを介してポリシリコン容量電極
１０４ｂｂが形成され，かつポリシリコン容量電極１０
４ｂｂ直下に容量絶縁膜１０５ｂを介してポリシリコン
容量電極１０４ａｂが形成された領域において、ポリシ
リコン容量電極１０４ｃｂ表面からポリシリコン容量電
極１０４ｃｂ，１０４ｂｂを貫きポリシリコン容量電極
１０４ａｂに達する穴をエッチングにより開口する。こ
の穴にポリシリコン・プラグ１０６ｄを埋め込み、ポリ
シリコン容量電極１０４ａｂ，１０４ｂｂ，１０４ｃｂ
を接続する。
【００１８】本実施例では、３層からなるポリシリコン
容量電極を１つのポリシリコン・プラグで接続し、セル
・プレート電極を形成している。さらに積層化した場合
の製作方法は、本実施例から容易に類推できる。
【００１９】図３は本発明の第３の実施例を説明するた
めの断面図である。まず、層間絶縁膜１０３にシリコン
活性層１０２に達する穴を設けた後、この穴を覆う領域
にポリシリコン容量電極１１４ａｃ形成する。その後、
第１の容量絶縁膜１０５ａの形成，ポリシリコン容量電
極１０４ａｃの形成，容量絶縁膜１０５ａの選択除去，
第２の容量絶縁膜１０５ｂの形成，ポリシリコン容量電
極１１４ｂｃの形成を行なう。次に、ポリシリコン容量
電極１１４ｂｃとポリシリコン容量電極１１４ａｃとを
接続するポリシリコン・プラグ１０６ｅを形成する。続
いて、容量絶縁膜１０５ｂの選択除去，第３の容量絶縁
膜１０５ｃの形成，ポリシリコン容量電極１０４ｂｃの
形成を行なう。本実施例では、ポリシリコン・プラグ１
０６ｅを無め込む穴の形成に際し、多少の削りすぎがあ
っても許容される。なお、本実施例におけるセル・プレ
ート電極形成のためのポリシリコン容量電極１０４ａ
ｃ，１０４ｂｃを接続するプラグの形成は、例えば第１
の実施例と同様の方法により得られる。
【００２０】図４，図５，図６は本発明の第４の実施例
を説明するための断面図である。本実施例は、１９８９
年国際電子素子会議（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅ
ｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ）に
おいてＳ．ＩＮＯＵＥらによる提案（同会議予稿集３１
ページ）、すなわち、隣接するストレージ・ノード電極
が互いに重なり合わせることにより単位面積あたりの容
量を増やしたメモリ・セル構造、に本発明を適用した例
である。
【００２１】図４は、本実施例におけるメモリ・セル部
を説明するための図である。ポリシリコン・プラグ１０
６ｆを介してシリコン活性層１０２ａと接続するポリシ
リコン容量電極１１４ａｄ，およびポリシリコン・プラ
グ１０６ｇを介してシリコン活性層１０２ｂと接続する
ポリシリコン容量電極１１４ｂｄは、上述の互いに重な
り合った隣接するストレージ・ノード電極である。セル
・プレート電極は、ポリシリコン容量電極１０４ａｄ，
１０４ｂｄ，１０４ｃｄから構成される。
【００２２】本実施例に係わる製作方法は、ポリシリコ
ン容量電極１０４ａｄ，第１の容量絶縁膜１０５ａ，ポ
リシリコン容量電極１１４ａｄ，ポリシリコン・プラグ
１０６ｆ，第２の容量絶縁膜１０５ｂ，ポリシリコン容
量電極１０４ｂｄの形成までは第１の実施例と同様であ
る。その後、シリコン活性層１０２ｂ直上の領域を少な
くとも一部含む領域のポリシリコン容量電極１０４ｂ
ｄ，１０４ａｄを除去し、第３の容量絶縁膜１０５ｃを
形成する。続いて、ポリシリコン容量電極１１４ｂｄの
形成，ポリシリコン・プラグ１０６ｇの形成，容量絶縁
膜１０５ｃの選択的除去，第４の容量絶縁膜１０５ｄの
形成，ポリシリコン容量電極１０４ｃｄの形成を行な
い、図示した構造を得る。
【００２３】図５，図６は、本実施例におけるセル・プ
レート電極の接続方法の例を示す図である。図５に示す
第１の方法では、全面に第２の層間絶縁膜１０７を形成
した後、容量絶縁膜１０５ｄ，１０５ｂを介してポリシ
リコン容量電極１０４ｃｄ，１０４ｂｄ，１０４ａｄの
みが重なり合った部分に、層間絶縁膜１０７表面から少
なくともポリシリコン容量電極ａｄに達する穴を設け、
ポリシリコン・プラグ１０６ｈによりこの穴を埋め込
み、ポリシリコン容量電極１０４ｃｄ，１０４ｂｄ，１
０４ａｄを接続する。次に、ポリシリコン・プラグ１０
６ｈと接続するアルミ電極１０８を形成し、図示した構
造を得る。
【００２４】図６に示す第２の方法では、容量絶縁膜１
０５ｄ，１０５ｂを介してポリシリコン容量電極１０４
ｃｄ，１０４ｂｄ，１０４ａｄのみが重なり合った部分
に斜めの切り欠きを設け、この部分にポリシリコン配線
１０９を形成し、ポリシリコン容量電極１０４ｃｄ，１
０４ｂｄ，１０４ａｄを接続し、図示した構造を得る。
【００２５】なお、図５，図６に示した本実施例におけ
るセル・プレート電極の接続方法は、他の実施例にも適
用できることは明かである。
【００２６】
【発明の効果】以上説明したように本発明は、積層化さ
れた電極層からなるストレージ・ノード電極を有する様
々な形状の容量素子の製作において、製作途中でストレ
ージ・ノード電極の一部がその下部に支持体を有さずに
空中に浮いた状態になることを経ずにすむ。このため、
電極層の厚さや大きさの制限が大きく緩和され、結果と
して積層化する層数を増やすことができ、単位面積あた
りの容量値を大きくすることができる。また、容量絶縁
膜のそれを覆う電極層とを連続形成できる従来法の利点
は失なわれない。
【図面の簡単な説明】
【図１】本発明の第１の実施例を説明するための断面図
である。
【図２】本発明の第２の実施例を説明するための断面図
である。
【図３】本発明の第３の実施例を説明するための断面図
である。
【図４】本発明の第４の実施例を説明するための断面図
である。
【図５】本発明の第４の実施例を説明するための断面図
である。
【図６】本発明の第４の実施例を説明するための断面図
である。
【図７】従来の集積回路用容量素子の製作方法を説明す
るための断面図である。
【図８】従来の集積回路用容量素子の製作方法を説明す
るための断面図である。
【符号の説明】
１０１，２０１ シリコン基板 １０２，２０２ シリコン活性層 １０３，１０７，２１０ 層間絶縁膜 １０４，２０４ ポリシリコン容量電極（セル・プレ
ート電極） １０５，２０５ 容量絶縁膜 １０６ ポリシリコン・プラグ １０８ アルミ電極 １０９ ポリシリコン配線 １１４，２１４ ポリシリコン容量電極（ストレージ
・ノード電極） ２１１ スペーサ

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】 集積回路用の容量素子を構成する２つの
    電極Ａ，電極Ｂを有し、前記電極Ａの少なくとも一部が
    導体Ａ１，前記電極Ｂの少なくとも一部が導体Ｂ１から
    構成され、前記導体Ａ１の一部と前記導体Ｂ１の一部と
    が容量絶縁膜をはさんでそれぞれ上下に配置され、導体
    Ａ２の一部が前記容量絶縁膜をはさんで前記導体Ｂ１の
    下側に配置され、前記導体Ａ１における下側に前記導体
    Ｂ１の無い部分と前記導体Ａ２における上側に前記導体
    Ｂ１の無い部分とが接続される構造を有する前記容量素
    子の製作方法において、前記導体Ａ２を形成し、前記導
    体Ａ２表面に第１の容量絶縁膜を形成する工程と、前記
    導体Ａ２の無い部分および前記導体Ａ２上の一部に前記
    導体Ｂ１を形成し、前記導体Ａ２の露出面および前記導
    体Ｂ１の表面に第２の容量絶縁膜を形成する工程と、前
    記導体Ｂ１上の一部および前記導体Ａ２上の少なくとも
    一部に前記導体Ａ１を形成する工程と、前記導体Ａ２上
    に前記導体Ａ１が形成された領域の一部に、前記導体Ａ
    １を貫いて前記導体Ａ２に達する穴，もしくは切り欠き
    を形成し、前記穴，もしくは前記切り欠きの内壁に導体
    を堆積する工程と、を有することを特徴とする集積回路
    用容量素子の製作方法。
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