JPH0629482A - 二重のセル・プレートを備えた複数ポリ・スペーサ・スタック型キャパシタ - Google Patents
二重のセル・プレートを備えた複数ポリ・スペーサ・スタック型キャパシタInfo
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- JPH0629482A JPH0629482A JP4066556A JP6655692A JPH0629482A JP H0629482 A JPH0629482 A JP H0629482A JP 4066556 A JP4066556 A JP 4066556A JP 6655692 A JP6655692 A JP 6655692A JP H0629482 A JPH0629482 A JP H0629482A
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- 239000003990 capacitor Substances 0.000 title claims abstract description 45
- 125000006850 spacer group Chemical group 0.000 title claims abstract description 31
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 18
- 229920005591 polysilicon Polymers 0.000 claims abstract description 17
- 238000003860 storage Methods 0.000 claims description 42
- 238000000034 method Methods 0.000 claims description 40
- 238000005530 etching Methods 0.000 claims description 28
- 230000008569 process Effects 0.000 claims description 28
- 238000000151 deposition Methods 0.000 claims description 19
- 150000004767 nitrides Chemical class 0.000 claims description 18
- 238000004519 manufacturing process Methods 0.000 claims description 17
- 239000004020 conductor Substances 0.000 claims description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 11
- 229910052710 silicon Inorganic materials 0.000 claims description 11
- 239000010703 silicon Substances 0.000 claims description 11
- 230000009977 dual effect Effects 0.000 claims description 8
- 238000000059 patterning Methods 0.000 claims description 8
- 230000000873 masking effect Effects 0.000 claims description 5
- 238000005229 chemical vapour deposition Methods 0.000 claims description 4
- 238000002955 isolation Methods 0.000 claims description 3
- 239000000203 mixture Substances 0.000 claims description 3
- 239000000758 substrate Substances 0.000 claims 7
- 238000003892 spreading Methods 0.000 claims 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims 1
- 229910021342 tungsten silicide Inorganic materials 0.000 claims 1
- 210000004027 cell Anatomy 0.000 abstract description 41
- 238000001565 modulated differential scanning calorimetry Methods 0.000 abstract description 11
- 210000004985 myeloid-derived suppressor cell Anatomy 0.000 abstract description 11
- 230000008021 deposition Effects 0.000 description 10
- 239000010408 film Substances 0.000 description 9
- 210000000352 storage cell Anatomy 0.000 description 7
- 230000006870 function Effects 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 4
- 229910021332 silicide Inorganic materials 0.000 description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 4
- 238000003491 array Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000000576 coating method Methods 0.000 description 3
- 238000005755 formation reaction Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 239000011248 coating agent Substances 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 230000005055 memory storage Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000000113 differential scanning calorimetry Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000000125 metastable de-excitation spectroscopy Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
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- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
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Abstract
(57)【要約】 （修正有）
【目的】高密度、大容量ＤＲＡＭの記憶セルの表面積を
最大化する。そのため記憶節点セル・プレート・ポスト
を有するマルチポリ・スペーサ式二重セルプレートのス
タック・キャパシタ（ＭＤＳＣ）を提供する。 【構成】活性領域２１へ接続される埋設接点６１に複数
のポリポストを有し、記憶接点構造１１１を形成する。
これが誘電体１２１を挾持するポリシリコン１２２によ
り被覆されてＭＤＳＣを形成する。
最大化する。そのため記憶節点セル・プレート・ポスト
を有するマルチポリ・スペーサ式二重セルプレートのス
タック・キャパシタ（ＭＤＳＣ）を提供する。 【構成】活性領域２１へ接続される埋設接点６１に複数
のポリポストを有し、記憶接点構造１１１を形成する。
これが誘電体１２１を挾持するポリシリコン１２２によ
り被覆されてＭＤＳＣを形成する。
Description
【０００１】本発明は、半導体回路のメモリ記憶装置に
関し、より詳細には、高密度のダイナミック・ランダム
アクセス・メモリ（ＤＲＡＭ）アレイにおいて使用され
ることになる生地加工された３次元スタック型セル・キ
ャパシタを開発するためのプロセスに関するものであ
る。
関し、より詳細には、高密度のダイナミック・ランダム
アクセス・メモリ（ＤＲＡＭ）アレイにおいて使用され
ることになる生地加工された３次元スタック型セル・キ
ャパシタを開発するためのプロセスに関するものであ
る。
【０００２】動的半導体のメモリ記憶装置において、記
憶節点のキャパシタ・セル・プレートは、回路の作動の
間に存在し得る寄生容量及びノイズにも関わらず十分な
電荷即ち静電容量を保持するに足る十分な大きさである
ことが肝要である。大抵の半導体集積回路の場合に言え
ることであるが、回路密度は、かなりの安定した比率で
増大し続けている。記憶節点の静電容量を維持するとい
う問題は、ＤＲＡＭアレイの密度がメモリ装置の未来世
代に渡って増大し続けているので、特に重要である。
憶節点のキャパシタ・セル・プレートは、回路の作動の
間に存在し得る寄生容量及びノイズにも関わらず十分な
電荷即ち静電容量を保持するに足る十分な大きさである
ことが肝要である。大抵の半導体集積回路の場合に言え
ることであるが、回路密度は、かなりの安定した比率で
増大し続けている。記憶節点の静電容量を維持するとい
う問題は、ＤＲＡＭアレイの密度がメモリ装置の未来世
代に渡って増大し続けているので、特に重要である。
【０００３】必要な記憶能力を維持しつつ記憶セルを高
密度に詰め込むという能力は、拡張されるメモリ・アレ
イ装置の未来世代が成功裡に製造される場合には、半導
体製造技術の決定的な必要条件となる。
密度に詰め込むという能力は、拡張されるメモリ・アレ
イ装置の未来世代が成功裡に製造される場合には、半導
体製造技術の決定的な必要条件となる。
【０００４】高密度に詰め込まれたメモリ装置において
記憶節点のサイズを増大させると同時に維持するという
１つの方法は、「スタック型記憶セル」設計の利用に拠
るものである。この技術に拠れば、多結晶シリコン（ポ
リシリコン又はポリ）のような導電物質から成る２つの
層は、各々のポリ層の間に挾持される誘電体層と共にシ
リコン・ウェーハ上におけるアクセス装置を覆って被着
される。このような様式において製造されるセルは、ス
タック型キャパシタ・セル（ＳＴＣ）として周知のもの
である。そのようなセルは、キャパシタ・プレートのア
クセス装置上における間隙を利用し、低いソフトエラー
比率（ＳＥＲ）を有するものであり、高い誘電率を有す
るプレート間絶縁層と共に使用されることが可能であ
る。
記憶節点のサイズを増大させると同時に維持するという
１つの方法は、「スタック型記憶セル」設計の利用に拠
るものである。この技術に拠れば、多結晶シリコン（ポ
リシリコン又はポリ）のような導電物質から成る２つの
層は、各々のポリ層の間に挾持される誘電体層と共にシ
リコン・ウェーハ上におけるアクセス装置を覆って被着
される。このような様式において製造されるセルは、ス
タック型キャパシタ・セル（ＳＴＣ）として周知のもの
である。そのようなセルは、キャパシタ・プレートのア
クセス装置上における間隙を利用し、低いソフトエラー
比率（ＳＥＲ）を有するものであり、高い誘電率を有す
るプレート間絶縁層と共に使用されることが可能であ
る。
【０００５】しかし、記憶電極領域がそれ自身のセル面
積の限界内に制限されるので、従来型のＳＴＣキャパシ
タによって十分な記憶容量を獲得することは困難であ
る。更に、一旦絶縁体の厚さが適切に基準設定される
と、ＳＴＣキャパシタ内のポリ層間において良好な絶縁
破壊特性を維持することも主要な関心事となる。
積の限界内に制限されるので、従来型のＳＴＣキャパシ
タによって十分な記憶容量を獲得することは困難であ
る。更に、一旦絶縁体の厚さが適切に基準設定される
と、ＳＴＣキャパシタ内のポリ層間において良好な絶縁
破壊特性を維持することも主要な関心事となる。
【０００６】Ｈ．アリマ（Ｈ．Ａｒｉｍａ）その他によ
って、「６４メガビットのＤＲＡＭ用として複式のセル
・プレートを備えた新規なスタック型キャパシタ・セル
（ＡＮｏｖｅｌ Ｓｔａｃｋｅｄ Ｃａｐａｃｉｔｏｒ
Ｃｅｌｌ Ｗｉｔｈ Ｄｕａｌ Ｃｅｌｌ Ｐｌａｔ
ｅ Ｆｏｒ ６４Ｍｂ ＤＲＡＭｓ）」という標題を付
けて、ＩＥＤＭ，Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓの１
９９０年版の６５１−６５４ページに提出され、本文に
引例として組み込まれることになる文書は、複式セル・
プレート（ＤＣＰ）を備えたスタック型キャパシタを議
論している。
って、「６４メガビットのＤＲＡＭ用として複式のセル
・プレートを備えた新規なスタック型キャパシタ・セル
（ＡＮｏｖｅｌ Ｓｔａｃｋｅｄ Ｃａｐａｃｉｔｏｒ
Ｃｅｌｌ Ｗｉｔｈ Ｄｕａｌ Ｃｅｌｌ Ｐｌａｔ
ｅ Ｆｏｒ ６４Ｍｂ ＤＲＡＭｓ）」という標題を付
けて、ＩＥＤＭ，Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓの１
９９０年版の６５１−６５４ページに提出され、本文に
引例として組み込まれることになる文書は、複式セル・
プレート（ＤＣＰ）を備えたスタック型キャパシタを議
論している。
【０００７】ＤＣＰ構造及びその開発は、上述の論文の
６５２ページの図２ａから図２ｆの各図において示され
ている。その記憶節点は、長方形箱型形状のポリ構造を
形成する２つのポリシリコン層によって開発される。キ
ャパシタの誘電体膜は、長方形ポリ構造の表面を包囲
し、続いて、上部セル・プレートを作成するポリ層によ
って被覆され、記億キャパシタ・セルを完成することに
なる。このプロセスは、全体で４段階のフォト・マスキ
ングを採用するものであり、それらは、埋設接点を開口
してポリ・バッファ層を輪郭形成する（図２ａにおいて
示されたような）２つの段階と、一旦表面がポリ、セル
誘電体及びポリをそれぞれに被着されて平坦化されるこ
とになる酸化物によって被覆されてしまったときに埋設
接点を再度開口する（図２ｃにおいて示されたような）
１つの段階と、記憶節点プレートをパターン形成する
（図２ｅにおいて示されたような）１つの段階という４
段階である。
６５２ページの図２ａから図２ｆの各図において示され
ている。その記憶節点は、長方形箱型形状のポリ構造を
形成する２つのポリシリコン層によって開発される。キ
ャパシタの誘電体膜は、長方形ポリ構造の表面を包囲
し、続いて、上部セル・プレートを作成するポリ層によ
って被覆され、記億キャパシタ・セルを完成することに
なる。このプロセスは、全体で４段階のフォト・マスキ
ングを採用するものであり、それらは、埋設接点を開口
してポリ・バッファ層を輪郭形成する（図２ａにおいて
示されたような）２つの段階と、一旦表面がポリ、セル
誘電体及びポリをそれぞれに被着されて平坦化されるこ
とになる酸化物によって被覆されてしまったときに埋設
接点を再度開口する（図２ｃにおいて示されたような）
１つの段階と、記憶節点プレートをパターン形成する
（図２ｅにおいて示されたような）１つの段階という４
段階である。
【０００８】本発明は、全体で２段階のフォト・マスキ
ングのみを必要としてＤＣＰのものより進歩している３
次元スタック型キャパシタ・セルを製造するようにし
て、既存のスタック型キャパシタ製造プロセスを更に発
展させるものである。
ングのみを必要としてＤＣＰのものより進歩している３
次元スタック型キャパシタ・セルを製造するようにし
て、既存のスタック型キャパシタ製造プロセスを更に発
展させるものである。
【０００９】本発明は、高密度／大容量ＤＲＡＭ（ダイ
ナミック・ランダムアクセス・メモリ）の製造プロセス
において記憶セルの表面積を最大化することに導かれる
ものである。既存のスタック型キャパシタ製造プロセス
は、以下において（ｍ）複数ポリ・スペーサ式の（ｄ）
二重プレート（ｓ）スタック型（ｃ）キャパシタ即ちＭ
ＤＳＣと呼ばれることになる複数の記憶節点セル・プレ
ート・ポストを有する３次元の二重プレート・スタック
型キャパシタを製造するように修正されるのである。こ
のＭＤＳＣ設計は、本発明ではＤＲＡＭプロセスにおい
て使用されるキャパシタ記憶セルを画成するものである
が、これらの段階をＶＲＡＭ、ＥＰＲＯＭ等のようなメ
モリ・セルを必要とする他のプロセスに組み込むことも
当該分野における熟練者にとっては明白であろう。
ナミック・ランダムアクセス・メモリ）の製造プロセス
において記憶セルの表面積を最大化することに導かれる
ものである。既存のスタック型キャパシタ製造プロセス
は、以下において（ｍ）複数ポリ・スペーサ式の（ｄ）
二重プレート（ｓ）スタック型（ｃ）キャパシタ即ちＭ
ＤＳＣと呼ばれることになる複数の記憶節点セル・プレ
ート・ポストを有する３次元の二重プレート・スタック
型キャパシタを製造するように修正されるのである。こ
のＭＤＳＣ設計は、本発明ではＤＲＡＭプロセスにおい
て使用されるキャパシタ記憶セルを画成するものである
が、これらの段階をＶＲＡＭ、ＥＰＲＯＭ等のようなメ
モリ・セルを必要とする他のプロセスに組み込むことも
当該分野における熟練者にとっては明白であろう。
【００１０】シリコン・ウェーハが従来通りの工程段階
を利用して準備された後、本発明は、３本の隣接するワ
ード線の頂部を覆ってそれに対して垂直に走る２本の隣
接するデジット線によって形成されるウェーハの位相に
対して整合することになる全体構造を備えて、複数ポリ
・スペーサを有するポリ構造を作成することによって、
当該ＭＤＳＣを開発するものであり、各々の記憶セル毎
の増大したキャパシタ・プレートの表面積を結果として
産み出すことになる。このような構造は、静電容量が従
来型のＳＴＣセルを越えて大幅に増大されると同時に、
４段階の代わりに２段階のみのフォト・マスキングが必
要とされ、ＤＣＰセルに関する大きな改良となるのであ
る。
を利用して準備された後、本発明は、３本の隣接するワ
ード線の頂部を覆ってそれに対して垂直に走る２本の隣
接するデジット線によって形成されるウェーハの位相に
対して整合することになる全体構造を備えて、複数ポリ
・スペーサを有するポリ構造を作成することによって、
当該ＭＤＳＣを開発するものであり、各々の記憶セル毎
の増大したキャパシタ・プレートの表面積を結果として
産み出すことになる。このような構造は、静電容量が従
来型のＳＴＣセルを越えて大幅に増大されると同時に、
４段階の代わりに２段階のみのフォト・マスキングが必
要とされ、ＤＣＰセルに関する大きな改良となるのであ
る。
【００１１】本発明は、最終段階が図１ａ及び図１ｂに
おいて示されていて、図２から図１２ｂの各図に示され
る順序における高密度／大容量ＤＲＡＭの製造プロセス
において記憶セルの表面積を最大化することに導かれる
ものである。
おいて示されていて、図２から図１２ｂの各図に示され
る順序における高密度／大容量ＤＲＡＭの製造プロセス
において記憶セルの表面積を最大化することに導かれる
ものである。
【００１２】シリコン・ウエーハは、セル・アレイを画
成するポイントまでは従来通りの工程段階を利用して準
備される。キャパシタの製造は、以下の通りに続行する
ことになる。
成するポイントまでは従来通りの工程段階を利用して準
備される。キャパシタの製造は、以下の通りに続行する
ことになる。
【００１３】各々のセルのキャパシタはセル内における
埋設接点と接触することになり、その一方でキャパシタ
は隣接セルの活性領域にまで延在することになる。アレ
イ内における各々の活性領域は、厚いフィールド酸化物
によって互いに隔離される。活性領域は、交互嵌合され
る縦列及び交互嵌合されない横列の中において、即ち簡
単に言えば、垂直及び水平の両方向において互いに平行
に整列するようにして配列されることが可能である。活
性領域は、所望の用途に応じてＮＭＯＳ又はＰＭＯＳ型
のＦＥＴとしてドーピングされ得ることになる有効なＭ
ＯＳトランジスタを形成するために使用されるものであ
る。
埋設接点と接触することになり、その一方でキャパシタ
は隣接セルの活性領域にまで延在することになる。アレ
イ内における各々の活性領域は、厚いフィールド酸化物
によって互いに隔離される。活性領域は、交互嵌合され
る縦列及び交互嵌合されない横列の中において、即ち簡
単に言えば、垂直及び水平の両方向において互いに平行
に整列するようにして配列されることが可能である。活
性領域は、所望の用途に応じてＮＭＯＳ又はＰＭＯＳ型
のＦＥＴとしてドーピングされ得ることになる有効なＭ
ＯＳトランジスタを形成するために使用されるものであ
る。
【００１４】図２は、デジット線１１、ワード線１２及
びＭＤＳＣの記憶節点プレート１３から成る主要な構成
要素を備えて、完成した多層式メモリ・アレイの一部の
頂部平面図を示している。
びＭＤＳＣの記憶節点プレート１３から成る主要な構成
要素を備えて、完成した多層式メモリ・アレイの一部の
頂部平面図を示している。
【００１５】図３において示されるように、シリサイド
２３及び誘電体２４（酸化物又は窒化物のいずれか）に
よって被覆されたポリ２２は、ワード線１２として機能
するようにパターン形成される。ワード線１２は、ゲー
ト酸化物２５の薄膜又はフィールド酸化物２７の厚膜の
上に予め被着された誘電体スペーサ２６（これもまた酸
化物又は窒化物のいずれか）によって、連続する導電層
からだけでなく互いからも更に隔離される。活性領域２
１は、従来通りの工程段階によって、嵩高のシリコン・
ウェーハ２０を貫通する所望の導電率の形式のものとな
るように適切にドーピングされたものである。これで、
ウェーハは、ワード線１２に対して垂直に走ることにな
るデジット線形成のための用意が整ったのである。
２３及び誘電体２４（酸化物又は窒化物のいずれか）に
よって被覆されたポリ２２は、ワード線１２として機能
するようにパターン形成される。ワード線１２は、ゲー
ト酸化物２５の薄膜又はフィールド酸化物２７の厚膜の
上に予め被着された誘電体スペーサ２６（これもまた酸
化物又は窒化物のいずれか）によって、連続する導電層
からだけでなく互いからも更に隔離される。活性領域２
１は、従来通りの工程段階によって、嵩高のシリコン・
ウェーハ２０を貫通する所望の導電率の形式のものとな
るように適切にドーピングされたものである。これで、
ウェーハは、ワード線１２に対して垂直に走ることにな
るデジット線形成のための用意が整ったのである。
【００１６】図４において示されるように、酸化物層３
１は、ウェーハ・アレイの全表面を覆うようにして被着
され、埋設されるデジット線接点のパターン形成及びエ
ッチングが続いて行われる。ポリシリコン３２、シリサ
イド３３及び誘電体３４のブランケット被覆は、デジッ
ト線埋設接点のエッチングに続いて、それぞれに実行さ
れる。誘電体３４は、窒化物であるか又は酸化物である
ことが可能であり、その優れた整合性の故に選ばれる化
学蒸着（ＣＶＤ）によって被着される。ポリシリコン３
２、シリサイド３３及び誘電体３４の各層は、平行デジ
ット線１１として機能するようにパターン形成されてエ
ッチングされる。ポリシリコン３２は、デジット線１１
の導体として機能するためにシリサイド３３と電気的に
接続するようにして、予め導電的にドーピングされた。
デジット線１１は、ワード線１２の頂部を覆ってそれに
対して垂直に（図２において示されたように）走って、
ウェーハ表面に対して整合し、それによって、デジット
線及びワード線の両方向に走る波形状の位相を生じるこ
とになる。ここで、窒化物又は酸化物のような第２の誘
電体が被着され、続いて垂直方向の誘電体スペーサ３５
を形成する非等方性のエッチングが行われる。
１は、ウェーハ・アレイの全表面を覆うようにして被着
され、埋設されるデジット線接点のパターン形成及びエ
ッチングが続いて行われる。ポリシリコン３２、シリサ
イド３３及び誘電体３４のブランケット被覆は、デジッ
ト線埋設接点のエッチングに続いて、それぞれに実行さ
れる。誘電体３４は、窒化物であるか又は酸化物である
ことが可能であり、その優れた整合性の故に選ばれる化
学蒸着（ＣＶＤ）によって被着される。ポリシリコン３
２、シリサイド３３及び誘電体３４の各層は、平行デジ
ット線１１として機能するようにパターン形成されてエ
ッチングされる。ポリシリコン３２は、デジット線１１
の導体として機能するためにシリサイド３３と電気的に
接続するようにして、予め導電的にドーピングされた。
デジット線１１は、ワード線１２の頂部を覆ってそれに
対して垂直に（図２において示されたように）走って、
ウェーハ表面に対して整合し、それによって、デジット
線及びワード線の両方向に走る波形状の位相を生じるこ
とになる。ここで、窒化物又は酸化物のような第２の誘
電体が被着され、続いて垂直方向の誘電体スペーサ３５
を形成する非等方性のエッチングが行われる。
【００１７】このポイントまで、工程の流れは、従来通
りのスタック型キャパシタ・セルから成るアレイの工程
に従うものであった。このポイント以降、当該プロセス
は、ＭＤＳＣ型の記憶キャパシタを有するアレイに独特
のものである。
りのスタック型キャパシタ・セルから成るアレイの工程
に従うものであった。このポイント以降、当該プロセス
は、ＭＤＳＣ型の記憶キャパシタを有するアレイに独特
のものである。
【００１８】図５から図１２ｂの各図は、最終段階が図
１ａ及び図１ｂの断面において示されている、図２のＡ
−Ａ断面から観察された、ＭＤＳＣの形成を示してい
る。これらの図面は、更に明瞭な本発明の図解を提供す
るために、平行ワード線１２の断面を示している。従っ
て、本発明は、これからはワード線断面から観察される
ようにして説明されることになる。
１ａ及び図１ｂの断面において示されている、図２のＡ
−Ａ断面から観察された、ＭＤＳＣの形成を示してい
る。これらの図面は、更に明瞭な本発明の図解を提供す
るために、平行ワード線１２の断面を示している。従っ
て、本発明は、これからはワード線断面から観察される
ようにして説明されることになる。
【００１９】図５において示されるように、ワード線１
２及びそれらの連続的な隔離層は、続いて、好ましくは
ＣＶＤによって５００から２０００オングストロームと
いう好適な厚さにまで誘電体４１によって被覆される。
当該実施例において、誘電体４１は、窒化物の層でなけ
ればならない。誘電体４１の被着に続いて、整合的な酸
化物４２が被着されて平坦化され、平坦なウェーハ表面
が獲得されることになる。
２及びそれらの連続的な隔離層は、続いて、好ましくは
ＣＶＤによって５００から２０００オングストロームと
いう好適な厚さにまで誘電体４１によって被覆される。
当該実施例において、誘電体４１は、窒化物の層でなけ
ればならない。誘電体４１の被着に続いて、整合的な酸
化物４２が被着されて平坦化され、平坦なウェーハ表面
が獲得されることになる。
【００２０】図６において示されるように、ポリ層５
１、誘電体膜５２及びポリ層５３は、平坦化された酸化
物４２の上に連続的に被着される。誘電体膜５２は、キ
ャパシタ・セル誘電体として利用されることになるの
で、その材料は窒化物、酸化物及び窒化物の混合体又は
Ｔａ２Ｏ５のような高い誘電率を有するものである。
１、誘電体膜５２及びポリ層５３は、平坦化された酸化
物４２の上に連続的に被着される。誘電体膜５２は、キ
ャパシタ・セル誘電体として利用されることになるの
で、その材料は窒化物、酸化物及び窒化物の混合体又は
Ｔａ２Ｏ５のような高い誘電率を有するものである。
【００２１】図７において示されるように、埋設接点６
１は、ウェーハの表面領域の総てをフォトレジスト６２
で被覆することによって、ワード線１２に対して整列配
置される。適切なフォトマスクを施した後、埋設接点の
非等方性エッチングが、接点６１を位置決めする開口を
も提供することになる。
１は、ウェーハの表面領域の総てをフォトレジスト６２
で被覆することによって、ワード線１２に対して整列配
置される。適切なフォトマスクを施した後、埋設接点の
非等方性エッチングが、接点６１を位置決めする開口を
も提供することになる。
【００２２】図８において示されるように、フォトレジ
スト６２（図７の）が除去された後、整合的な酸化物の
層が被着され、続いて酸化物の非等方性エッチングが行
われ、埋設接点６１のエッチングの間に作成された垂直
の壁部に対して付着する垂直の酸化物スペーサ７１を形
成することになる。
スト６２（図７の）が除去された後、整合的な酸化物の
層が被着され、続いて酸化物の非等方性エッチングが行
われ、埋設接点６１のエッチングの間に作成された垂直
の壁部に対して付着する垂直の酸化物スペーサ７１を形
成することになる。
【００２３】図９において示されるように、整合的なポ
リ層８１は、アレイの全表面を覆って被着され、埋設接
点６１を介して活性領域２１に接続することになる。ポ
リ８１の被着に続いて、窒化物の層が被着されて等方性
にエッチングされ、ポリ８１の垂直部分に付着する垂直
の窒化物スペーサ８２を形成することになる。
リ層８１は、アレイの全表面を覆って被着され、埋設接
点６１を介して活性領域２１に接続することになる。ポ
リ８１の被着に続いて、窒化物の層が被着されて等方性
にエッチングされ、ポリ８１の垂直部分に付着する垂直
の窒化物スペーサ８２を形成することになる。
【００２４】図１０において示されるように、整合的な
ポリ層が被着され、続いて非等方性のエッチングが行わ
れ、既に被着されたポリ８１に接続するポリ・スペーサ
と共に窒化物スぺーサ８２に隣接して垂直のポリ・スペ
ーサ９１を形成することになる。
ポリ層が被着され、続いて非等方性のエッチングが行わ
れ、既に被着されたポリ８１に接続するポリ・スペーサ
と共に窒化物スぺーサ８２に隣接して垂直のポリ・スペ
ーサ９１を形成することになる。
【００２５】図１１において示されるように、窒化物ス
ペーサ８２（図９において示された）は、エッチングに
よって取り除かれ、垂直壁形成部として自立して埋設接
点開口の中に位置するポリ・スペーサ９１を残すことに
なる。ポリ・スペーサ９１によって形成される垂直壁部
の個数は、所定の製造プロセスの限界寸法のみによって
制限される。従って、より微小（０．２ミクロンのよう
な）な線幅が獲得されるにつれて、垂直のポリ壁の個数
も増加されることが可能なのである。
ペーサ８２（図９において示された）は、エッチングに
よって取り除かれ、垂直壁形成部として自立して埋設接
点開口の中に位置するポリ・スペーサ９１を残すことに
なる。ポリ・スペーサ９１によって形成される垂直壁部
の個数は、所定の製造プロセスの限界寸法のみによって
制限される。従って、より微小（０．２ミクロンのよう
な）な線幅が獲得されるにつれて、垂直のポリ壁の個数
も増加されることが可能なのである。
【００２６】図１２ａ及び図１２ｂにおいて示されるよ
うに、ＭＤＳＣの底部ポリ・プレートは、記憶節点プレ
ート１１１として機能するようにパターン形成されてエ
ッチングされる。ポリ・プレート１１１は、物理的に連
結された（図１１の）ポリ５３、ポリ８１及びポリ・ス
ペーサ９１から構成される。ポリ・プレート１１１は、
記憶節点プレートの表面積を更に増大させるために、従
来通りの生地加工技術によって生地加工されることも可
能である。図１２ａにおいて示されるように、長方形箱
型形状のポリ・プレート１１１を形成するために行われ
るエッチングは、セル誘電体膜５２において停止するよ
うに制御される。代替的には、図１２ｂにおいて示され
るように、長方形箱型形状のポリ・プレート１１１を形
成するためのエッチングは、セル誘電体膜５２及びポリ
５１の両者を貫通して継続し、平坦化された酸化物４２
に達して停止する。図１２ａ及び図１２ｂにおいて理解
されるように、誘電体膜５２は、ポリ５１をポリ・プレ
ート１１１から絶縁する。
うに、ＭＤＳＣの底部ポリ・プレートは、記憶節点プレ
ート１１１として機能するようにパターン形成されてエ
ッチングされる。ポリ・プレート１１１は、物理的に連
結された（図１１の）ポリ５３、ポリ８１及びポリ・ス
ペーサ９１から構成される。ポリ・プレート１１１は、
記憶節点プレートの表面積を更に増大させるために、従
来通りの生地加工技術によって生地加工されることも可
能である。図１２ａにおいて示されるように、長方形箱
型形状のポリ・プレート１１１を形成するために行われ
るエッチングは、セル誘電体膜５２において停止するよ
うに制御される。代替的には、図１２ｂにおいて示され
るように、長方形箱型形状のポリ・プレート１１１を形
成するためのエッチングは、セル誘電体膜５２及びポリ
５１の両者を貫通して継続し、平坦化された酸化物４２
に達して停止する。図１２ａ及び図１２ｂにおいて理解
されるように、誘電体膜５２は、ポリ５１をポリ・プレ
ート１１１から絶縁する。
【００２７】図１ａ及び図１ｂは、図１２ａ及び図１２
ｂのそれぞれの先行する工程段階の後に続くものであ
る。図１ａ及び図１ｂにおいて示されるように、誘電体
層１２１は、ポリ・プレート１１１に整合するようにし
て被着される。誘電体１２１は、窒化物、酸化物及び窒
化物の混合体又はＴａ２Ｏ５のような高い誘電率を有す
る材料によって形成されることが可能である。誘電体１
２１は、ＭＤＳＣのセル誘電体として機能する。セル誘
電体１２１の被着に続いて、整合的なポリ１２２のブラ
ンケット被覆が被着される。代替例として、ポリ１２２
は、後続の工程段階をより容易に実行することを支援す
るために、所望の厚さに被着されて平坦化されることも
可能である。ポリ・プレート１１１及びポリ１２２は、
活性領域２１のために所望される導電率の形式に応じて
ｎ型又はｐ型のいずれかになるようにして導電的にドー
ピングされる。これでポリ１２２は１つのポリ・キャパ
シタ・セル・プレートとして機能することになリ、その
一方で、ポリ５１は、ＭＤＳＣ記憶キャパシタのアレイ
周辺においてポリ１２２と接触することによって第２の
ポリ・キャパシタ・セル・プレートとなるのである。ポ
リ１２２及びポリ５１は、アレイにおける総てのＭＤＳ
Ｃ記憶キャパシタに共通のセル・プレートとなる二重の
キャパシタ・セル・プレートを形成することになる。
ｂのそれぞれの先行する工程段階の後に続くものであ
る。図１ａ及び図１ｂにおいて示されるように、誘電体
層１２１は、ポリ・プレート１１１に整合するようにし
て被着される。誘電体１２１は、窒化物、酸化物及び窒
化物の混合体又はＴａ２Ｏ５のような高い誘電率を有す
る材料によって形成されることが可能である。誘電体１
２１は、ＭＤＳＣのセル誘電体として機能する。セル誘
電体１２１の被着に続いて、整合的なポリ１２２のブラ
ンケット被覆が被着される。代替例として、ポリ１２２
は、後続の工程段階をより容易に実行することを支援す
るために、所望の厚さに被着されて平坦化されることも
可能である。ポリ・プレート１１１及びポリ１２２は、
活性領域２１のために所望される導電率の形式に応じて
ｎ型又はｐ型のいずれかになるようにして導電的にドー
ピングされる。これでポリ１２２は１つのポリ・キャパ
シタ・セル・プレートとして機能することになリ、その
一方で、ポリ５１は、ＭＤＳＣ記憶キャパシタのアレイ
周辺においてポリ１２２と接触することによって第２の
ポリ・キャパシタ・セル・プレートとなるのである。ポ
リ１２２及びポリ５１は、アレイにおける総てのＭＤＳ
Ｃ記憶キャパシタに共通のセル・プレートとなる二重の
キャパシタ・セル・プレートを形成することになる。
【００２８】プレート１１１を囲繞する二重のポリ・キ
ャパシタ・セル・プレート１２２及びポリ５１と共に、
ポリ記憶節点プレート１１１の３次元形状及び生地加工
された表面を使用すれば、実質的なキャパシタ・プレー
トの表面積が記憶節点において獲得されることになる。
静電容量は主にキャパシタの記憶節点プレートの表面積
によって影響されるので、当該獲得面積は、スタック型
キャパシタの記憶セルを画成するために必要な空間より
大きな空間を必要とすることなく、従来型のＳＴＣキャ
パシタのものに対して静電容量における１００％の追加
又はそれ以上の増大を提供することが可能となる。
ャパシタ・セル・プレート１２２及びポリ５１と共に、
ポリ記憶節点プレート１１１の３次元形状及び生地加工
された表面を使用すれば、実質的なキャパシタ・プレー
トの表面積が記憶節点において獲得されることになる。
静電容量は主にキャパシタの記憶節点プレートの表面積
によって影響されるので、当該獲得面積は、スタック型
キャパシタの記憶セルを画成するために必要な空間より
大きな空間を必要とすることなく、従来型のＳＴＣキャ
パシタのものに対して静電容量における１００％の追加
又はそれ以上の増大を提供することが可能となる。
【００２９】当該実施例を通して、ポリシリコンが導電
線及びキャパシタ・プレートとして機能するように被着
されて導電的にドーピングされているが、導電性を有し
て被着され得る多くの材料が所望に応じてポリシリコン
の代わりに使用されることも可能である。従って、本発
明は実施例に関連して説明されてきたが、本文において
提示された構造及び工程段階に関しては、当該分野にお
ける熟練者にとって周知である様々な修正が本文に添付
した数件の請求項において記載されたような本発明から
離れることなく為され得るものであると理解されるべき
である。
線及びキャパシタ・プレートとして機能するように被着
されて導電的にドーピングされているが、導電性を有し
て被着され得る多くの材料が所望に応じてポリシリコン
の代わりに使用されることも可能である。従って、本発
明は実施例に関連して説明されてきたが、本文において
提示された構造及び工程段階に関しては、当該分野にお
ける熟練者にとって周知である様々な修正が本文に添付
した数件の請求項において記載されたような本発明から
離れることなく為され得るものであると理解されるべき
である。
【図１】図１（ａ）は整合的なセル誘電体及びポリ・セ
ル・プレートの被着の後における、製造過程にある図１
２ａのウェーハの部分を示している、完成したＭＤＳＣ
型の記憶キャパシタの断面図である。図１（ｂ）は整合
的なセル誘電体及びポリ・セル・プレートの被着の後に
おける、製造過程にある図１２ｂのウェーハの部分を示
している、完成したＭＤＳＣ型の記憶キャパシタの断面
図である。
ル・プレートの被着の後における、製造過程にある図１
２ａのウェーハの部分を示している、完成したＭＤＳＣ
型の記憶キャパシタの断面図である。図１（ｂ）は整合
的なセル誘電体及びポリ・セル・プレートの被着の後に
おける、製造過程にある図１２ｂのウェーハの部分を示
している、完成したＭＤＳＣ型の記憶キャパシタの断面
図である。
【図２】デジット線、ワード線及び記憶キャパシタを示
している、製造過程にあるウェーハの一部の頂部平面図
である。
している、製造過程にあるウェーハの一部の頂部平面図
である。
【図３】図２の破線Ａ−Ａに沿って得られた断面図であ
る。
る。
【図４】図２の破線Ｂ−Ｂに沿って得られた断面図であ
る。
る。
【図５】整合的な窒化物の被着、整合的な酸化物の被着
及び平坦化の後における、製造過程にある図３のウェー
ハ部分を示している断面図である。
及び平坦化の後における、製造過程にある図３のウェー
ハ部分を示している断面図である。
【図６】ポリシリコン、セル誘電体膜及びポリシリコン
のそれぞれの被着の後における、製造過程にある図５の
ウェーハ部分を示している断面図である。
のそれぞれの被着の後における、製造過程にある図５の
ウェーハ部分を示している断面図である。
【図７】埋設接点のフォト・エッチングの後における、
製造過程にある図６のウェーハ部分を示している断面図
である。
製造過程にある図６のウェーハ部分を示している断面図
である。
【図８】フォトレジストの除去、整合的な酸化物のブラ
ンケット被覆及び酸化物スペーサのエッチングの後にお
ける、製造過程にある図７のウェーハ部分を示している
断面図である。
ンケット被覆及び酸化物スペーサのエッチングの後にお
ける、製造過程にある図７のウェーハ部分を示している
断面図である。
【図９】整合的なポリシリコン層の被着、整合的な窒化
物層及び窒化物スペーサのエッチングの後における、製
造過程にある図８のウェーハ部分を示している断面図で
ある。
物層及び窒化物スペーサのエッチングの後における、製
造過程にある図８のウェーハ部分を示している断面図で
ある。
【図１０】ポリシリコンの被着及びそれに続くポリ・ス
ペーサのエッチングの後における、製造過程にある図９
のウェーハ部分を示している断面図である。
ペーサのエッチングの後における、製造過程にある図９
のウェーハ部分を示している断面図である。
【図１１】前記窒化物スペーサの窒化物ウェット・エッ
チングの後における、製造過程にある図１０のウェーハ
部分を示している断面図である。
チングの後における、製造過程にある図１０のウェーハ
部分を示している断面図である。
【図１２】図１２（ａ）はポリ記憶節点プレートのマス
キング及びエッチングの後であり、前記エッチングが前
記セル誘電体膜において停止するように成した、製造過
程にある図１１のウェーハ部分を示している断面図であ
る。図１２（ｂ）はポリ記憶節点プレートのマスキング
及びエッチングの後であり、前記エッチングが前記平坦
化された酸化物において停止するように成した、製造過
程にある図１１のウェーハ部分を示している断面図であ
る。
キング及びエッチングの後であり、前記エッチングが前
記セル誘電体膜において停止するように成した、製造過
程にある図１１のウェーハ部分を示している断面図であ
る。図１２（ｂ）はポリ記憶節点プレートのマスキング
及びエッチングの後であり、前記エッチングが前記平坦
化された酸化物において停止するように成した、製造過
程にある図１１のウェーハ部分を示している断面図であ
る。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ピエール・ファザン アメリカ合衆国、83706 アイダホ州、ボ イーズ、イリノイ・アベニュー 2267
Claims (20)
- 【請求項１】 下向きに延在して記憶節点接合部におい
て接触（６１）する垂直のポリ・スペーサ（９１）を囲
繞する長方形箱型形状の平坦部分を含んで成る、導電性
の記憶節点プレート（１１１）と；前記記憶節点接合部
の接触（６１）の個所を除いて、前記記憶節点プレート
（１１１）に隣接して同延的に広がるように成した、セ
ル誘電体（５２，１２１）と；前記セル誘電体（５２，
１２１）に隣接して同延的に広がるように成した導電性
の二重のセル・プレート（５１，１２２）とを含んで成
る、 シリコン基板（２０）上に製造される記憶キャパシタ。 - 【請求項２】 二重セル・プレートの平坦な底部プレー
ト（５１）を形成する第１の導電層（５１）と；前記第
１導電層（５１）と第２の導電層（５３）の間において
挾持される第１のセル誘電体（５２）によって既存の平
坦な位相に対して整合するように成した、前記第２導電
層（５３）と；前記第２導電層（５３）に整合するよう
にして取付けられ、下向きに垂直に延在して、前記記憶
節点接合部において埋設接点（６１）を形成するように
成した、第３の導電層（８１）と；前記第３導電層（８
１）に対して取付けられ、前記埋設接点領域（６１）の
内側に位置する導電体スペーサ（９１）を形成するよう
にパターン形成されて、前記第３導電層（８１）の上部
領域から前記埋設接点（６１）の下部領域にまで下向き
に垂直に走るようにして、前記第２導電層（５３）、前
記第３導電層（８１）及び第４の導電層（９１）が結合
して前記記憶節点プレート（１１１）を形成するように
成した、前記第４導電層（９１）と；前記記憶節点接合
部における前記接点（６１）の区域を除いて、前記記憶
節点プレート（１１１）に隣接して同延的に広がるよう
に成した、第２のセル誘電体層（１２１）と；前記二重
セル・プレートの頂部プレート（１２２）を形成し、上
部及び下部の表面を有して前記第２セル誘電体層（１２
１）に隣接して同延的に広がるように成した、第５の導
電層（１２２）とを含んで成る、 シリコン基板（２０）上に製造されるＤＲＡＭ記憶キャ
パシタ。 - 【請求項３】 交互嵌合される平行横列及び交互嵌合さ
れない平行縦列の中に配列されて、隔離手段（２７）に
よって分離され、各々がデジット線接合部及び記憶節点
接合部を有するように成した、複数の活性領域（２１）
と；各々の活性領域（２１）内におけるデジット線接合
部及び記憶節点接合部がワード線（１２）によって架橋
され、各々がゲート誘電体層（２５）によって付随する
活性領域（２１）から絶縁されるようにして、前記横列
に沿って整列配置されるように成した、複数の平行な導
電性ワード線（１２）と；縦列内において各々のデジッ
ト線接合部と電気的に接触して、前記ワード線（１２）
を覆ってそれに対して垂直に走って３次元の波形状の位
相を形成し、デジット線（１１）及びワード線（１２）
が隔離手段（４１）によって互いに電気的に分離される
ようにして、前記縦列に沿って整列配置されるように成
した、複数の平行な導電性デジット線（１１）と；各々
のキャパシタが付随する活性領域（２１）との電気的接
触状態にある記憶節点プレート（１１１）とアレイ全体
に共通する二重セル・プレー卜（５１，１２２）とを有
して、各々の記憶節点プレート（１１１）が第１のセル
誘電体層（５２）及び第２のセル誘電体層（１２１）に
よって前記二重セル・プレートから絶縁されるように成
した、各々の活性領域（２１）毎の少なくとも１つの記
憶キャパシタとを含んで成る、 シリコン基板（２０）上に製造されるＤＲＡＭメモリ・
アレイ。 - 【請求項４】 前記キャパシタは、 前記二重セル・プレートの長方形箱型形状の平坦な底部
プレート（５１）を形成する第１の導電層（５１）と；
前記第１導電層（５１）と第２の導電層（５３）の間に
おいて挾持される前記第１セル誘電体（５２）によって
既存の平坦な位相に対して整合するように成した、前記
第２導電層（５３）と；前記第２導電層（５３）に整合
するようにして取付けられ、下向きに垂直に延在して、
前記記憶節点接合部において埋設接点（６１）を形成す
るように成した、第３の導電層（８１）と；前記第３導
電層（８１）に対して取付けられ、前記埋設接点領域
（６１）の内側に導電体スペーサ（９１）を形成するよ
うにパターン形成されて、前記第３導電層（８１）の上
部領域から前記埋設接点（６１）の下部領域にまで下向
きに垂直に走るようにして、前記第２導電層（５３）、
前記第３導電層（８１）及び第４の導電層（９１）が互
いに結合して前記記憶節点プレート（１１１）を形成す
るように成した、前記第４導電層（９１）と；前記記憶
節点接合部における前記接点（６１）の区域を除いて、
前記記憶節点プレート（１１１）に隣接して同延的に広
がるように成した、前記第２セル誘電体層（１２１）
と；前記二重セル・プレートの頂部プレート（１２２）
を形成し、上部及び下部の表面を有して前記第２セル誘
電体層（１２１）に隣接して同延的に広がるように成し
た、第５の導電層（１２２）とを含んで成る、 請求項３に記載のメモリ・アレイ。 - 【請求項５】 前記第１（５１）、前記第２（５３）、
前記第３（８１）、前記第４（９１）及び前記第５（１
２２）の導電層は、導電的にドーピングされたポリシリ
コンであるように成した、請求項２及び４に記載のキャ
パシタ。 - 【請求項６】 前記第１（５１）、前記第２（５３）、
前記第３（８１）及び前記第４（９１）のポリシリコン
層は、生地加工される表面を有するように成した、請求
項５に記載の構造。 - 【請求項７】 交互嵌合される平行横列及び交互嵌合さ
れない平行縦列の中に配列されて別個に隔離される複数
の活性領域（２１）を作成し、 各々の活性領域（２１）の頂部にゲート誘電体層（２
５）を作成し、 前記アレイの表面上に第１の導電層（２２，２３）を被
着し、 前記第１導電層（２２，２３）上に第１の誘電体層（２
４）を被着し、 前記第１導電層（２２，２３）及び前記第１誘電体層
（２４）にマスキング及びエッチングを行って、前記横
列に沿って整列配置される複数の平行な導電性ワード線
（１２）を形成し、各々の前記ワード線（１２）が前記
ゲート誘電体層（２５）の残存物によって分離される各
々の前記活性領域（２１）の内側部分を避けて通るよう
に成し、 各々の前記ワード線（１２）の対向側面における各々の
前記活性領域（２１）内において導電的にドーピングさ
れるデジット線接合部及び記憶節点接合部を作成し、 前記パターン形成されたワード線（１２）の垂直方向縁
部に隣接して第１の誘電体スペーサ（２６）を形成し、 前記アレイ表面上に第２の誘電体層（４１）を被着し、 各々の前記活性領域（２１）内における各々の前記デジ
ット線接合部において整列配置される第１の埋設接点個
所を作成し、 前記アレイ表面上に第２の導電層（３２，３３）を被着
して、前記第２導電層が前記第１埋設接点個所において
前記デジット線接合部と直接に接触するように成し、 前記第２導電層（３２，３３）上に第３の誘電体層（３
４）を被着し、 前記第２導電層（３２，３３）及び前記第３誘電体層
（３４）にマスキング及びエッチングを行って、前記縦
列に沿って整列配置される複数の平行な導電性デジット
線（１１）を形成し、デジット線（１１）が縦列内にお
ける各々のデジット線接合部において電気的に接触し、
前記デジット線（１１）が前記ワード線を覆ってそれに
対して垂直に走って３次元の波形状の位相を形成するよ
うに成し、 前記パターン形成されたデジット線（１１）の垂直方向
縁部に隣接して第２の誘電体スペーサ（３５）を形成
し、 前記シリコン基板（２０）の既存の表面上に第１の酸化
物層（４２）を被着して平坦化させ、 前記平坦化された第１酸化物層（４２）上に第３の導電
層（５１）を被着し、 前記第３導電層（５１）上に第１のセル誘電体層（５
２）を被着し、 前記第１セル誘電体層（５２）上に第４の導電層（５
３）を被着し、 埋設接点個所（６１）にマスキング及びエッチングを行
って、活性領域（２１）へのアクセスを許容することに
よって、前記埋設接点個所（６１）の開口内に垂直の側
壁を形成するように成し、 第２の酸化物層（７１）を被着して非等方性にエッチン
グし、埋設接点開口（６１）の前記垂直側壁に隣接して
垂直の酸化物スペーサ（７１）を形成するように成し、 前記第４導電層（５３）、前記垂直の酸化物スペーサ
（７１）及び前記活性領域（２１）の露出した表面の上
において同延的に広がる第５の導電層（８１）を被着
し、 窒化物層（８２）を被着して非等方性にエッチングし、
前記埋設接点開口（６１）内に位置する前記第５導電層
（８１）の垂直側壁に隣接して垂直の窒化物スペーサ
（８２）を形成するように成し、 第６の導電層（９１）を被着して非等方性にエッチング
し、前記垂直の窒化物スペーサ（８２）に隣接して垂直
の導電体スペーサ（９１）を形成して、前記導電体スペ
ーサ（９１）の下方端部が前記埋設接点開口（６１）の
内側における前記第５導電層（８１）と接触するように
成し、 前記垂直の窒化物スペーサ（８２）を等方性にエッチン
グすることによって、前記埋設接点開口（６１）の中に
自立的に存在する複数の前記垂直の導電体スペーサ（９
１）を残すように成し、 前記第４導電層（５３）及び前記第５導電層（８１）に
パターン形成を行い、前記垂直の導電体スペーサ（９
１）を囲繞して連結される長方形箱型形状の導電体構造
を形成することによって、記憶節点プレート（１１１）
を形成するように成し、 前記記憶節点プレート（１１１）上に同延的に広がる第
２のセル誘電体層（１２１）を被着し、 前記第２セル誘電体層（１２１）上に同延的に広がる第
７の導電層（１２２）を被着し、それによって頂部セル
・プレート（１２２）を形成し、前記頂部セル・プレー
ト（１２２）は前記第３導電層（５１）に連結され、前
記第３導電層（５１）は底部セル・プレート（５１）を
形成し、前記頂部セル・プレート（１２２）及び前記底
部セル・プレート（５１）が結合して、メモリ・アレイ
全体に共通する二重セル・プレートを形成するように成
すという、一連の段階から構成されるように成した、 シリコン基板（２０）上にＤＲＡＭアレイを製造するプ
ロセス． - 【請求項８】 前記ゲート誘電体層（２５）が酸化物で
あるように成した、請求項７に記載のプロセス。 - 【請求項９】 前記第１導電層（２２，２３）及び前記
第２導電層（３２，３３）は、タングステン・シリサイ
ド（２３，３３）の層と導電的にドーピングされたポリ
シリコン（２２，３２）の層とから構成されるように成
した、請求項７に記載のプロセス。 - 【請求項１０】 前記第１誘電体層（２４）及び前記第
２誘電体層（４１）は、本質的に酸化物又は窒化物から
成るグループの中から選択されるように成した、請求項
７に記載のプロセス。 - 【請求項１１】 前記第３誘電体層（３４）が酸化物で
あるように成した、請求項７に記載のプロセス。 - 【請求項１２】 前記第３（５１）、前記第４（５
３）、前記第５（８１）、前記第６（９１）及び前記第
７（１２２）の導電層は、導電的にドーピングされたポ
リシリコンであるように成した、請求項７に記載のプロ
セス。 - 【請求項１３】 前記第２誘電体層（４１）、前記第３
誘電体層（３４）、前記第１セル誘電体層（５２）及び
前記第２セル誘電体層（１２１）は、化学蒸着によって
被着されるように成した、請求項７に記載のプロセス。 - 【請求項１４】 前記第４導電層（５３）及び前記第５
導電層（８１）の前記パターン形成は、露出した第４及
び第５の導電層（５３，８１）を非等方性にエッチング
して、前記エッチングが前記第１セル誘電体（５２）に
おいて停止するように成すことを更に含んで成る、請求
項７に記載のプロセス。 - 【請求項１５】 前記第４導電層（５３）及び前記第５
導電層（８１）の前記パターン形成は、露出した第４及
び第５の導電層（５３，８１）を非等方性にエッチング
して、前記エッチングが前記第１セル誘電体（５２）を
貫通して継続するように成すことと、下に位置する前記
第３導電層（５１）をも非等方性にエツチングして、前
記エッチングが前記平坦化された第１酸化物層（４２）
において停止するように成すこととを更に含んで成る、
請求項７に記載のプロセス。 - 【請求項１６】 前記シリコン基板（２０）の表面に第
１の酸化物層（４２）を被着して平坦化させ、 前記平坦化された第１酸化物層（４２）上に第１の導電
層（５１）を被着し、 前記第１導電層（５１）上に第１のセル誘電体層（５
２）を被着し、 前記第１セル誘電体層（５２）上に第２の導電層（５
３）を被着し、 埋設接点個所（６１）にマスキング及びエッチングを行
って、活性領域（２１）へのアクセスを許容することに
よって、前記埋設接点個所（６１）の開口内に垂直の側
壁を形成するように成し、 第２の酸化物層（７１）を被着して非等方性にエッチン
グし、埋設接点開口（６１）の前記垂直側壁に隣接して
垂直の酸化物スペーサ（７１）を形成するように成し、 前記第２導電層（５３）、前記垂直の酸化物スペーサ
（７１）及び前記活性領域（２１）の露出した表面の上
において同延的に広がる第３の導電層（８１）を被着
し、 窒化物層（８２）を被着して非等方性にエッチングし、
前記埋設接点開口（６１）内に位置する前記第３導電層
（８１）の垂直側壁に隣接して垂直の窒化物スペーサ
（８２）を形成するように成し、 第４の導電層（９１）を被着して非等方性にエッチング
し、前記垂直の窒化物スペーサ（８２）に隣接して垂直
の導電体スペーサ（９１）を形成して、前記導電体スペ
ーサ（９１）の下方端部が前記埋設接点開口（６１）の
内側における前記第３導電層（８１）と接触するように
成し、 前記垂直の窒化物スペーサ（８２）を等方性にエッチン
グすることによって、前記埋設接点開口（６１）の中に
自立的に存在する複数の前記垂直の導電体スペーサ（９
１）を残すように成し、 前記第２導電層（５３）及び前記第３導電層（８１）に
パターン形成を行い、前記垂直の導電体スペーサ（９
１）を囲繞して連結される長方形箱型形状の導電体構造
を形成することによって、記憶節点プレート（１１１）
を形成するように成し、 前記記憶節点プレート（１１１）上に同延的に広がる第
２のセル誘電体層（１２１）を被着し、 前記第２セル誘電体（１２１）上に同延的に広がる第５
の導電層（１２２）を被着し、それによって頂部セル・
プレート（１２２）を形成し、前記頂部セル・プレート
（１２２）は前記第１導電層（５１）に連結され、前記
第１導電層（５１）は底部セル・プレート（５１）を形
成し、前記頂部セル・プレート（１２２）及び前記底部
セル・プレート（５１）が結合して、メモリ・アレイ全
体に共通する二重セル・プレートを形成するように成す
という、一連の段階から構成されるように成した、 活性領域（２１）、ワード線（１２）及びデジット線
（１１）を有するシリコン基板（２０）上においてＤＲ
ＡＭ記憶キャパシタを製造するプロセス。 - 【請求項１７】 前記第１（５１）、前記第２（５
３）、前記第３（８１）、前記第４（９１）及び前記第
５（１２２）の導電層は、導電的にドーピングされたポ
リシリコンであるように成した、請求項１６に記載のプ
ロセス。 - 【請求項１８】 前記第１セル誘電体層（５２）及び前
記第２セル誘電体層（１２１）は、本質的に酸化物、酸
化物及び窒化物の混合体、又はＴａ２Ｏ５から成るグル
ープの中から選択されるように成した、請求項７及び１
６に記載のプロセス。 - 【請求項１９】 前記第２導電層（５３）及び前記第３
導電層（８１）の前記パターン形成は、露出した第２及
び第３の導電層（５３，８１）を非等方性にエッチング
して、前記エッチングが前記第１セル誘電体（５２）に
おいて停止するように成すことを更に含んで成る、請求
項１６に記載のプロセス。 - 【請求項２０】 前記第２導電層（５３）及び前記第３
導電層（８１）の前記パターン形成は、露出した第２及
び第４の導電層（５３，９１）を非等方性にエッチング
して、前記エッチングが前記第１セル誘電体（５２）を
貫通して継続するように成すことと、下に位置する前記
第１導電層（５１）をも非等方性にエッチングして、前
記エッチングが前記平坦化された第１酸化物層（４２）
において停止するように成すこととを更に含んで成る、
請求項１６に記載のプロセス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/653,035 US5126280A (en) | 1991-02-08 | 1991-02-08 | Stacked multi-poly spacers with double cell plate capacitor |
| US07/653035 | 1991-02-08 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0629482A true JPH0629482A (ja) | 1994-02-04 |
Family
ID=24619237
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5126280A (ja) |
| JP (1) | JPH0629482A (ja) |
| DE (1) | DE4203400A1 (ja) |
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