JPH10150162A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH10150162A JPH10150162A JP8306899A JP30689996A JPH10150162A JP H10150162 A JPH10150162 A JP H10150162A JP 8306899 A JP8306899 A JP 8306899A JP 30689996 A JP30689996 A JP 30689996A JP H10150162 A JPH10150162 A JP H10150162A
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- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
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- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
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- H10B12/01—Manufacture or treatment
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- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
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Abstract
(57)【要約】
【課題】 半導体装置内にキャパシタを形成する際の段
差を無くす。 【解決手段】 シリコン基板１００上の中間絶縁膜１０
９，１１２を貫通するように形成されたコンタクトホー
ル１１３と、このコンタクトホール１１３の内壁面の少
なくとも一部に隙間が生じるようにコンタクトホール１
１３内に形成された第１のキャパシタ用電極１１４と、
この第１のキャパシタ用電極１１４の表面を覆うように
隙間内に形成されたキャパシタ用誘電体膜１１５と、こ
のキャパシタ用誘電体膜１１５の表面を覆うように隙間
内に形成された第２のキャパシタ用電極１１６とを備え
る。
差を無くす。 【解決手段】 シリコン基板１００上の中間絶縁膜１０
９，１１２を貫通するように形成されたコンタクトホー
ル１１３と、このコンタクトホール１１３の内壁面の少
なくとも一部に隙間が生じるようにコンタクトホール１
１３内に形成された第１のキャパシタ用電極１１４と、
この第１のキャパシタ用電極１１４の表面を覆うように
隙間内に形成されたキャパシタ用誘電体膜１１５と、こ
のキャパシタ用誘電体膜１１５の表面を覆うように隙間
内に形成された第２のキャパシタ用電極１１６とを備え
る。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置およ
びその製造方法に関するものであり、より詳細には、集
積回路内に形成されたキャパシタを有する半導体装置お
よびその製造方法に関するものである。
びその製造方法に関するものであり、より詳細には、集
積回路内に形成されたキャパシタを有する半導体装置お
よびその製造方法に関するものである。
【０００２】
【従来の技術】従来より、半導体装置の集積回路内にキ
ャパシタを作り込む技術が知られている。
ャパシタを作り込む技術が知られている。
【０００３】従来の半導体装置において、キャパシタ
は、まず、半導体基板の表面あるいはこの基板表面に堆
積された絶縁膜の表面に対向電極の一方となる導電膜の
パターンを形成し、次に、この導電膜パターンの表面に
薄い絶縁膜を形成し、最後に、この絶縁膜パターンの表
面に対向電極の他方となる導電膜のパターンを形成する
ことによって製造されていた。
は、まず、半導体基板の表面あるいはこの基板表面に堆
積された絶縁膜の表面に対向電極の一方となる導電膜の
パターンを形成し、次に、この導電膜パターンの表面に
薄い絶縁膜を形成し、最後に、この絶縁膜パターンの表
面に対向電極の他方となる導電膜のパターンを形成する
ことによって製造されていた。
【０００４】
【発明が解決しようとする課題】キャパシタを有する半
導体装置の一構成例について、折り返しビット線構造の
ＤＲＡＭ(Dynamic Random Access Memory)を例に採って
説明する。
導体装置の一構成例について、折り返しビット線構造の
ＤＲＡＭ(Dynamic Random Access Memory)を例に採って
説明する。
【０００５】図１５は、かかるＤＲＡＭにおけるメモリ
セルの構造を示す図であり、（Ａ）は平面図、（Ｂ）は
（Ａ）のａ−ａ′断面図である。
セルの構造を示す図であり、（Ａ）は平面図、（Ｂ）は
（Ａ）のａ−ａ′断面図である。
【０００６】同図に示したように、シリコン基板１５０
０の表面近傍には素子分離酸化膜１５０１が形成されて
おり、これらの素子分離酸化膜１５０１で囲まれた領域
がアクティブ領域１５０２となっている。そして、この
アクティブ領域１５０２内には、ＭＯＳトランジスタの
ドレイン領域となる拡散層１５０３およびソース領域と
なる拡散層１５０４が形成されている。また、これらの
拡散層１５０３，１５０４の端部およびチャネル形成領
域１５０５の上には、ゲート絶縁膜１５０６が形成され
ている。さらに、ゲート電極およびワード線となる電極
パターン１５０７と、この電極パターン１５０７の上面
および側面を覆うサイドウォ−ル１５０８とが、このゲ
ート絶縁膜１５０６の上または素子分離酸化膜１５０１
の上に形成されている。そして、このシリコン基板１５
００の全面を覆う中間絶縁膜１５０９の上には、ビット
線１５１０が形成されている。このビット線１５１０
は、ビットコンタクト１５１１を介して、拡散層１５０
４と接続されている。また、ビット線１５１０の表面上
および中間絶縁膜１５０９の露出面上には、中間絶縁膜
１５１２が形成されている。そして、これらの中間絶縁
膜１５０９，１５１２を貫通させてコンタクトホール１
５１３が形成されており、このコンタクトホール１５１
３内に多結晶シリコン１５１４が堆積されて、セルコン
タクト１５１５を構成している。このセルコンタクト１
５１５は、中間絶縁膜１５１２上に形成された多結晶シ
リコンの電極パターン１５１６に接続されている。さら
に、この多結晶シリコンの電極パターン１５１６の表面
には、薄い誘電体膜１５１７と、多結晶シリコン膜によ
る電極パターン１５１８とが、順次形成されている。そ
して、電極パターン１５１６，１５１８および誘電体膜
１５１７によって、キャパシタ１５１９が構成されてい
る。なお、電極パターン１５１８は、そのまま配線パタ
ーンを構成しており、グランド線として使用される。
０の表面近傍には素子分離酸化膜１５０１が形成されて
おり、これらの素子分離酸化膜１５０１で囲まれた領域
がアクティブ領域１５０２となっている。そして、この
アクティブ領域１５０２内には、ＭＯＳトランジスタの
ドレイン領域となる拡散層１５０３およびソース領域と
なる拡散層１５０４が形成されている。また、これらの
拡散層１５０３，１５０４の端部およびチャネル形成領
域１５０５の上には、ゲート絶縁膜１５０６が形成され
ている。さらに、ゲート電極およびワード線となる電極
パターン１５０７と、この電極パターン１５０７の上面
および側面を覆うサイドウォ−ル１５０８とが、このゲ
ート絶縁膜１５０６の上または素子分離酸化膜１５０１
の上に形成されている。そして、このシリコン基板１５
００の全面を覆う中間絶縁膜１５０９の上には、ビット
線１５１０が形成されている。このビット線１５１０
は、ビットコンタクト１５１１を介して、拡散層１５０
４と接続されている。また、ビット線１５１０の表面上
および中間絶縁膜１５０９の露出面上には、中間絶縁膜
１５１２が形成されている。そして、これらの中間絶縁
膜１５０９，１５１２を貫通させてコンタクトホール１
５１３が形成されており、このコンタクトホール１５１
３内に多結晶シリコン１５１４が堆積されて、セルコン
タクト１５１５を構成している。このセルコンタクト１
５１５は、中間絶縁膜１５１２上に形成された多結晶シ
リコンの電極パターン１５１６に接続されている。さら
に、この多結晶シリコンの電極パターン１５１６の表面
には、薄い誘電体膜１５１７と、多結晶シリコン膜によ
る電極パターン１５１８とが、順次形成されている。そ
して、電極パターン１５１６，１５１８および誘電体膜
１５１７によって、キャパシタ１５１９が構成されてい
る。なお、電極パターン１５１８は、そのまま配線パタ
ーンを構成しており、グランド線として使用される。
【０００７】次に、このような半導体装置の製造方法の
一従来例について、図１６を用いて説明する。
一従来例について、図１６を用いて説明する。
【０００８】まず、同図（Ａ）に示したように、シリ
コン基板１５００の表面の素子分離領域に、例えばＬＯ
ＣＯＳ法等により、素子分離酸化膜１５０１を形成す
る。
コン基板１５００の表面の素子分離領域に、例えばＬＯ
ＣＯＳ法等により、素子分離酸化膜１５０１を形成す
る。
【０００９】次に、同図（Ｂ）に示したように、この
シリコン基板１５００の全面に熱酸化膜を形成した後で
パターニングすることによりゲート絶縁膜１５０６を形
成し、全面に多結晶シリコン膜を堆積させた後でパター
ニングすることにより電極パターン１５０７を形成し、
さらに、この電極パターン１５０７の周囲にＣＶＤ法等
を用いて酸化膜を形成することによりサイドウォ−ル１
５０８を得る。そして、燐あるいはひ素等のイオン注入
を行なうことにより、ドレイン領域となる拡散層１５０
３およびソース領域となる拡散層１５０４を形成する。
これにより、メモリセルのトランスファゲートとなるＭ
ＯＳＦＥＴを得ることができる。
シリコン基板１５００の全面に熱酸化膜を形成した後で
パターニングすることによりゲート絶縁膜１５０６を形
成し、全面に多結晶シリコン膜を堆積させた後でパター
ニングすることにより電極パターン１５０７を形成し、
さらに、この電極パターン１５０７の周囲にＣＶＤ法等
を用いて酸化膜を形成することによりサイドウォ−ル１
５０８を得る。そして、燐あるいはひ素等のイオン注入
を行なうことにより、ドレイン領域となる拡散層１５０
３およびソース領域となる拡散層１５０４を形成する。
これにより、メモリセルのトランスファゲートとなるＭ
ＯＳＦＥＴを得ることができる。
【００１０】続いて、同図（Ｃ）に示したように、こ
のシリコン基板１５００の全面に例えばひ素・燐を高濃
度に含んだ酸化膜（ＢＰＳＧ）をＣＶＤ法等を用いて堆
積させることにより中間絶縁膜１５０９を形成した後
で、ＣＶＤ法等およびフォトリソグラフィー技術等を用
いてビットコンタクト１５１１およびビット線１５１０
を形成し（図１６では図示せず）、さらに、ＢＰＳＧ等
の中間絶縁膜１５１２を形成する。そして、これらの中
間絶縁膜１５０９，１５１２を貫通させてコンタクトホ
ール１５１３を形成することにより、ドレイン領域とな
る拡散層１５０３を露出させる。
のシリコン基板１５００の全面に例えばひ素・燐を高濃
度に含んだ酸化膜（ＢＰＳＧ）をＣＶＤ法等を用いて堆
積させることにより中間絶縁膜１５０９を形成した後
で、ＣＶＤ法等およびフォトリソグラフィー技術等を用
いてビットコンタクト１５１１およびビット線１５１０
を形成し（図１６では図示せず）、さらに、ＢＰＳＧ等
の中間絶縁膜１５１２を形成する。そして、これらの中
間絶縁膜１５０９，１５１２を貫通させてコンタクトホ
ール１５１３を形成することにより、ドレイン領域とな
る拡散層１５０３を露出させる。
【００１１】さらに、同図（Ｄ）に示したように、Ｃ
ＶＤ法等を用いてコンタクトホール１５１３の内部およ
び中間絶縁膜１５１２の表面に多結晶シリコンを堆積さ
せた後、中間絶縁膜１５１２上の多結晶シリコン膜をス
トレージノードとなるようにパターニングすることによ
り、電極パターン１５１６を得る。
ＶＤ法等を用いてコンタクトホール１５１３の内部およ
び中間絶縁膜１５１２の表面に多結晶シリコンを堆積さ
せた後、中間絶縁膜１５１２上の多結晶シリコン膜をス
トレージノードとなるようにパターニングすることによ
り、電極パターン１５１６を得る。
【００１２】そして、同図（Ｅ）に示したように、電
極パターン１５１６の表面および中間絶縁膜１５１２の
露出面に誘電体膜１５１７となる薄い窒化膜を堆積さ
せ、さらに、この誘電体膜１５１７の表面に電極パター
ン１５１８となる多結晶シリコンを堆積させて、キャパ
シタ１５１９を得る。
極パターン１５１６の表面および中間絶縁膜１５１２の
露出面に誘電体膜１５１７となる薄い窒化膜を堆積さ
せ、さらに、この誘電体膜１５１７の表面に電極パター
ン１５１８となる多結晶シリコンを堆積させて、キャパ
シタ１５１９を得る。
【００１３】ここで、近年の半導体装置においては集積
回路の微細化・高集積化が図られているため、この集積
回路内に形成するキャパシタ１５１６においても静電容
量を確保しつつ微細化を図る必要がある。
回路の微細化・高集積化が図られているため、この集積
回路内に形成するキャパシタ１５１６においても静電容
量を確保しつつ微細化を図る必要がある。
【００１４】このため、従来は、下側の対向電極となる
電極パターン１５１６の膜厚を厚くすることによって
（例えば６００ｎｍ程度）この電極パターン１５１６の
側面の面積を大きくし、この電極パターン１５１６の上
面だけでなく側面をも対向電極として使用することによ
り、集積回路の微細化を図りつつ静電容量の大きさを確
保していた。
電極パターン１５１６の膜厚を厚くすることによって
（例えば６００ｎｍ程度）この電極パターン１５１６の
側面の面積を大きくし、この電極パターン１５１６の上
面だけでなく側面をも対向電極として使用することによ
り、集積回路の微細化を図りつつ静電容量の大きさを確
保していた。
【００１５】しかしながら、このように電極パターン１
５１６の膜厚を厚くした場合には、メモリセル形成領域
の厚さが全体として非常に大きくなるので、このメモリ
セル形成領域と周辺回路形成領域（図示せず）との段差
が大きくなってしまうという欠点があった。例えば、上
述のように電極パターン１５１６の膜厚を６００ｎｍ程
度としたときは、この段差も６００ｎｍ程度となる。こ
のため、メモリセルと周辺回路との間に配線パターンを
施す際に、以下のような課題を生じていた。
５１６の膜厚を厚くした場合には、メモリセル形成領域
の厚さが全体として非常に大きくなるので、このメモリ
セル形成領域と周辺回路形成領域（図示せず）との段差
が大きくなってしまうという欠点があった。例えば、上
述のように電極パターン１５１６の膜厚を６００ｎｍ程
度としたときは、この段差も６００ｎｍ程度となる。こ
のため、メモリセルと周辺回路との間に配線パターンを
施す際に、以下のような課題を生じていた。
【００１６】第１に、メモリセル形成領域および周辺回
路形成領域の全域に堆積したフォトレジスト膜を露光す
る際に、ステッパの焦点深度よりも段差の方が大きくな
ってしまい、高精度の加工を行なうことができないとい
う課題が生じていた。通常のステッパにおいては、この
焦点距離の差を５００ｎｍ以下に抑える必要がある。ま
た、上述の露光時の解像度を向上させるために高ＮＡ(N
umerical Aperture)のステッパを使用するような場合に
は、焦点深度がさらに浅くなるので、段差が大きいと微
細加工が非常に困難となる。
路形成領域の全域に堆積したフォトレジスト膜を露光す
る際に、ステッパの焦点深度よりも段差の方が大きくな
ってしまい、高精度の加工を行なうことができないとい
う課題が生じていた。通常のステッパにおいては、この
焦点距離の差を５００ｎｍ以下に抑える必要がある。ま
た、上述の露光時の解像度を向上させるために高ＮＡ(N
umerical Aperture)のステッパを使用するような場合に
は、焦点深度がさらに浅くなるので、段差が大きいと微
細加工が非常に困難となる。
【００１７】第２に、このようにメモリセル形成領域と
周辺回路形成領域の段差が大きいと、上述のフォトレジ
スト膜を形成する際に、このフォトレジスト膜の膜厚
が、メモリセル形成領域では薄く、周辺回路形成領域で
は厚くなってしまうとう課題が生じていた。メモリ形成
領域でフォトレジスト膜が薄すぎると、その後のエッチ
ング工程でフォトレジスト膜がエッチングされ尽くして
しまい、保護マスクとして十分に機能しないおそれがあ
る。
周辺回路形成領域の段差が大きいと、上述のフォトレジ
スト膜を形成する際に、このフォトレジスト膜の膜厚
が、メモリセル形成領域では薄く、周辺回路形成領域で
は厚くなってしまうとう課題が生じていた。メモリ形成
領域でフォトレジスト膜が薄すぎると、その後のエッチ
ング工程でフォトレジスト膜がエッチングされ尽くして
しまい、保護マスクとして十分に機能しないおそれがあ
る。
【００１８】上述のような従来の技術では、キャパシタ
の静電容量を確保しようとすると、集積回路の微細化・
高集積化が進むほど、電極パターン１５１６の膜厚を厚
くしなければならなくなり、これによりメモリセル形成
領域と周辺回路形成領域の段差も大きくなる。したがっ
て、この段差に伴う上述の課題も、集積回路の微細化・
高集積化が進むほど顕著なものとなる。
の静電容量を確保しようとすると、集積回路の微細化・
高集積化が進むほど、電極パターン１５１６の膜厚を厚
くしなければならなくなり、これによりメモリセル形成
領域と周辺回路形成領域の段差も大きくなる。したがっ
て、この段差に伴う上述の課題も、集積回路の微細化・
高集積化が進むほど顕著なものとなる。
【００１９】なお、このような課題は、ＤＲＡＭの場合
のみならず、半導体装置の集積回路内にキャパシタを形
成する場合には常に生じ得る。
のみならず、半導体装置の集積回路内にキャパシタを形
成する場合には常に生じ得る。
【００２０】以上のような理由から、段差を大きくする
ことなくキャパシタの十分な静電容量を確保することが
できる半導体装置を得るための技術が嘱望されていた。
ことなくキャパシタの十分な静電容量を確保することが
できる半導体装置を得るための技術が嘱望されていた。
【００２１】
（１）第１の発明は、集積回路内に形成されたキャパシ
タを有する半導体装置に関するものである。
タを有する半導体装置に関するものである。
【００２２】この半導体装置は、半導体基板上の中間絶
縁膜を貫通するように形成された開孔部と、この開孔部
の内壁面との間の少なくとも一部に隙間が生じるよう
に、この開孔部内に形成された第１のキャパシタ用電極
と、この第１のキャパシタ用電極の表面を覆うように隙
間内に形成されたキャパシタ用誘電体膜と、このキャパ
シタ用誘電体膜の表面を覆うように隙間内に形成された
第２のキャパシタ用電極とを備えている。
縁膜を貫通するように形成された開孔部と、この開孔部
の内壁面との間の少なくとも一部に隙間が生じるよう
に、この開孔部内に形成された第１のキャパシタ用電極
と、この第１のキャパシタ用電極の表面を覆うように隙
間内に形成されたキャパシタ用誘電体膜と、このキャパ
シタ用誘電体膜の表面を覆うように隙間内に形成された
第２のキャパシタ用電極とを備えている。
【００２３】（２）第２の発明は、集積回路内に形成さ
れたキャパシタを有する半導体装置の製造方法に関する
ものである。
れたキャパシタを有する半導体装置の製造方法に関する
ものである。
【００２４】この半導体装置の製造方法は、前記半導体
基板上の中間絶縁膜を貫通する開孔部を形成する開孔工
程と、この開孔部の内壁面との間に隙間が生じるよう
に、この開孔部内に第１のキャパシタ用電極を形成する
第１の電極形成工程と、この第１のキャパシタ用電極の
表面を覆うように、前記隙間内にキャパシタ用誘電体膜
を形成する成膜工程と、このキャパシタ用誘電体膜の表
面を覆うように、前記隙間内に第２のキャパシタ用電極
を形成する第２の電極形成工程とを備えている。
基板上の中間絶縁膜を貫通する開孔部を形成する開孔工
程と、この開孔部の内壁面との間に隙間が生じるよう
に、この開孔部内に第１のキャパシタ用電極を形成する
第１の電極形成工程と、この第１のキャパシタ用電極の
表面を覆うように、前記隙間内にキャパシタ用誘電体膜
を形成する成膜工程と、このキャパシタ用誘電体膜の表
面を覆うように、前記隙間内に第２のキャパシタ用電極
を形成する第２の電極形成工程とを備えている。
【００２５】（３）第１の発明および第２の発明によれ
ば、開孔部内にキャパシタを形成することができるので
キャパシタ形成領域の膜厚が厚くなることがなく、した
がって、このキャパシタ形成領域と他の領域との段差が
大きくなることもない。
ば、開孔部内にキャパシタを形成することができるので
キャパシタ形成領域の膜厚が厚くなることがなく、した
がって、このキャパシタ形成領域と他の領域との段差が
大きくなることもない。
【００２６】
【発明の実施の形態】以下、この発明の実施の形態につ
いて、図面を用いて説明する。なお、図中、各構成成分
の大きさ、形状および配置関係は、この発明が理解でき
る程度に概略的に示してあるにすぎず、また、以下に説
明する数値的条件は単なる例示にすぎないことを理解さ
れたい。
いて、図面を用いて説明する。なお、図中、各構成成分
の大きさ、形状および配置関係は、この発明が理解でき
る程度に概略的に示してあるにすぎず、また、以下に説
明する数値的条件は単なる例示にすぎないことを理解さ
れたい。
【００２７】第１の実施の形態 まず、この発明の第１の実施の形態について、この発明
をＤＲＡＭに適用する場合を例に採って、図１〜図６を
用いて説明する。
をＤＲＡＭに適用する場合を例に採って、図１〜図６を
用いて説明する。
【００２８】図１は、かかるＤＲＡＭにおけるメモリセ
ルの構造を示す図であり、（Ａ）は平面図、（Ｂ）は
（Ａ）のｂ−ｂ′断面図である。
ルの構造を示す図であり、（Ａ）は平面図、（Ｂ）は
（Ａ）のｂ−ｂ′断面図である。
【００２９】同図に示したように、シリコン基板１００
の表面近傍には素子分離領域１０１で囲まれたアクティ
ブ領域１０２が形成されており、このアクティブ領域１
０２内にはＭＯＳトランジスタのドレイン領域となる拡
散層１０３およびソース領域となる拡散層１０４が形成
されている。また、これらの拡散層１０３，１０４の端
部およびチャネル形成領域１０５の上と素子分離領域１
０１の上とには、ゲート絶縁膜１０６が形成されてい
る。さらに、このゲート絶縁膜１０６の上には、ゲート
電極およびワード線となる電極パターン１０７と、この
電極パターン１０７の側面を覆うサイドウォ−ル１０８
とが形成されている。そして、このシリコン基板１００
の全表面を覆う中間絶縁膜１０９の上には、ビット線１
１０が形成されている。このビット線１１０は、ビット
コンタクト１１１を介して、拡散層１０４と接続されて
いる。また、ビット線１１０の表面上および中間絶縁膜
１０９の露出面上には、中間絶縁膜１１２が形成されて
いる。そして、これらの中間絶縁膜１０９，１１２を貫
通するように、コンタクトホール１１３が形成されてい
る。
の表面近傍には素子分離領域１０１で囲まれたアクティ
ブ領域１０２が形成されており、このアクティブ領域１
０２内にはＭＯＳトランジスタのドレイン領域となる拡
散層１０３およびソース領域となる拡散層１０４が形成
されている。また、これらの拡散層１０３，１０４の端
部およびチャネル形成領域１０５の上と素子分離領域１
０１の上とには、ゲート絶縁膜１０６が形成されてい
る。さらに、このゲート絶縁膜１０６の上には、ゲート
電極およびワード線となる電極パターン１０７と、この
電極パターン１０７の側面を覆うサイドウォ−ル１０８
とが形成されている。そして、このシリコン基板１００
の全表面を覆う中間絶縁膜１０９の上には、ビット線１
１０が形成されている。このビット線１１０は、ビット
コンタクト１１１を介して、拡散層１０４と接続されて
いる。また、ビット線１１０の表面上および中間絶縁膜
１０９の露出面上には、中間絶縁膜１１２が形成されて
いる。そして、これらの中間絶縁膜１０９，１１２を貫
通するように、コンタクトホール１１３が形成されてい
る。
【００３０】コンタクトホール１１３内には、このコン
タクトホール１１３の内壁面との間に隙間が生じるよう
に形成された柱状の第１のキャパシタ用電極１１４とし
ての多結晶シリコンと、この第１のキャパシタ用電極１
１４の表面を覆うように隙間内に形成されたキャパシタ
用誘電体膜１１５としての窒化シリコン膜と、このキャ
パシタ用誘電体膜１１５の表面を覆うように隙間内に埋
設された第２のキャパシタ用電極１１６としての多結晶
シリコンとが設けられている。そして、これらの各部１
１４，１１５，１１６により、キャパシタ１１７が構成
されている。
タクトホール１１３の内壁面との間に隙間が生じるよう
に形成された柱状の第１のキャパシタ用電極１１４とし
ての多結晶シリコンと、この第１のキャパシタ用電極１
１４の表面を覆うように隙間内に形成されたキャパシタ
用誘電体膜１１５としての窒化シリコン膜と、このキャ
パシタ用誘電体膜１１５の表面を覆うように隙間内に埋
設された第２のキャパシタ用電極１１６としての多結晶
シリコンとが設けられている。そして、これらの各部１
１４，１１５，１１６により、キャパシタ１１７が構成
されている。
【００３１】ここで、第１のキャパシタ用電極１１４
は、ドレイン領域となる拡散層１０３と電気的に接続さ
れて、セルコンタクト１１８を構成している。また、第
２のキャパシタ用電極１１６は、中間絶縁膜１１２上に
形成された多結晶シリコンの配線パターン１１９（グラ
ンド線として使用される）に接続されている。
は、ドレイン領域となる拡散層１０３と電気的に接続さ
れて、セルコンタクト１１８を構成している。また、第
２のキャパシタ用電極１１６は、中間絶縁膜１１２上に
形成された多結晶シリコンの配線パターン１１９（グラ
ンド線として使用される）に接続されている。
【００３２】このように、この実施の形態のＤＲＡＭに
よれば、コンタクトホール１１３内にキャパシタ１１７
を作り込む構造となっているので、キャパシタを形成し
た領域の膜厚が厚くなることがなく、したがって、メモ
リセル形成領域と周辺回路形成領域との段差を小さくす
ることができる。このため、メモリセルと周辺回路との
間に図示しない配線パターンを施す際にも、ステッパの
焦点深度に起因して高精度の加工を行なうことができな
くなったり、メモリ形成領域で形成されるフォトレジス
ト膜が薄すぎて保護マスクとして十分に機能しなくなっ
たりすることがない。よって、この実施の形態によれ
ば、ＤＲＡＭの高集積化を容易にすることが可能とな
る。
よれば、コンタクトホール１１３内にキャパシタ１１７
を作り込む構造となっているので、キャパシタを形成し
た領域の膜厚が厚くなることがなく、したがって、メモ
リセル形成領域と周辺回路形成領域との段差を小さくす
ることができる。このため、メモリセルと周辺回路との
間に図示しない配線パターンを施す際にも、ステッパの
焦点深度に起因して高精度の加工を行なうことができな
くなったり、メモリ形成領域で形成されるフォトレジス
ト膜が薄すぎて保護マスクとして十分に機能しなくなっ
たりすることがない。よって、この実施の形態によれ
ば、ＤＲＡＭの高集積化を容易にすることが可能とな
る。
【００３３】次に、このようなＤＲＡＭの製造方法の一
実施形態について、図２および図３を用いて説明する。
実施形態について、図２および図３を用いて説明する。
【００３４】(1) まず、図２（Ａ）に示したように、シ
リコン基板１００の表面の素子分離領域に、通常のエッ
チング技術等を用いて浅いトレンチ溝を形成し、さら
に、このトレンチ溝にＣＶＤ法等で酸化膜を埋め込むこ
とにより、素子分離領域１０１を形成する。ここで、こ
の実施の形態ではＤＲＡＭの集積度を向上させることが
容易となるため（後述）、素子分離法としても高集積度
の集積回路に適した浅トレンチ分離法を採用することと
したが、例えばＬＯＣＯＳ法等の他の方法を使用しても
よいことはもちろんである。
リコン基板１００の表面の素子分離領域に、通常のエッ
チング技術等を用いて浅いトレンチ溝を形成し、さら
に、このトレンチ溝にＣＶＤ法等で酸化膜を埋め込むこ
とにより、素子分離領域１０１を形成する。ここで、こ
の実施の形態ではＤＲＡＭの集積度を向上させることが
容易となるため（後述）、素子分離法としても高集積度
の集積回路に適した浅トレンチ分離法を採用することと
したが、例えばＬＯＣＯＳ法等の他の方法を使用しても
よいことはもちろんである。
【００３５】(2) 次に、図２（Ｂ）に示したように、こ
のシリコン基板１００の全面に熱酸化膜を形成した後で
パターニングすることによりゲート絶縁膜１０６を形成
し、さらに、全面に多結晶シリコン膜を堆積させた後で
パターニングすることにより電極パターン１０７を形成
する。そして、燐あるいはひ素等のイオン注入を行なう
ことにより、ドレイン領域となる拡散層１０３およびソ
ース領域となる拡散層１０４を形成する。その後、この
電極パターン１０７の周囲にＣＶＤ法等を用いて酸化膜
を形成したのちエッチバックすることによりサイドウォ
−ル１０８を得る。これにより、メモリセルのトランス
ファゲートとなるＭＯＳＦＥＴを得ることができる。続
いて、このシリコン基板１００の全面に、例えばひ素・
燐を高濃度に含んだ酸化膜（ＢＰＳＧ）をＣＶＤ法等を
用いて堆積させることにより、中間絶縁膜１０９を形成
する。そして、通常のＣＶＤ法やフォトリソグラフィー
技術等を用いて、ビットコンタクト１１１およびビット
線１１０を形成する（図２では図示せず）。さらに、中
間絶縁膜１０９およびビット線１１０の表面に、ＢＰＳ
ＧをＣＶＤ法等で堆積させることにより、中間絶縁膜１
１２を形成する。
のシリコン基板１００の全面に熱酸化膜を形成した後で
パターニングすることによりゲート絶縁膜１０６を形成
し、さらに、全面に多結晶シリコン膜を堆積させた後で
パターニングすることにより電極パターン１０７を形成
する。そして、燐あるいはひ素等のイオン注入を行なう
ことにより、ドレイン領域となる拡散層１０３およびソ
ース領域となる拡散層１０４を形成する。その後、この
電極パターン１０７の周囲にＣＶＤ法等を用いて酸化膜
を形成したのちエッチバックすることによりサイドウォ
−ル１０８を得る。これにより、メモリセルのトランス
ファゲートとなるＭＯＳＦＥＴを得ることができる。続
いて、このシリコン基板１００の全面に、例えばひ素・
燐を高濃度に含んだ酸化膜（ＢＰＳＧ）をＣＶＤ法等を
用いて堆積させることにより、中間絶縁膜１０９を形成
する。そして、通常のＣＶＤ法やフォトリソグラフィー
技術等を用いて、ビットコンタクト１１１およびビット
線１１０を形成する（図２では図示せず）。さらに、中
間絶縁膜１０９およびビット線１１０の表面に、ＢＰＳ
ＧをＣＶＤ法等で堆積させることにより、中間絶縁膜１
１２を形成する。
【００３６】(3) 続いて、図２（Ｃ）に示したように、
通常のエッチング技術等を用い、中間絶縁膜１０９，１
１２を貫通させてコンタクトホール１１３を形成するこ
とにより、ドレイン領域となる拡散層１０３を露出させ
る。そして、このコンタクトホール１１３の内部および
中間絶縁膜１１２の表面に、窒化シリコン膜２０１を形
成する。
通常のエッチング技術等を用い、中間絶縁膜１０９，１
１２を貫通させてコンタクトホール１１３を形成するこ
とにより、ドレイン領域となる拡散層１０３を露出させ
る。そして、このコンタクトホール１１３の内部および
中間絶縁膜１１２の表面に、窒化シリコン膜２０１を形
成する。
【００３７】この窒化シリコン膜２０１を形成するに
は、例えば減圧ＣＶＤ法を使用する場合であれば、０．
１〜１０Ｔｏｒｒ、７００℃の条件下で、ジクロルシラ
ンガス（ＳｉＣｌ2 Ｈ2 ）とアンモニアガス（ＮＨ3 ）
とを１：３の混合比で導入すればよい。この減圧ＣＶＤ
法を用いることにより、コンタクトホール１１３内に堆
積される窒化シリコン膜２０１の膜厚精度を高くするこ
とができ、コンタクトホール１１３の内壁部および底面
（拡散層１０３を露出面）のカバレージを良好なものと
することができる。ただし、この窒化シリコン膜２０１
は、他の堆積方法を用いても形成できることはもちろん
である。
は、例えば減圧ＣＶＤ法を使用する場合であれば、０．
１〜１０Ｔｏｒｒ、７００℃の条件下で、ジクロルシラ
ンガス（ＳｉＣｌ2 Ｈ2 ）とアンモニアガス（ＮＨ3 ）
とを１：３の混合比で導入すればよい。この減圧ＣＶＤ
法を用いることにより、コンタクトホール１１３内に堆
積される窒化シリコン膜２０１の膜厚精度を高くするこ
とができ、コンタクトホール１１３の内壁部および底面
（拡散層１０３を露出面）のカバレージを良好なものと
することができる。ただし、この窒化シリコン膜２０１
は、他の堆積方法を用いても形成できることはもちろん
である。
【００３８】この窒化シリコン膜２０１の膜厚は、後の
工程で形成される第２のキャパシタ用電極１１６の厚さ
を決定する。この膜厚は、特に限定されるものではない
が、例えば５０ｎｍ程度とすることが望ましい。これ
は、窒化シリコン膜２０１の膜厚が薄すぎると第２のキ
ャパシタ用電極１１６の膜厚が薄くなって高抵抗になっ
てしまう一方、この窒化シリコン膜２０１の膜厚が厚す
ぎると第１のキャパシタ１１４の膜厚が薄くなって高抵
抗になってしまうからである。
工程で形成される第２のキャパシタ用電極１１６の厚さ
を決定する。この膜厚は、特に限定されるものではない
が、例えば５０ｎｍ程度とすることが望ましい。これ
は、窒化シリコン膜２０１の膜厚が薄すぎると第２のキ
ャパシタ用電極１１６の膜厚が薄くなって高抵抗になっ
てしまう一方、この窒化シリコン膜２０１の膜厚が厚す
ぎると第１のキャパシタ１１４の膜厚が薄くなって高抵
抗になってしまうからである。
【００３９】(4) 次に、図３（Ａ）に示したように、通
常の異方性エッチング等を用いて中間絶縁膜１１２の表
面およびコンタクトホール１１３の底面に堆積された窒
化シリコン膜２０１を除去し、コンタクトホール１１３
の内壁面にのみ窒化シリコン膜２０１を残す。そして、
このコンタクトホール１１３内および中間絶縁膜１１２
の表面に、多結晶シリコン膜３０１を堆積させる。この
多結晶シリコン膜３０１の堆積は、ＣＶＤ法を使用する
場合であれば、例えば、４００ｍＴｏｒｒ、６００℃の
条件下で、シランガス（ＳｉＨ4 ）とホスフィンガス
（ＰＨ3 ）とを６：１の混合比で導入すればよい。
常の異方性エッチング等を用いて中間絶縁膜１１２の表
面およびコンタクトホール１１３の底面に堆積された窒
化シリコン膜２０１を除去し、コンタクトホール１１３
の内壁面にのみ窒化シリコン膜２０１を残す。そして、
このコンタクトホール１１３内および中間絶縁膜１１２
の表面に、多結晶シリコン膜３０１を堆積させる。この
多結晶シリコン膜３０１の堆積は、ＣＶＤ法を使用する
場合であれば、例えば、４００ｍＴｏｒｒ、６００℃の
条件下で、シランガス（ＳｉＨ4 ）とホスフィンガス
（ＰＨ3 ）とを６：１の混合比で導入すればよい。
【００４０】(5) そして、図３（Ｂ）に示したように、
通常の異方性エッチング等を用い、中間絶縁膜１１２の
表面に堆積された多結晶シリコン膜３０１を除去する。
通常の異方性エッチング等を用い、中間絶縁膜１１２の
表面に堆積された多結晶シリコン膜３０１を除去する。
【００４１】(6) 続いて、図３（Ｃ）に示したように、
例えば熱リン酸を用いたエッチング等により、コンタク
トホール１１３内の窒化シリコン２０１を除去する。こ
れにより、第１のキャパシタ用電極１１４を得ることが
できる。
例えば熱リン酸を用いたエッチング等により、コンタク
トホール１１３内の窒化シリコン２０１を除去する。こ
れにより、第１のキャパシタ用電極１１４を得ることが
できる。
【００４２】(7) そして、第１のキャパシタ用電極１１
４の表面に窒化シリコン膜を堆積させることによりキャ
パシタ用誘電体膜１１５を形成する（図３では図示せ
ず）。この窒化シリコン膜の堆積は、例えば減圧ＣＶＤ
法を使用する場合であれば、０．１〜１０Ｔｏｒｒ、７
００℃の条件下で、ジクロルシランガス（ＳｉＣｌ2 Ｈ
2 ）とアンモニアガス（ＮＨ3 ）とを１：３の混合比で
導入することによって行なうことができる。
４の表面に窒化シリコン膜を堆積させることによりキャ
パシタ用誘電体膜１１５を形成する（図３では図示せ
ず）。この窒化シリコン膜の堆積は、例えば減圧ＣＶＤ
法を使用する場合であれば、０．１〜１０Ｔｏｒｒ、７
００℃の条件下で、ジクロルシランガス（ＳｉＣｌ2 Ｈ
2 ）とアンモニアガス（ＮＨ3 ）とを１：３の混合比で
導入することによって行なうことができる。
【００４３】(8) その後、コンタクトホール１１３の隙
間および中間絶縁膜１１２の表面に多結晶シリコンを堆
積させたあとで、中間絶縁膜１１２上の多結晶シリコン
をパターニングすることにより、第２のキャパシタ電極
１１６および配線パターン１１９を形成し、図１に示し
たようなＤＲＡＭのメモリセルを得る。
間および中間絶縁膜１１２の表面に多結晶シリコンを堆
積させたあとで、中間絶縁膜１１２上の多結晶シリコン
をパターニングすることにより、第２のキャパシタ電極
１１６および配線パターン１１９を形成し、図１に示し
たようなＤＲＡＭのメモリセルを得る。
【００４４】ここで、多結晶シリコンの堆積は、ＣＶＤ
法を使用する場合であれば、例えば、４００ｍＴｏｒ
ｒ、６００℃の条件下で、シランガス（ＳｉＨ4 ）とホ
スフィンガス（ＰＨ3 ）とを６：１の混合比で導入すれ
ばよい。
法を使用する場合であれば、例えば、４００ｍＴｏｒ
ｒ、６００℃の条件下で、シランガス（ＳｉＨ4 ）とホ
スフィンガス（ＰＨ3 ）とを６：１の混合比で導入すれ
ばよい。
【００４５】(9) 最後に、図示しない保護膜やメタル配
線等を形成して、ＤＲＡＭを完成する。
線等を形成して、ＤＲＡＭを完成する。
【００４６】このようなＤＲＡＭの製造方法によれば、
第１のキャパシタ用電極１１４を自己整合的に形成する
ことができる（上記工程(4) 参照）。このため、キャパ
シタ１１７を製造する工程でフォトリソグラフィー技術
を用いたパターニングを行なう必要がなく（図１６
（Ｄ）参照）、全面をエッチバックするエッチング工程
だけでよいため（上記工程(5) 参照）、製造工程を簡略
化することができ、したがって製造コストを低減するこ
とができる。
第１のキャパシタ用電極１１４を自己整合的に形成する
ことができる（上記工程(4) 参照）。このため、キャパ
シタ１１７を製造する工程でフォトリソグラフィー技術
を用いたパターニングを行なう必要がなく（図１６
（Ｄ）参照）、全面をエッチバックするエッチング工程
だけでよいため（上記工程(5) 参照）、製造工程を簡略
化することができ、したがって製造コストを低減するこ
とができる。
【００４７】次に、図１に示したＤＲＡＭの他の製造方
法について、図４〜図６を用いて説明する。
法について、図４〜図６を用いて説明する。
【００４８】(a) まず、図４（Ａ）に示したように、シ
リコン基板１００の表面の素子分離領域に、通常のエッ
チング技術等を用いて浅いトレンチ溝を形成し、さら
に、このトレンチ溝にＣＶＤ法等で酸化膜を埋め込むこ
とにより、素子分離領域１０１を形成する。なお、例え
ばＬＯＣＯＳ法等の他の方法を使用してもよいことはも
ちろんである。
リコン基板１００の表面の素子分離領域に、通常のエッ
チング技術等を用いて浅いトレンチ溝を形成し、さら
に、このトレンチ溝にＣＶＤ法等で酸化膜を埋め込むこ
とにより、素子分離領域１０１を形成する。なお、例え
ばＬＯＣＯＳ法等の他の方法を使用してもよいことはも
ちろんである。
【００４９】(b) 次に、図４（Ｂ）に示したように、こ
のシリコン基板１００の全面に熱酸化膜を形成した後で
パターニングすることによりゲート絶縁膜１０６を形成
し、さらに、全面に多結晶シリコン膜を堆積させた後で
パターニングすることにより電極パターン１０７を形成
する。そして、燐あるいはひ素等のイオン注入を行なう
ことにより、ドレイン領域となる拡散層１０３およびソ
ース領域となる拡散層１０４を形成する。その後、この
電極パターン１０７の周囲にＣＶＤ法等を用いて酸化膜
を形成した後でエッチバックすることによりサイドウォ
−ル１０８を得る。これにより、メモリセルのトランス
ファゲートとなるＭＯＳＦＥＴを得ることができる。続
いて、このシリコン基板１００の全面に、例えばひ素・
燐を高濃度に含んだ酸化膜（ＢＰＳＧ）をＣＶＤ法等を
用いて堆積させることにより、中間絶縁膜１０９を形成
する。次に、通常のエッチング技術、ＣＶＤ法およびフ
ォトリソグラフィー技術等を用いて、ビットコンタクト
１１１およびビット線１１０を形成する（図４では図示
せず）。そして、中間絶縁膜１０９およびビット線１１
０の表面にＢＰＳＧをＣＶＤ法等で堆積させることによ
って中間絶縁膜１１２を形成し、さらに、この中間絶縁
膜１１２の表面に、減圧ＣＶＤ法等によって、膜厚が例
えば５０ｎｍ程度の窒化シリコン膜４０１を堆積する。
のシリコン基板１００の全面に熱酸化膜を形成した後で
パターニングすることによりゲート絶縁膜１０６を形成
し、さらに、全面に多結晶シリコン膜を堆積させた後で
パターニングすることにより電極パターン１０７を形成
する。そして、燐あるいはひ素等のイオン注入を行なう
ことにより、ドレイン領域となる拡散層１０３およびソ
ース領域となる拡散層１０４を形成する。その後、この
電極パターン１０７の周囲にＣＶＤ法等を用いて酸化膜
を形成した後でエッチバックすることによりサイドウォ
−ル１０８を得る。これにより、メモリセルのトランス
ファゲートとなるＭＯＳＦＥＴを得ることができる。続
いて、このシリコン基板１００の全面に、例えばひ素・
燐を高濃度に含んだ酸化膜（ＢＰＳＧ）をＣＶＤ法等を
用いて堆積させることにより、中間絶縁膜１０９を形成
する。次に、通常のエッチング技術、ＣＶＤ法およびフ
ォトリソグラフィー技術等を用いて、ビットコンタクト
１１１およびビット線１１０を形成する（図４では図示
せず）。そして、中間絶縁膜１０９およびビット線１１
０の表面にＢＰＳＧをＣＶＤ法等で堆積させることによ
って中間絶縁膜１１２を形成し、さらに、この中間絶縁
膜１１２の表面に、減圧ＣＶＤ法等によって、膜厚が例
えば５０ｎｍ程度の窒化シリコン膜４０１を堆積する。
【００５０】(c) 続いて、図４（Ｃ）に示したように、
通常のエッチング技術等を用い、中間絶縁膜１０９，１
１２を貫通させてコンタクトホール１１３を形成するこ
とにより、ドレイン領域となる拡散層１０３を露出させ
る。そして、例えば減圧ＣＶＤ法等により、このコンタ
クトホール１１３内に、窒化シリコン膜４０２を形成す
る。
通常のエッチング技術等を用い、中間絶縁膜１０９，１
１２を貫通させてコンタクトホール１１３を形成するこ
とにより、ドレイン領域となる拡散層１０３を露出させ
る。そして、例えば減圧ＣＶＤ法等により、このコンタ
クトホール１１３内に、窒化シリコン膜４０２を形成す
る。
【００５１】(d) 次に、図５（Ａ）に示したように、通
常の異方性エッチング等を用いて、コンタクトホール１
１３の底面に堆積された窒化シリコン膜２０１が除去さ
れるまでエッチングを行なう。このとき、中間絶縁膜１
１２の表面およびコンタクトホール１１３の内壁面には
窒化シリコン膜２０１が残される。そして、このコンタ
クトホール１１３内および中間絶縁膜１１２の表面に、
例えばＣＶＤ法等を用いて酸化シリコン膜５０１を堆積
させる。
常の異方性エッチング等を用いて、コンタクトホール１
１３の底面に堆積された窒化シリコン膜２０１が除去さ
れるまでエッチングを行なう。このとき、中間絶縁膜１
１２の表面およびコンタクトホール１１３の内壁面には
窒化シリコン膜２０１が残される。そして、このコンタ
クトホール１１３内および中間絶縁膜１１２の表面に、
例えばＣＶＤ法等を用いて酸化シリコン膜５０１を堆積
させる。
【００５２】この酸化シリコン膜５０１の膜厚は、後の
工程で形成される第２のキャパシタ用電極１１６の厚さ
を決定するので、第１のキャパシタ用電極１１４および
第２のキャパシタ用電極１１６の抵抗をそれぞれ良好な
ものとするためには、例えば５０ｎｍ程度とすることが
望ましい。
工程で形成される第２のキャパシタ用電極１１６の厚さ
を決定するので、第１のキャパシタ用電極１１４および
第２のキャパシタ用電極１１６の抵抗をそれぞれ良好な
ものとするためには、例えば５０ｎｍ程度とすることが
望ましい。
【００５３】(e) その後、図５（Ｂ）に示したように、
通常の異方性エッチング等を用いて、コンタクトホール
１１３の底部および中間絶縁膜１１２の表面に堆積され
た酸化シリコン膜５０１のみを除去する。そして、例え
ばＣＶＤ法等を用いて、コンタクトホール１１３内およ
び中間絶縁膜１１２の表面に多結晶シリコン５０２を堆
積させる。このとき、ＣＶＤ法で多結晶シリコン５０２
を堆積するであれば、例えば、４００ｍＴｏｒｒ、６０
０℃の条件下でシランガス（ＳｉＨ4 ）とホスフィンガ
ス（ＰＨ3 ）とを６：１の混合比で導入すればよい。
通常の異方性エッチング等を用いて、コンタクトホール
１１３の底部および中間絶縁膜１１２の表面に堆積され
た酸化シリコン膜５０１のみを除去する。そして、例え
ばＣＶＤ法等を用いて、コンタクトホール１１３内およ
び中間絶縁膜１１２の表面に多結晶シリコン５０２を堆
積させる。このとき、ＣＶＤ法で多結晶シリコン５０２
を堆積するであれば、例えば、４００ｍＴｏｒｒ、６０
０℃の条件下でシランガス（ＳｉＨ4 ）とホスフィンガ
ス（ＰＨ3 ）とを６：１の混合比で導入すればよい。
【００５４】(f) そして、図６（Ａ）に示したように、
通常の異方性エッチング等を用い、中間絶縁膜１１２の
表面に堆積された多結晶シリコン膜５０２を除去する。
これにより、第１のキャパシタ用電極１１４を得ること
ができる。さらに、コンタクトホール１１３内の酸化シ
リコン膜５０１を、例えばふっ酸を用いたエッチングに
よって除去する。ここで、ふっ酸によるエッチングを用
いた場合には、窒化シリコン膜４０２がふっ酸に対する
耐性を有していることにより、中間絶縁膜１１２の表面
およびコンタクトホール１１３の内壁部をエッチングせ
ずに残すことができる。
通常の異方性エッチング等を用い、中間絶縁膜１１２の
表面に堆積された多結晶シリコン膜５０２を除去する。
これにより、第１のキャパシタ用電極１１４を得ること
ができる。さらに、コンタクトホール１１３内の酸化シ
リコン膜５０１を、例えばふっ酸を用いたエッチングに
よって除去する。ここで、ふっ酸によるエッチングを用
いた場合には、窒化シリコン膜４０２がふっ酸に対する
耐性を有していることにより、中間絶縁膜１１２の表面
およびコンタクトホール１１３の内壁部をエッチングせ
ずに残すことができる。
【００５５】(g) 続いて、図６（Ｂ）に示したように、
例えば熱リン酸を用いたエッチング等により、コンタク
トホール１１３内の窒化シリコン４０２を除去する。そ
して、第１のキャパシタ用電極１１４の表面に窒化シリ
コン膜を堆積させることによりキャパシタ用誘電体膜１
１５を形成する（図６では図示せず）。この窒化シリコ
ン膜の堆積は、例えば減圧ＣＶＤ法を使用する場合であ
れば、０．１〜１０Ｔｏｒｒ、７００℃の条件下で、ジ
クロルシランガス（ＳｉＣｌ2 Ｈ2 ）とアンモニアガス
（ＮＨ3 ）とを１：３の混合比で導入することによって
行なうことができる。
例えば熱リン酸を用いたエッチング等により、コンタク
トホール１１３内の窒化シリコン４０２を除去する。そ
して、第１のキャパシタ用電極１１４の表面に窒化シリ
コン膜を堆積させることによりキャパシタ用誘電体膜１
１５を形成する（図６では図示せず）。この窒化シリコ
ン膜の堆積は、例えば減圧ＣＶＤ法を使用する場合であ
れば、０．１〜１０Ｔｏｒｒ、７００℃の条件下で、ジ
クロルシランガス（ＳｉＣｌ2 Ｈ2 ）とアンモニアガス
（ＮＨ3 ）とを１：３の混合比で導入することによって
行なうことができる。
【００５６】(h) その後、コンタクトホール１１３の隙
間および中間絶縁膜１１２の表面に多結晶シリコンを堆
積させたあとで、中間絶縁膜１１２上の多結晶シリコン
をパターニングすることにより、第２のキャパシタ電極
１１６および配線パターン１１９を形成し、図１に示し
たようなＤＲＡＭのメモリセルを得る。
間および中間絶縁膜１１２の表面に多結晶シリコンを堆
積させたあとで、中間絶縁膜１１２上の多結晶シリコン
をパターニングすることにより、第２のキャパシタ電極
１１６および配線パターン１１９を形成し、図１に示し
たようなＤＲＡＭのメモリセルを得る。
【００５７】ここで、多結晶シリコンの堆積は、ＣＶＤ
法を使用する場合であれば、例えば、４００ｍＴｏｒ
ｒ、６００℃の条件下でシランガス（ＳｉＨ4 ）とホス
フィンガス（ＰＨ3 ）とを６：１の混合比で導入すれば
よい。
法を使用する場合であれば、例えば、４００ｍＴｏｒ
ｒ、６００℃の条件下でシランガス（ＳｉＨ4 ）とホス
フィンガス（ＰＨ3 ）とを６：１の混合比で導入すれば
よい。
【００５８】(i) 最後に、図示しない保護膜やメタル配
線等を形成して、ＤＲＡＭを完成する。
線等を形成して、ＤＲＡＭを完成する。
【００５９】このようなＤＲＡＭの製造方法によれば、
上述の製造方法（図２および図３参照）と同様、第１の
キャパシタ用電極１１４を自己整合的に形成することが
できるので、製造工程を簡略化することができ、したが
って製造コストを低減することができる。
上述の製造方法（図２および図３参照）と同様、第１の
キャパシタ用電極１１４を自己整合的に形成することが
できるので、製造工程を簡略化することができ、したが
って製造コストを低減することができる。
【００６０】また、ふっ酸を用いて酸化シリコン膜５０
１をエッチングすることとしたので、エッチング時間の
短縮と歩留の向上とを図ることができる。
１をエッチングすることとしたので、エッチング時間の
短縮と歩留の向上とを図ることができる。
【００６１】第２の実施の形態 次に、この発明の第２の実施の形態について、この発明
をＤＲＡＭに適用する場合を例に採って、図７〜図１０
を用いて説明する。
をＤＲＡＭに適用する場合を例に採って、図７〜図１０
を用いて説明する。
【００６２】図７は、かかるＤＲＡＭにおけるメモリセ
ルの構造を示す図であり、（Ａ）は平面図、（Ｂ）は
（Ａ）のｃ−ｃ′断面図である。
ルの構造を示す図であり、（Ａ）は平面図、（Ｂ）は
（Ａ）のｃ−ｃ′断面図である。
【００６３】同図に示したように、シリコン基板７００
の表面近傍には素子分離領域７０１で囲まれたアクティ
ブ領域７０２が形成されており、このアクティブ領域７
０２内にはＭＯＳトランジスタのドレイン領域となる拡
散層７０３およびソース領域となる拡散層７０４が形成
されている。また、これらの拡散層７０３，７０４の端
部およびチャネル形成領域７０５の上と素子分離領域７
０１の上とには、ゲート絶縁膜７０６が形成されてい
る。さらに、このゲート絶縁膜７０６の上には、ゲート
電極およびワード線となる電極パターン７０７と、この
電極パターン７０７の側面を覆うサイドウォ−ル７０８
と、電極パターン７０７の上面を覆う酸化シリコン膜パ
ターン７２０とが形成されている。そして、このシリコ
ン基板７００の全表面を覆う中間絶縁膜７０９の上に
は、ビット線７１０が形成されている。このビット線７
１０は、ビットコンタクト７１１を介して、拡散層７０
４と接続されている。また、ビット線７１０の表面およ
び中間絶縁膜７０９の露出面には、中間絶縁膜７１２が
形成されている。
の表面近傍には素子分離領域７０１で囲まれたアクティ
ブ領域７０２が形成されており、このアクティブ領域７
０２内にはＭＯＳトランジスタのドレイン領域となる拡
散層７０３およびソース領域となる拡散層７０４が形成
されている。また、これらの拡散層７０３，７０４の端
部およびチャネル形成領域７０５の上と素子分離領域７
０１の上とには、ゲート絶縁膜７０６が形成されてい
る。さらに、このゲート絶縁膜７０６の上には、ゲート
電極およびワード線となる電極パターン７０７と、この
電極パターン７０７の側面を覆うサイドウォ−ル７０８
と、電極パターン７０７の上面を覆う酸化シリコン膜パ
ターン７２０とが形成されている。そして、このシリコ
ン基板７００の全表面を覆う中間絶縁膜７０９の上に
は、ビット線７１０が形成されている。このビット線７
１０は、ビットコンタクト７１１を介して、拡散層７０
４と接続されている。また、ビット線７１０の表面およ
び中間絶縁膜７０９の露出面には、中間絶縁膜７１２が
形成されている。
【００６４】そして、これらの中間絶縁膜７０９，７１
２を貫通させて、拡散層７０３の表面、酸化膜７２０の
端部およびサイドウォ−ル７０８が露出するように、コ
ンタクトホール７１３が形成されている。
２を貫通させて、拡散層７０３の表面、酸化膜７２０の
端部およびサイドウォ−ル７０８が露出するように、コ
ンタクトホール７１３が形成されている。
【００６５】コンタクトホール７１３内には、このコン
タクトホール７１３の内壁面との間に隙間が生じるよう
に形成された第１のキャパシタ用電極７１４としての多
結晶シリコンと、この第１のキャパシタ用電極７１４の
表面を覆うように隙間内に形成されたキャパシタ用誘電
体膜７１５としての窒化シリコン膜と、このキャパシタ
用誘電体膜７１５の表面を覆うように隙間内に埋設され
た第２のキャパシタ用電極７１６としての多結晶シリコ
ンとが設けられている。そして、これらの各部７１４，
７１５，７１６により、キャパシタ７１７が構成されて
いる。
タクトホール７１３の内壁面との間に隙間が生じるよう
に形成された第１のキャパシタ用電極７１４としての多
結晶シリコンと、この第１のキャパシタ用電極７１４の
表面を覆うように隙間内に形成されたキャパシタ用誘電
体膜７１５としての窒化シリコン膜と、このキャパシタ
用誘電体膜７１５の表面を覆うように隙間内に埋設され
た第２のキャパシタ用電極７１６としての多結晶シリコ
ンとが設けられている。そして、これらの各部７１４，
７１５，７１６により、キャパシタ７１７が構成されて
いる。
【００６６】ここで、第１のキャパシタ用電極７１４
は、ドレイン領域となる拡散層７０３と電気的に接続さ
れて、セルコンタクト７１８を構成している。また、第
２のキャパシタ用電極７１６は、中間絶縁膜７１２上に
形成された多結晶シリコンの配線パターン７１９（グラ
ンド線として使用される）に接続されている。
は、ドレイン領域となる拡散層７０３と電気的に接続さ
れて、セルコンタクト７１８を構成している。また、第
２のキャパシタ用電極７１６は、中間絶縁膜７１２上に
形成された多結晶シリコンの配線パターン７１９（グラ
ンド線として使用される）に接続されている。
【００６７】なお、拡散層７０３，７０４、酸化シリコ
ン膜パターン７２０およびサイドウォ−ル７０８のうち
コンタクトホール７１３を形成しない部分には窒化シリ
コン膜７２１が形成されているが、これは後述する製造
工程上の便宜から設けられたものである。
ン膜パターン７２０およびサイドウォ−ル７０８のうち
コンタクトホール７１３を形成しない部分には窒化シリ
コン膜７２１が形成されているが、これは後述する製造
工程上の便宜から設けられたものである。
【００６８】このように、この実施の形態のＤＲＡＭに
よれば、上述の第１の実施の形態と同様、コンタクトホ
ール７１３内にキャパシタ７１７を作り込む構造となっ
ているので、メモリセル形成領域と周辺回路形成領域と
の段差を小さくすることができ、このため、ＤＲＡＭの
高集積化を容易にすることが可能となる。
よれば、上述の第１の実施の形態と同様、コンタクトホ
ール７１３内にキャパシタ７１７を作り込む構造となっ
ているので、メモリセル形成領域と周辺回路形成領域と
の段差を小さくすることができ、このため、ＤＲＡＭの
高集積化を容易にすることが可能となる。
【００６９】また、コンタクトホール７１３を、サイド
ウォ−ル７０８および酸化膜７２０の端部が露出するま
で広げたので、第１のキャパシタ用電極７１４の表面積
を上述した第１の実施の形態よりもさらに広くすること
ができる。したがって、ＤＲＡＭの集積度を非常に高く
したような場合でも、十分な静電容量を得ることができ
る。
ウォ−ル７０８および酸化膜７２０の端部が露出するま
で広げたので、第１のキャパシタ用電極７１４の表面積
を上述した第１の実施の形態よりもさらに広くすること
ができる。したがって、ＤＲＡＭの集積度を非常に高く
したような場合でも、十分な静電容量を得ることができ
る。
【００７０】次に、このようなＤＲＡＭの製造方法の一
実施形態について、図８〜図１０を用いて説明する。
実施形態について、図８〜図１０を用いて説明する。
【００７１】(A) まず、図８（Ａ）に示したように、シ
リコン基板７００の表面の素子分離領域に、通常のエッ
チング技術等を用いて浅いトレンチ溝を形成し、さら
に、このトレンチ溝にＣＶＤ法等で酸化膜を埋め込むこ
とにより、素子分離領域７０１を形成する。なお、上述
の第１の実施の形態と同様、他の方法を使用してもよい
ことはもちろんである。
リコン基板７００の表面の素子分離領域に、通常のエッ
チング技術等を用いて浅いトレンチ溝を形成し、さら
に、このトレンチ溝にＣＶＤ法等で酸化膜を埋め込むこ
とにより、素子分離領域７０１を形成する。なお、上述
の第１の実施の形態と同様、他の方法を使用してもよい
ことはもちろんである。
【００７２】(B) 次に、図８（Ｂ）に示したように、こ
のシリコン基板７００の全面に熱酸化膜を形成した後で
パターニングすることによりゲート絶縁膜７０６を形成
し、さらに、全面に多結晶シリコン膜および酸化シリコ
ン膜を堆積させた後でパターニングすることにより電極
パターン７０７および酸化シリコン膜パターン７２０を
形成する。そして、燐あるいはひ素等のイオン注入を行
なうことにより、ドレイン領域となる拡散層７０３およ
びソース領域となる拡散層７０４を形成する。その後、
電極パターン７０７の周囲にＣＶＤ法等を用いて酸化膜
を形成したのちエッチバックすることにより、サイドウ
ォ−ル７０８を得る。これにより、メモリセルのトラン
スファゲートとなるＭＯＳＦＥＴを得ることができる。
続いて、減圧ＣＶＤ法等を使用して、シリコン基板７０
０の全面に窒化シリコン膜７２１を堆積させる。なお、
この窒化シリコン膜７２１は、後の工程(C) でコンタク
トホール７１３を形成する際に、エッチングのストッパ
として使用する。
のシリコン基板７００の全面に熱酸化膜を形成した後で
パターニングすることによりゲート絶縁膜７０６を形成
し、さらに、全面に多結晶シリコン膜および酸化シリコ
ン膜を堆積させた後でパターニングすることにより電極
パターン７０７および酸化シリコン膜パターン７２０を
形成する。そして、燐あるいはひ素等のイオン注入を行
なうことにより、ドレイン領域となる拡散層７０３およ
びソース領域となる拡散層７０４を形成する。その後、
電極パターン７０７の周囲にＣＶＤ法等を用いて酸化膜
を形成したのちエッチバックすることにより、サイドウ
ォ−ル７０８を得る。これにより、メモリセルのトラン
スファゲートとなるＭＯＳＦＥＴを得ることができる。
続いて、減圧ＣＶＤ法等を使用して、シリコン基板７０
０の全面に窒化シリコン膜７２１を堆積させる。なお、
この窒化シリコン膜７２１は、後の工程(C) でコンタク
トホール７１３を形成する際に、エッチングのストッパ
として使用する。
【００７３】その後、このシリコン基板７００の全面
に、例えばひ素・燐を高濃度に含んだ酸化膜（ＢＰＳ
Ｇ）をＣＶＤ法等を用いて堆積させることによって、中
間絶縁膜７０９を形成する。次に、通常のエッチング技
術、ＣＶＤ法およびフォトリソグラフィー技術等を用い
て、ビットコンタクト７１１およびビット線７１０を形
成する（図８では図示せず）。さらに、中間絶縁膜７０
９およびビット線７１０の表面に、ＢＰＳＧをＣＶＤ法
等で堆積させることによって、中間絶縁膜７１２を形成
する。
に、例えばひ素・燐を高濃度に含んだ酸化膜（ＢＰＳ
Ｇ）をＣＶＤ法等を用いて堆積させることによって、中
間絶縁膜７０９を形成する。次に、通常のエッチング技
術、ＣＶＤ法およびフォトリソグラフィー技術等を用い
て、ビットコンタクト７１１およびビット線７１０を形
成する（図８では図示せず）。さらに、中間絶縁膜７０
９およびビット線７１０の表面に、ＢＰＳＧをＣＶＤ法
等で堆積させることによって、中間絶縁膜７１２を形成
する。
【００７４】(C) 続いて、図８（Ｃ）に示したように、
例えばふっ酸等を用いて、コンタクトホール７１３を形
成する領域をエッチングする。このとき、ふっ酸等をエ
ッチャントと使用することにより、酸化シリコン膜で形
成された部分（すなわち中間絶縁膜７０９，７１２の部
分）のみが除去され、窒化シリコン膜７２１は除去され
ずに露出する。
例えばふっ酸等を用いて、コンタクトホール７１３を形
成する領域をエッチングする。このとき、ふっ酸等をエ
ッチャントと使用することにより、酸化シリコン膜で形
成された部分（すなわち中間絶縁膜７０９，７１２の部
分）のみが除去され、窒化シリコン膜７２１は除去され
ずに露出する。
【００７５】次に、この窒化シリコン膜７２１の露出部
分を例えば熱リン酸等を用いたエッチングによって除去
することによって拡散層７０３を露出させ、コンタクト
ホール７１３を完成する。このとき、熱リン酸等をエッ
チャントとして使用することにより、窒化シリコン膜７
２１の露出部分のみが除去され、その下の酸化シリコン
膜パターン７２０やサイドウォ−ル７０８に与えるダメ
ージは小さい。
分を例えば熱リン酸等を用いたエッチングによって除去
することによって拡散層７０３を露出させ、コンタクト
ホール７１３を完成する。このとき、熱リン酸等をエッ
チャントとして使用することにより、窒化シリコン膜７
２１の露出部分のみが除去され、その下の酸化シリコン
膜パターン７２０やサイドウォ−ル７０８に与えるダメ
ージは小さい。
【００７６】(D) 次に、図９（Ａ）に示したように、減
圧ＣＶＤ法等を用いて、中間絶縁膜７１２の表面および
コンタクトホール７１３の内壁面・底面に、窒化シリコ
ン膜９０１を堆積させる。この窒化シリコン膜９０１
は、後の工程で形成する第２のキャパシタ用電極７１６
の膜厚を決定するので、この第２のキャパシタ用電極の
抵抗値を低く抑えて電極として機能させるためには、通
常少なくとも５０ｎｍ程度は必要となる。この実施の形
態では、セルコンタクト７１８の短辺（図７（Ａ）参
照）の４分の１程度の膜厚で、この窒化シリコン膜９０
１を堆積させる。
圧ＣＶＤ法等を用いて、中間絶縁膜７１２の表面および
コンタクトホール７１３の内壁面・底面に、窒化シリコ
ン膜９０１を堆積させる。この窒化シリコン膜９０１
は、後の工程で形成する第２のキャパシタ用電極７１６
の膜厚を決定するので、この第２のキャパシタ用電極の
抵抗値を低く抑えて電極として機能させるためには、通
常少なくとも５０ｎｍ程度は必要となる。この実施の形
態では、セルコンタクト７１８の短辺（図７（Ａ）参
照）の４分の１程度の膜厚で、この窒化シリコン膜９０
１を堆積させる。
【００７７】(E) そして、図９（Ｂ）に示したように、
熱リン酸等を用いた異方性エッチング等によって中間絶
縁膜７１２の表面およびコンタクトホール７１３の底面
に堆積された窒化シリコン膜９０１を除去し、この窒化
シリコン膜９０１をコンタクトホール７１３の内壁面に
のみ残す。
熱リン酸等を用いた異方性エッチング等によって中間絶
縁膜７１２の表面およびコンタクトホール７１３の底面
に堆積された窒化シリコン膜９０１を除去し、この窒化
シリコン膜９０１をコンタクトホール７１３の内壁面に
のみ残す。
【００７８】(F) その後、図９（Ｃ）に示したように、
このコンタクトホール７１３内および中間絶縁膜７１２
の表面に多結晶シリコン膜９０２を堆積させたのち、通
常の異方性エッチングで中間絶縁膜７１２の表面に堆積
した多結晶シリコン膜９０２のみを除去する。この多結
晶シリコン膜９０２は、ＣＶＤ法を使用する場合であれ
ば、例えば、４００ｍＴｏｒｒ、６００℃の条件下で、
シランガス（ＳｉＨ4）とホスフィンガス（ＰＨ3 ）と
を６：１の混合比で導入することによって形成すること
ができる。上述のように、窒化シリコン膜９０１の膜厚
はセルコンタクト７１８の短辺の４分の１程度の膜厚で
形成したので、この多結晶シリコン膜９０２の厚さは、
この短辺の２分の１程度となる。
このコンタクトホール７１３内および中間絶縁膜７１２
の表面に多結晶シリコン膜９０２を堆積させたのち、通
常の異方性エッチングで中間絶縁膜７１２の表面に堆積
した多結晶シリコン膜９０２のみを除去する。この多結
晶シリコン膜９０２は、ＣＶＤ法を使用する場合であれ
ば、例えば、４００ｍＴｏｒｒ、６００℃の条件下で、
シランガス（ＳｉＨ4）とホスフィンガス（ＰＨ3 ）と
を６：１の混合比で導入することによって形成すること
ができる。上述のように、窒化シリコン膜９０１の膜厚
はセルコンタクト７１８の短辺の４分の１程度の膜厚で
形成したので、この多結晶シリコン膜９０２の厚さは、
この短辺の２分の１程度となる。
【００７９】(G) 続いて、図１０に示したように、例え
ば熱リン酸を用いたエッチング等により、コンタクトホ
ール７１３内の窒化シリコン９０１を除去する。そし
て、これにより第１のキャパシタ用電極７１４を得る。
ば熱リン酸を用いたエッチング等により、コンタクトホ
ール７１３内の窒化シリコン９０１を除去する。そし
て、これにより第１のキャパシタ用電極７１４を得る。
【００８０】(H) 次に、第１のキャパシタ用電極７１４
の表面に窒化シリコン膜を堆積させることによりキャパ
シタ用誘電体膜７１５を形成する（図１０では図示せ
ず）。この窒化シリコン膜の堆積は、例えば減圧ＣＶＤ
法を使用する場合であれば、０．１〜１０Ｔｏｒｒ、７
００℃の条件下で、ジクロルシランガス（ＳｉＣｌ2 Ｈ
2 ）とアンモニアガス（ＮＨ3 ）とを１：３の混合比で
導入することによって行なうことができる。
の表面に窒化シリコン膜を堆積させることによりキャパ
シタ用誘電体膜７１５を形成する（図１０では図示せ
ず）。この窒化シリコン膜の堆積は、例えば減圧ＣＶＤ
法を使用する場合であれば、０．１〜１０Ｔｏｒｒ、７
００℃の条件下で、ジクロルシランガス（ＳｉＣｌ2 Ｈ
2 ）とアンモニアガス（ＮＨ3 ）とを１：３の混合比で
導入することによって行なうことができる。
【００８１】(I) その後、コンタクトホール７１３の隙
間および中間絶縁膜７１２の表面に多結晶シリコンを堆
積させたあとで、中間絶縁膜７１２上の多結晶シリコン
をパターニングすることにより、第２のキャパシタ電極
７１６および配線パターン７１９を形成し、図７に示し
たようなＤＲＡＭのメモリセルを得る。
間および中間絶縁膜７１２の表面に多結晶シリコンを堆
積させたあとで、中間絶縁膜７１２上の多結晶シリコン
をパターニングすることにより、第２のキャパシタ電極
７１６および配線パターン７１９を形成し、図７に示し
たようなＤＲＡＭのメモリセルを得る。
【００８２】ここで、多結晶シリコンの堆積は、ＣＶＤ
法を使用する場合であれば、例えば、４００ｍＴｏｒ
ｒ、６００℃の条件下で、シランガス（ＳｉＨ4 ）とホ
スフィンガス（ＰＨ3 ）とを６：１の混合比で導入すれ
ばよい。
法を使用する場合であれば、例えば、４００ｍＴｏｒ
ｒ、６００℃の条件下で、シランガス（ＳｉＨ4 ）とホ
スフィンガス（ＰＨ3 ）とを６：１の混合比で導入すれ
ばよい。
【００８３】(J) 最後に、図示しない保護膜やメタル配
線等を形成して、ＤＲＡＭを完成する。
線等を形成して、ＤＲＡＭを完成する。
【００８４】このようなＤＲＡＭの製造方法によれば、
新規な製造技術を必要とせずに、図１１に示したような
ＤＲＡＭを作製することができる。
新規な製造技術を必要とせずに、図１１に示したような
ＤＲＡＭを作製することができる。
【００８５】また、第１のキャパシタ用電極７１４を自
己整合的に形成することができる（上記工程(F) 参照）
ので、キャパシタ７１７を製造する工程でフォトリソグ
ラフィー技術を用いたパターニングを行なう必要がなく
（図１６（Ｄ）参照）、全面をエッチバックするエッチ
ング工程だけでよい。このため、製造工程を簡略化する
ことができ、したがって製造コストを低減することがで
きる。
己整合的に形成することができる（上記工程(F) 参照）
ので、キャパシタ７１７を製造する工程でフォトリソグ
ラフィー技術を用いたパターニングを行なう必要がなく
（図１６（Ｄ）参照）、全面をエッチバックするエッチ
ング工程だけでよい。このため、製造工程を簡略化する
ことができ、したがって製造コストを低減することがで
きる。
【００８６】第３の実施の形態 次に、この発明の第３の実施の形態について、この発明
をＤＲＡＭに適用する場合を例に採って、図１１〜図１
４を用いて説明する。
をＤＲＡＭに適用する場合を例に採って、図１１〜図１
４を用いて説明する。
【００８７】図１１は、かかるＤＲＡＭにおけるメモリ
セルの構造を示す図であり、（Ａ）は平面図、（Ｂ）は
（Ａ）のｄ−ｄ′断面図である。
セルの構造を示す図であり、（Ａ）は平面図、（Ｂ）は
（Ａ）のｄ−ｄ′断面図である。
【００８８】同図に示したように、シリコン基板１１０
０の表面近傍には素子分離領域１１０１で囲まれたアク
ティブ領域１１０２が形成されており、このアクティブ
領域１１０２内にはＭＯＳトランジスタのドレイン領域
となる拡散層１１０３およびソース領域となる拡散層１
１０４が形成されている。また、これらの拡散層１１０
３，１１０４の端部およびチャネル形成領域１１０５の
上と素子分離領域１１０１の上とには、ゲート絶縁膜１
１０６が形成されている。さらに、このゲート絶縁膜１
１０６の上には、ゲート電極およびワード線となる電極
パターン１１０７と、この電極パターン１１０７の側面
を覆うサイドウォ−ル１１０８と、電極パターン１１０
７の上面を覆う酸化シリコン膜パターン１１２０とが形
成されている。そして、このシリコン基板１１００の全
表面を覆う中間絶縁膜１１０９の上には、ビット線１１
１０が形成されている。このビット線１１１０は、ビッ
トコンタクト１１１１を介して、拡散層１１０４と接続
されている。また、ビット線１１１０の表面および中間
絶縁膜１１０９の露出面には、中間絶縁膜１１１２が形
成されている。
０の表面近傍には素子分離領域１１０１で囲まれたアク
ティブ領域１１０２が形成されており、このアクティブ
領域１１０２内にはＭＯＳトランジスタのドレイン領域
となる拡散層１１０３およびソース領域となる拡散層１
１０４が形成されている。また、これらの拡散層１１０
３，１１０４の端部およびチャネル形成領域１１０５の
上と素子分離領域１１０１の上とには、ゲート絶縁膜１
１０６が形成されている。さらに、このゲート絶縁膜１
１０６の上には、ゲート電極およびワード線となる電極
パターン１１０７と、この電極パターン１１０７の側面
を覆うサイドウォ−ル１１０８と、電極パターン１１０
７の上面を覆う酸化シリコン膜パターン１１２０とが形
成されている。そして、このシリコン基板１１００の全
表面を覆う中間絶縁膜１１０９の上には、ビット線１１
１０が形成されている。このビット線１１１０は、ビッ
トコンタクト１１１１を介して、拡散層１１０４と接続
されている。また、ビット線１１１０の表面および中間
絶縁膜１１０９の露出面には、中間絶縁膜１１１２が形
成されている。
【００８９】そして、これらの中間絶縁膜１１０９，１
１１２を貫通させて、拡散層１１０３の表面、酸化膜１
１２０の端部およびサイドウォ−ル１１０８が露出する
ように、コンタクトホール１１１３が形成されている。
１１２を貫通させて、拡散層１１０３の表面、酸化膜１
１２０の端部およびサイドウォ−ル１１０８が露出する
ように、コンタクトホール１１１３が形成されている。
【００９０】このコンタクトホール１１１３内には、コ
ンタクトホール１１１３の内壁面との間に隙間が生じる
ように形成された第１のキャパシタ用電極１１１４とし
ての多結晶シリコンと、この第１のキャパシタ用電極１
１１４の表面を覆うように隙間内に形成されたキャパシ
タ用誘電体膜１１１５としての窒化シリコン膜と、この
キャパシタ用誘電体膜１１１５の表面を覆うように隙間
内に埋設された第２のキャパシタ用電極１１１６として
の多結晶シリコンとが設けられている。また、第１のキ
ャパシタ用電極１１１４は上面が開口した凹部１１１４
ａを有し、キャパシタ用誘電体膜１１１５は凹部１１１
４ａを覆う領域１１１５ａを有し、且つ、第２のキャパ
シタ用電極１１１６は誘電体膜領域１１１５ａを介して
凹部１１１４ａと対面するようにこの凹部１１１４ａ内
に形成された領域１１１６ａを有している。そして、こ
れらの各部１１１４，１１１５，１１１６（それぞれ、
凹部１１１４ａ、領域１１１５ａ、領域１１１６ａを含
む）により、キャパシタ１１１７が構成されている。
ンタクトホール１１１３の内壁面との間に隙間が生じる
ように形成された第１のキャパシタ用電極１１１４とし
ての多結晶シリコンと、この第１のキャパシタ用電極１
１１４の表面を覆うように隙間内に形成されたキャパシ
タ用誘電体膜１１１５としての窒化シリコン膜と、この
キャパシタ用誘電体膜１１１５の表面を覆うように隙間
内に埋設された第２のキャパシタ用電極１１１６として
の多結晶シリコンとが設けられている。また、第１のキ
ャパシタ用電極１１１４は上面が開口した凹部１１１４
ａを有し、キャパシタ用誘電体膜１１１５は凹部１１１
４ａを覆う領域１１１５ａを有し、且つ、第２のキャパ
シタ用電極１１１６は誘電体膜領域１１１５ａを介して
凹部１１１４ａと対面するようにこの凹部１１１４ａ内
に形成された領域１１１６ａを有している。そして、こ
れらの各部１１１４，１１１５，１１１６（それぞれ、
凹部１１１４ａ、領域１１１５ａ、領域１１１６ａを含
む）により、キャパシタ１１１７が構成されている。
【００９１】ここで、第１のキャパシタ用電極１１１４
は、ドレイン領域となる拡散層１１０３と電気的に接続
されて、セルコンタクト１１１８を構成している。ま
た、第２のキャパシタ用電極１１１６は、中間絶縁膜１
１１２上に形成された多結晶シリコンの配線パターン１
１１９（グランド線として使用される）に接続されてい
る。
は、ドレイン領域となる拡散層１１０３と電気的に接続
されて、セルコンタクト１１１８を構成している。ま
た、第２のキャパシタ用電極１１１６は、中間絶縁膜１
１１２上に形成された多結晶シリコンの配線パターン１
１１９（グランド線として使用される）に接続されてい
る。
【００９２】なお、拡散層１１０３，１１０４、酸化シ
リコン膜パターン１１２０およびサイドウォ−ル１１０
８のうちコンタクトホール１１１３を形成しない部分に
は窒化シリコン膜１１２１が形成されているが、これは
後述する製造工程上の便宜から設けられたものである。
リコン膜パターン１１２０およびサイドウォ−ル１１０
８のうちコンタクトホール１１１３を形成しない部分に
は窒化シリコン膜１１２１が形成されているが、これは
後述する製造工程上の便宜から設けられたものである。
【００９３】このように、この実施の形態のＤＲＡＭに
よれば、上述の第１の実施の形態および第２の実施の形
態と同様、コンタクトホール１１１３内にキャパシタ１
１１７を作り込む構造となっているので、メモリセル形
成領域と周辺回路形成領域との段差を小さくすることが
でき、このため、ＤＲＡＭの高集積化を容易にすること
が可能となる。
よれば、上述の第１の実施の形態および第２の実施の形
態と同様、コンタクトホール１１１３内にキャパシタ１
１１７を作り込む構造となっているので、メモリセル形
成領域と周辺回路形成領域との段差を小さくすることが
でき、このため、ＤＲＡＭの高集積化を容易にすること
が可能となる。
【００９４】また、コンタクトホール１１１３の内径
を、サイドウォ−ル１１０８および酸化膜１１２０の端
部が露出するまで広げたことおよび第１のキャパシタ用
電極１１１４の内部に凹部１１１４ａを設けてその内側
にもキャパシタ１１１７を作り込む構成としたので、第
１のキャパシタ用電極１１１４の表面積を上述した第２
の実施の形態よりもさらに広くすることができる。した
がって、ＤＲＡＭの集積度を第２の実施の形態の場合よ
りもさらに高くしたような場合でも十分な静電容量を得
ることができる。
を、サイドウォ−ル１１０８および酸化膜１１２０の端
部が露出するまで広げたことおよび第１のキャパシタ用
電極１１１４の内部に凹部１１１４ａを設けてその内側
にもキャパシタ１１１７を作り込む構成としたので、第
１のキャパシタ用電極１１１４の表面積を上述した第２
の実施の形態よりもさらに広くすることができる。した
がって、ＤＲＡＭの集積度を第２の実施の形態の場合よ
りもさらに高くしたような場合でも十分な静電容量を得
ることができる。
【００９５】次に、このようなＤＲＡＭの製造方法の一
実施形態について、図１２〜図１４を用いて説明する。
実施形態について、図１２〜図１４を用いて説明する。
【００９６】(ア) まず、図１２（Ａ）に示したように、
シリコン基板１１００の表面の素子分離領域に、通常の
エッチング技術等を用いて浅いトレンチ溝を形成し、さ
らに、このトレンチ溝にＣＶＤ法等で酸化膜を埋め込む
ことにより、素子分離領域１１０１を形成する。なお、
上述の第１の実施の形態と同様、他の方法を使用しても
よいことはもちろんである。
シリコン基板１１００の表面の素子分離領域に、通常の
エッチング技術等を用いて浅いトレンチ溝を形成し、さ
らに、このトレンチ溝にＣＶＤ法等で酸化膜を埋め込む
ことにより、素子分離領域１１０１を形成する。なお、
上述の第１の実施の形態と同様、他の方法を使用しても
よいことはもちろんである。
【００９７】(イ) 次に、図１２（Ｂ）に示したように、
このシリコン基板１１００の全面に熱酸化膜を形成した
後でパターニングすることによりゲート絶縁膜１１０６
を形成し、さらに、全面に多結晶シリコン膜および酸化
シリコン膜を堆積させた後でパターニングすることによ
り電極パターン１１０７および酸化シリコン膜パターン
１１２０を形成する。そして、燐あるいはひ素等のイオ
ン注入を行なうことにより、ドレイン領域となる拡散層
１１０３およびソース領域となる拡散層１１０４を形成
する。その後、電極パターン１１０７の周囲にＣＶＤ法
等を用いて酸化膜を形成したのちエッチバックすること
により、サイドウォ−ル１１０８を得る。これにより、
メモリセルのトランスファゲートとなるＭＯＳＦＥＴを
得ることができる。続いて、減圧ＣＶＤ法等を使用し
て、シリコン基板１１００の全面に窒化シリコン膜１１
２１を堆積させる。なお、この窒化シリコン膜１１２１
は、後の工程(ウ) でコンタクトホール１１１３を形成す
る際に、エッチングのストッパとして使用する。
このシリコン基板１１００の全面に熱酸化膜を形成した
後でパターニングすることによりゲート絶縁膜１１０６
を形成し、さらに、全面に多結晶シリコン膜および酸化
シリコン膜を堆積させた後でパターニングすることによ
り電極パターン１１０７および酸化シリコン膜パターン
１１２０を形成する。そして、燐あるいはひ素等のイオ
ン注入を行なうことにより、ドレイン領域となる拡散層
１１０３およびソース領域となる拡散層１１０４を形成
する。その後、電極パターン１１０７の周囲にＣＶＤ法
等を用いて酸化膜を形成したのちエッチバックすること
により、サイドウォ−ル１１０８を得る。これにより、
メモリセルのトランスファゲートとなるＭＯＳＦＥＴを
得ることができる。続いて、減圧ＣＶＤ法等を使用し
て、シリコン基板１１００の全面に窒化シリコン膜１１
２１を堆積させる。なお、この窒化シリコン膜１１２１
は、後の工程(ウ) でコンタクトホール１１１３を形成す
る際に、エッチングのストッパとして使用する。
【００９８】その後、このシリコン基板１１００の全面
に、例えばひ素・燐を高濃度に含んだ酸化膜（ＢＰＳ
Ｇ）をＣＶＤ法等を用いて堆積させることによって、中
間絶縁膜１１０９を形成する。次に、通常のエッチング
技術、ＣＶＤ法およびフォトリソグラフィー技術等を用
いて、ビットコンタクト１１１１およびビット線１１１
０を形成する（図１２では図示せず）。さらに、中間絶
縁膜１１０９およびビット線１１１０の表面に、ＢＰＳ
ＧをＣＶＤ法等で堆積させることによって、中間絶縁膜
１１１２を形成する。
に、例えばひ素・燐を高濃度に含んだ酸化膜（ＢＰＳ
Ｇ）をＣＶＤ法等を用いて堆積させることによって、中
間絶縁膜１１０９を形成する。次に、通常のエッチング
技術、ＣＶＤ法およびフォトリソグラフィー技術等を用
いて、ビットコンタクト１１１１およびビット線１１１
０を形成する（図１２では図示せず）。さらに、中間絶
縁膜１１０９およびビット線１１１０の表面に、ＢＰＳ
ＧをＣＶＤ法等で堆積させることによって、中間絶縁膜
１１１２を形成する。
【００９９】(ウ) 続いて、図１２（Ｃ）に示したよう
に、例えばふっ酸等を用いて、コンタクトホール１１１
３を形成する領域をエッチングする。このとき、ふっ酸
等をエッチャントと使用することにより、酸化シリコン
膜で形成された部分（すなわち中間絶縁膜１１０９，１
１１２の部分）のみが除去され、窒化シリコン膜１１２
１は除去されずに露出する。
に、例えばふっ酸等を用いて、コンタクトホール１１１
３を形成する領域をエッチングする。このとき、ふっ酸
等をエッチャントと使用することにより、酸化シリコン
膜で形成された部分（すなわち中間絶縁膜１１０９，１
１１２の部分）のみが除去され、窒化シリコン膜１１２
１は除去されずに露出する。
【０１００】次に、この窒化シリコン膜１１２１の露出
部分を例えば熱リン酸等を用いたエッチングによって除
去することによって拡散層１１０３を露出させ、コンタ
クトホール１１１３を完成する。このとき、熱リン酸等
をエッチャントとして使用することにより、窒化シリコ
ン膜１１２１の露出部分のみが除去され、その下の酸化
シリコン膜パターン１１２０やサイドウォ−ル１１０８
に与えるダメージは少ない。
部分を例えば熱リン酸等を用いたエッチングによって除
去することによって拡散層１１０３を露出させ、コンタ
クトホール１１１３を完成する。このとき、熱リン酸等
をエッチャントとして使用することにより、窒化シリコ
ン膜１１２１の露出部分のみが除去され、その下の酸化
シリコン膜パターン１１２０やサイドウォ−ル１１０８
に与えるダメージは少ない。
【０１０１】(エ) 次に、図１３（Ａ）に示したように、
減圧ＣＶＤ法等を用いて、中間絶縁膜１１１２の表面お
よびコンタクトホール１１１３の内壁面・底面に、窒化
シリコン膜１３０１を堆積させる。この窒化シリコン膜
１３０１は、後の工程で形成する第２のキャパシタ用電
極１１１６の膜厚を決定するので、この第２のキャパシ
タ用電極の抵抗値を低く抑えて電極として機能させるた
めには、通常少なくとも５０ｎｍ程度は必要となる。
減圧ＣＶＤ法等を用いて、中間絶縁膜１１１２の表面お
よびコンタクトホール１１１３の内壁面・底面に、窒化
シリコン膜１３０１を堆積させる。この窒化シリコン膜
１３０１は、後の工程で形成する第２のキャパシタ用電
極１１１６の膜厚を決定するので、この第２のキャパシ
タ用電極の抵抗値を低く抑えて電極として機能させるた
めには、通常少なくとも５０ｎｍ程度は必要となる。
【０１０２】(オ) そして、図１３（Ｂ）に示したよう
に、熱リン酸等を用いた異方性エッチング等を用いて中
間絶縁膜１１１２の表面およびコンタクトホール１１１
３の底面に堆積された窒化シリコン膜１３０１を除去
し、この窒化シリコン膜１３０１をコンタクトホール１
１１３の内壁面にのみ残す。
に、熱リン酸等を用いた異方性エッチング等を用いて中
間絶縁膜１１１２の表面およびコンタクトホール１１１
３の底面に堆積された窒化シリコン膜１３０１を除去
し、この窒化シリコン膜１３０１をコンタクトホール１
１１３の内壁面にのみ残す。
【０１０３】(カ) 続いて、図１３（Ｃ）に示したよう
に、このコンタクトホール１１１３の内壁面・底面およ
び中間絶縁膜１１１２の表面に、多結晶シリコン膜１３
０２を堆積させる。この実施の形態では、コンタクトホ
ール１１１３内を多結晶シリコンで埋め尽くすのではな
く、このコンタクトホール１１１３の内壁面および底面
に所定の膜厚の多結晶シリコン膜１３０２を堆積させる
点で、上述の各実施の形態と異なっている。これによ
り、後の工程で凹部１１１４ａとなるべき窪みを形成す
ることができる。ここで、この多結晶シリコン膜１３０
２の膜厚は、セルコンタクト１１１８（図１１（Ａ）参
照）の短辺の２分の１以下とすることが望ましい。それ
以上厚くすると、コンタクトホール１１１３内が多結晶
シリコン膜で埋め尽くされてしまい、凹部１１１４ａと
なるべき窪みを形成することができないからである。な
お、この多結晶シリコン膜１３０２は、ＣＶＤ法を使用
する場合であれば、例えば、４００ｍＴｏｒｒ、６００
℃の条件下で、シランガス（ＳｉＨ4 ）とホスフィンガ
ス（ＰＨ3 ）とを６：１の混合比で導入することによっ
て形成することができる。
に、このコンタクトホール１１１３の内壁面・底面およ
び中間絶縁膜１１１２の表面に、多結晶シリコン膜１３
０２を堆積させる。この実施の形態では、コンタクトホ
ール１１１３内を多結晶シリコンで埋め尽くすのではな
く、このコンタクトホール１１１３の内壁面および底面
に所定の膜厚の多結晶シリコン膜１３０２を堆積させる
点で、上述の各実施の形態と異なっている。これによ
り、後の工程で凹部１１１４ａとなるべき窪みを形成す
ることができる。ここで、この多結晶シリコン膜１３０
２の膜厚は、セルコンタクト１１１８（図１１（Ａ）参
照）の短辺の２分の１以下とすることが望ましい。それ
以上厚くすると、コンタクトホール１１１３内が多結晶
シリコン膜で埋め尽くされてしまい、凹部１１１４ａと
なるべき窪みを形成することができないからである。な
お、この多結晶シリコン膜１３０２は、ＣＶＤ法を使用
する場合であれば、例えば、４００ｍＴｏｒｒ、６００
℃の条件下で、シランガス（ＳｉＨ4 ）とホスフィンガ
ス（ＰＨ3 ）とを６：１の混合比で導入することによっ
て形成することができる。
【０１０４】その後、減圧ＣＶＤ法等を用いて、コンタ
クトホール１１１３内が埋め尽くされるよう、多結晶シ
リコン膜１３０２の表面全体に窒化シリコン膜１３０３
を堆積させる。
クトホール１１１３内が埋め尽くされるよう、多結晶シ
リコン膜１３０２の表面全体に窒化シリコン膜１３０３
を堆積させる。
【０１０５】(キ) さらに、図１４（Ａ）に示したよう
に、通常の異方性エッチングによって中間絶縁膜１１１
２上の多結晶シリコン膜１３０２が露出するまで窒化シ
リコン膜１３０３をエッチバックし、次に、これにより
露出した窒化シリコン膜１３０３を通常のエッチング技
術で除去する。この結果、多結晶シリコン膜１３０２は
コンタクトホール１１１３内にのみ残される。
に、通常の異方性エッチングによって中間絶縁膜１１１
２上の多結晶シリコン膜１３０２が露出するまで窒化シ
リコン膜１３０３をエッチバックし、次に、これにより
露出した窒化シリコン膜１３０３を通常のエッチング技
術で除去する。この結果、多結晶シリコン膜１３０２は
コンタクトホール１１１３内にのみ残される。
【０１０６】(ク) そして、図１４（Ｂ）に示したよう
に、例えば熱リン酸等を用いたエッチングによって窒化
シリコン膜１３０１，１３０３の残り部分を除去する。
この結果、凹部１１１４ａを備えた第１のキャパシタ用
電極１１１４を得る。
に、例えば熱リン酸等を用いたエッチングによって窒化
シリコン膜１３０１，１３０３の残り部分を除去する。
この結果、凹部１１１４ａを備えた第１のキャパシタ用
電極１１１４を得る。
【０１０７】(ケ) 続いて、第１のキャパシタ用電極１１
１４の外周面、上面および凹部１１１４ａ内の表面に窒
化シリコン膜を堆積させることにより、キャパシタ用誘
電体膜１１１５を形成する（図１４では図示せず）。こ
の窒化シリコン膜の堆積は、例えば減圧ＣＶＤ法を使用
する場合であれば、０．１〜１０Ｔｏｒｒ、１１００℃
の条件下で、ジクロルシランガス（ＳｉＣｌ2 Ｈ2 ）と
アンモニアガス（ＮＨ3 ）とを１：３の混合比で導入す
ることによって行なうことができる。
１４の外周面、上面および凹部１１１４ａ内の表面に窒
化シリコン膜を堆積させることにより、キャパシタ用誘
電体膜１１１５を形成する（図１４では図示せず）。こ
の窒化シリコン膜の堆積は、例えば減圧ＣＶＤ法を使用
する場合であれば、０．１〜１０Ｔｏｒｒ、１１００℃
の条件下で、ジクロルシランガス（ＳｉＣｌ2 Ｈ2 ）と
アンモニアガス（ＮＨ3 ）とを１：３の混合比で導入す
ることによって行なうことができる。
【０１０８】(コ) その後、通常のＣＶＤ法等によりコン
タクトホール１１１３とキャパシタ用誘電体膜１１１５
との隙間および凹部１１１４ａ内を埋め尽くすように中
間絶縁膜１１１２の表面全体に多結晶シリコンを堆積さ
せたあとで、中間絶縁膜１１１２上の多結晶シリコンを
パターニングすることにより、第２のキャパシタ電極１
１１６および配線パターン１１１９を形成し、図１１に
示したようなＤＲＡＭのメモリセルを得る。
タクトホール１１１３とキャパシタ用誘電体膜１１１５
との隙間および凹部１１１４ａ内を埋め尽くすように中
間絶縁膜１１１２の表面全体に多結晶シリコンを堆積さ
せたあとで、中間絶縁膜１１１２上の多結晶シリコンを
パターニングすることにより、第２のキャパシタ電極１
１１６および配線パターン１１１９を形成し、図１１に
示したようなＤＲＡＭのメモリセルを得る。
【０１０９】ここで、多結晶シリコンの堆積は、ＣＶＤ
法を使用する場合であれば、例えば、４００ｍＴｏｒ
ｒ、６００℃の条件下で、シランガス（ＳｉＨ4 ）とホ
スフィンガス（ＰＨ3 ）とを６：１の混合比で導入すれ
ばよい。
法を使用する場合であれば、例えば、４００ｍＴｏｒ
ｒ、６００℃の条件下で、シランガス（ＳｉＨ4 ）とホ
スフィンガス（ＰＨ3 ）とを６：１の混合比で導入すれ
ばよい。
【０１１０】(サ) 最後に、図示しない保護膜やメタル配
線等を形成して、ＤＲＡＭを完成する。
線等を形成して、ＤＲＡＭを完成する。
【０１１１】このようなＤＲＡＭの製造方法によれば、
新規な製造技術を必要とせずに、図１１に示したような
ＤＲＡＭを作製することができる。
新規な製造技術を必要とせずに、図１１に示したような
ＤＲＡＭを作製することができる。
【０１１２】また、第１のキャパシタ用電極１１１４を
自己整合的に形成することができる（上記工程(カ) 参
照）ので、キャパシタ１１１７を製造する工程でフォト
リソグラフィー技術を用いたパターニングを行なう必要
がなく（図１６（Ｄ）参照）、全面をエッチバックする
エッチング工程だけでよい。このため、製造工程を簡略
化することができ、したがって製造コストを低減するこ
とができる。
自己整合的に形成することができる（上記工程(カ) 参
照）ので、キャパシタ１１１７を製造する工程でフォト
リソグラフィー技術を用いたパターニングを行なう必要
がなく（図１６（Ｄ）参照）、全面をエッチバックする
エッチング工程だけでよい。このため、製造工程を簡略
化することができ、したがって製造コストを低減するこ
とができる。
【０１１３】なお、以上説明した各実施の形態では、こ
の発明をＤＲＡＭに適用した場合を例にとって説明した
が、他の種類の半導体装置およびその製造方法に適用し
た場合にも同様の効果を得ることができることは明らか
である。
の発明をＤＲＡＭに適用した場合を例にとって説明した
が、他の種類の半導体装置およびその製造方法に適用し
た場合にも同様の効果を得ることができることは明らか
である。
【０１１４】また、これらの各実施の形態ではコンタク
トホール内にキャパシタを作り込む場合を例に採って説
明したが、例えばスルーホール等の他の開孔部に形成す
ることとしても同様の効果を得ることができる。
トホール内にキャパシタを作り込む場合を例に採って説
明したが、例えばスルーホール等の他の開孔部に形成す
ることとしても同様の効果を得ることができる。
【０１１５】
【発明の効果】以上詳細に説明したように、この発明に
かかる半導体装置によれば、装置内にキャパシタを形成
しても段差が形成されることがなく、このため、集積回
路の高集積化を容易にすることが可能となる。
かかる半導体装置によれば、装置内にキャパシタを形成
しても段差が形成されることがなく、このため、集積回
路の高集積化を容易にすることが可能となる。
【０１１６】また、この発明にかかる半導体装置の製造
方法によれば、第１のキャパシタ用電極を自己整合的に
形成することができるので、製造工程を簡略化すること
ができ、したがって製造コストを低減することができ
る。
方法によれば、第１のキャパシタ用電極を自己整合的に
形成することができるので、製造工程を簡略化すること
ができ、したがって製造コストを低減することができ
る。
【図面の簡単な説明】
【図１】第１の実施の形態に係る半導体装置の構成を示
す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のｂ−
ｂ′断面図である。
す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のｂ−
ｂ′断面図である。
【図２】第１の実施の形態に係る半導体装置の製造方法
の一例を説明するための工程断面図である。
の一例を説明するための工程断面図である。
【図３】第１の実施の形態に係る半導体装置の製造方法
の一例を説明するための工程断面図である。
の一例を説明するための工程断面図である。
【図４】第１の実施の形態に係る半導体装置の製造方法
の他の例を説明するための工程断面図である。
の他の例を説明するための工程断面図である。
【図５】第１の実施の形態に係る半導体装置の製造方法
の他の例を説明するための工程断面図である。
の他の例を説明するための工程断面図である。
【図６】第１の実施の形態に係る半導体装置の製造方法
の他の例を説明するための工程断面図である。
の他の例を説明するための工程断面図である。
【図７】第２の実施の形態に係る半導体装置の構成を示
す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のｃ−
ｃ′断面図である。
す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のｃ−
ｃ′断面図である。
【図８】第２の実施の形態に係る半導体装置の製造方法
を説明するための工程断面図である。
を説明するための工程断面図である。
【図９】第２の実施の形態に係る半導体装置の製造方法
を説明するための工程断面図である。
を説明するための工程断面図である。
【図１０】第２の実施の形態に係る半導体装置の製造方
法を説明するための工程断面図である。
法を説明するための工程断面図である。
【図１１】第３の実施の形態に係る半導体装置の構成を
示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のｄ−
ｄ′断面図である。
示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のｄ−
ｄ′断面図である。
【図１２】第３の実施の形態に係る半導体装置の製造方
法を説明するための工程断面図である。
法を説明するための工程断面図である。
【図１３】第３の実施の形態に係る半導体装置の製造方
法を説明するための工程断面図である。
法を説明するための工程断面図である。
【図１４】第３の実施の形態に係る半導体装置の製造方
法を説明するための工程断面図である。
法を説明するための工程断面図である。
【図１５】従来の半導体装置の構成を示す図であり、
（Ａ）は平面図、（Ｂ）は（Ａ）のａ−ａ′断面図であ
る。
（Ａ）は平面図、（Ｂ）は（Ａ）のａ−ａ′断面図であ
る。
【図１６】従来の半導体装置の製造方法を説明するため
の工程断面図である。
の工程断面図である。
１００：シリコン基板 １０１：素子分離領域 １０２：アクティブ領域 １０３，１０４：拡散領域 １０５：チャネル形成領域 １０６：ゲート絶縁膜 １０７：電極パターン １０８：サイドウォール １０９，１１２：中間絶縁膜 １１０：ビット線 １１１：ビットコンタクト １１３：コンタクトホール １１４：第１のキャパシタ用電極 １１５：キャパシタ用誘電体膜 １１６：第２のキャパシタ用電極 １１７：キャパシタ １１８：セルコンタクト １１９：配線パターン
Claims (11)
- 【請求項１】 集積回路内に形成されたキャパシタを有
する半導体装置において、 前記半導体基板上の中間絶縁膜を貫通するように形成さ
れた開孔部と、 この開孔部の内壁面との間の少なくとも一部に隙間が生
じるように、この開孔部内に形成された第１のキャパシ
タ用電極と、 この第１のキャパシタ用電極の表面を覆うように前記隙
間内に形成されたキャパシタ用誘電体膜と、 このキャパシタ用誘電体膜の表面を覆うように前記隙間
内に形成された第２のキャパシタ用電極とを備えたこと
を特徴とする半導体装置。 - 【請求項２】 前記開孔部が前記半導体基板の表面に形
成されたトランジスタの導電性領域に配線を施すための
コンタクトホールであり、且つ、この導電性領域に前記
第１のキャパシタ用電極が接していることを特徴とする
請求項１に記載の半導体装置。 - 【請求項３】 前記第１のキャパシタ用電極が前記開孔
部内に柱状に形成され、前記キャパシタ用誘電体膜が前
記第１のキャパシタ用電極の少なくとも側面を覆うよう
に形成され、且つ、前記第２のキャパシタ用電極が前記
キャパシタ用誘電体膜と前記開孔部の内壁面との間を埋
めるように形成されたことを特徴とする請求項１または
２に記載の半導体装置。 - 【請求項４】 前記開孔部が、前記半導体基板の表面に
形成されたトランジスタの導電性領域とその両側のサイ
ドウォールとを少なくとも露出するように形成されたこ
とを特徴とする請求項２または３に記載の半導体装置。 - 【請求項５】 前記第１のキャパシタ用電極が上面が開
口した凹部を有し、前記キャパシタ用誘電体膜が前記凹
部の表面を覆う領域を有し、且つ、前記第２のキャパシ
タ用電極が前記絶縁膜を介して前記第１のキャパシタ用
電極と対面するように前記凹部内に形成された領域を有
することを特徴とする請求項１〜４のいずれかに記載の
半導体装置。 - 【請求項６】 集積回路内に形成されたキャパシタを有
する半導体装置の製造方法において、 前記半導体基板上の中間絶縁膜を貫通する開孔部を形成
する開孔工程と、 この開孔部の内壁面との間に隙間が生じるように、この
開孔部内に第１のキャパシタ用電極を形成する第１の電
極形成工程と、 この第１のキャパシタ用電極の表面を覆うように、前記
隙間内にキャパシタ用誘電体膜を形成する成膜工程と、 このキャパシタ用誘電体膜の表面を覆うように、前記隙
間内に第２のキャパシタ用電極を形成する第２の電極形
成工程とを備えたことを特徴とする半導体装置の製造方
法。 - 【請求項７】 前記開孔部が前記半導体基板の表面に形
成されたトランジスタの導電性領域に配線を施すための
コンタクトホールであり、且つ、この導電性領域に接す
るように前記第１のキャパシタ用電極が形成されること
を特徴とする請求項６に記載の半導体装置の製造方法。 - 【請求項８】 前記第１の電極形成工程が、前記開孔工
程で形成された前記開孔部の内壁面に窒化膜を形成する
第１の工程と、前記開孔部のうち前記窒化膜で囲まれた
領域に前記第１のキャパシタ用電極となる導電性材料を
埋め込む第２の工程と、前記導電性材料が堆積された前
記開孔部から前記窒化膜のみを除去して前記開孔部の内
壁面と前記導電性材料との間に隙間を形成する第３の工
程とを備えたことを特徴とする請求項６または７に記載
の半導体装置の製造方法。 - 【請求項９】 前記開孔工程が、前記中間絶縁膜の表面
に第１の窒化膜を形成する第４の工程と、前記第１の窒
化膜の一部および前記中間絶縁膜の一部を除去して前記
開孔部を形成する第５の工程とを備え、 前記第１の電極形成工程が、前記開孔部の内壁面に第２
の窒化膜を形成する第６の工程と、前記第２の窒化膜の
表面に酸化膜を形成する第７の工程と、前記開孔部のう
ち前記酸化膜で囲まれた領域に前記第１のキャパシタ用
電極となる導電性材料を堆積する第８の工程と、前記導
電性材料が堆積された前記開孔部から前記酸化膜のみを
除去して前記開孔部の内壁面と前記導電性材料との間に
隙間を形成する第９の工程とを備えたことを特徴とする
請求項６または７に記載の半導体装置の製造方法。 - 【請求項１０】 前記開孔工程前の工程として、前記半
導体基板の表面に形成されたトランジスタの導電性領域
およびサイドウォ−ルを第３の窒化膜で覆う第１０の工
程と、この第３の窒化膜上に前記中間絶縁膜を形成する
第１１の工程とを備え、 前記開孔工程が、前記中間絶縁膜に前記開孔部を形成す
る第１２の工程と、この開孔部の底部に露出した前記第
３の窒化膜を除去して前記導電性領域および前記サイド
ウォ−ルを露出させる第１３の工程とを備え、 前記第１の電極形成工程が、前記開孔部の内壁面のうち
前記中間絶縁膜の面のみに第４の窒化膜を形成する第１
４の工程と、前記第４の窒化膜の表面および前記導電性
領域と前記サイドウォ−ルとが露出した領域に前記第１
のキャパシタ用電極となる導電性材料を堆積する第１５
の工程と、前記導電性材料が堆積された前記開孔部から
前記第４の窒化膜のみを除去して前記開孔部の内壁面と
前記導電性材料との間に隙間を形成する第１６の工程と
を備えたことを特徴とする請求項６または７に記載の半
導体装置の製造方法。 - 【請求項１１】 前記開孔工程前の工程として、前記半
導体基板の表面に形成されたトランジスタの導電性領域
およびサイドウォ−ルを第５の窒化膜で覆う第１７の工
程と、この第５の窒化膜上に前記中間絶縁膜を形成する
第１８の工程とを備え、 前記開孔工程が、前記中間絶縁膜に前記開孔部を形成す
る第１９の工程と、前記開孔部の底部から露出した前記
第５の窒化膜を除去して前記導電性領域および前記サイ
ドウォ−ルを露出させる第２０の工程とを備え、 前記第１の電極形成工程が、前記開孔部の内壁面のうち
前記中間絶縁膜の面のみに第６の窒化膜を形成する第２
１の工程と、前記第６の窒化膜の表面および前記導電性
領域と前記サイドウォ−ルとが露出した領域の表面に前
記第１のキャパシタ用電極となる導電性材料膜を凹部が
できるように形成する第２２の工程と、前記導電性材料
膜が形成された前記開孔部から前記第６の窒化膜のみを
除去して前記開孔部の内壁面と前記導電性材料との間に
隙間を形成する第２３の工程とを備え、 前記成膜工程が、前記第１のキャパシタ用電極の表面を
覆うように、この第１のキャパシタ用電極の凹部内およ
び前記隙間内にキャパシタ用誘電体膜を形成する第２４
の工程を備え、 前記第２の電極形成工程が、前記キャパシタ用誘電体膜
の表面を覆うように、前記凹部内および前記隙間内に第
２のキャパシタ用電極を形成する第２５の工程を備えた
ことを特徴とする請求項６または７に記載の半導体装置
の製造方法。
Priority Applications (3)
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| JP8306899A JPH10150162A (ja) | 1996-11-18 | 1996-11-18 | 半導体装置およびその製造方法 |
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| US09/175,434 US6096601A (en) | 1996-11-18 | 1998-10-20 | Method of making a transistor and capacitor structure with a conductive pillar |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8306899A JPH10150162A (ja) | 1996-11-18 | 1996-11-18 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10150162A true JPH10150162A (ja) | 1998-06-02 |
Family
ID=17962609
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8306899A Withdrawn JPH10150162A (ja) | 1996-11-18 | 1996-11-18 | 半導体装置およびその製造方法 |
Country Status (2)
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| JP (1) | JPH10150162A (ja) |
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-
1998
- 1998-10-20 US US09/175,434 patent/US6096601A/en not_active Expired - Fee Related
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