JPH04216665A - 半導体メモリ素子の製造方法 - Google Patents
半導体メモリ素子の製造方法Info
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- JPH04216665A JPH04216665A JP2402538A JP40253890A JPH04216665A JP H04216665 A JPH04216665 A JP H04216665A JP 2402538 A JP2402538 A JP 2402538A JP 40253890 A JP40253890 A JP 40253890A JP H04216665 A JPH04216665 A JP H04216665A
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Landscapes
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、半導体メモリ素子に
関し、より詳しくはスタック型メモリセルを有する半導
体メモリ素子およびその製造方法に関する。
関し、より詳しくはスタック型メモリセルを有する半導
体メモリ素子およびその製造方法に関する。
【０００２】
【従来の技術】高集積化の先端を走るＤＲＡＭは、３年
毎に４倍の割合で記憶容量が増大しており、今後１６Ｍ
ｂ，６４Ｍｂ，２５６Ｍｂと順次容量が増加していくと
予想される。このような集積度の向上を図る上で、ＤＲ
ＡＭの記憶単位であるメモリセルを縮小して行く必要が
ある。メモリセルを縮小する際、放射線によるソフトエ
ラーを防止すると共に十分なＳ／Ｎ比を確保するために
は、メモリセル内の電荷蓄積容量はある最低値以上を保
たねばならない。このため、キャパシタを半導体表面に
形成することは４ＭｂＤＲＡＭ以降不可能となっており
、このキャパシタをＭＯＳトランジスタ上に形成するい
わゆるスタック型メモリセルが有望となっている。
毎に４倍の割合で記憶容量が増大しており、今後１６Ｍ
ｂ，６４Ｍｂ，２５６Ｍｂと順次容量が増加していくと
予想される。このような集積度の向上を図る上で、ＤＲ
ＡＭの記憶単位であるメモリセルを縮小して行く必要が
ある。メモリセルを縮小する際、放射線によるソフトエ
ラーを防止すると共に十分なＳ／Ｎ比を確保するために
は、メモリセル内の電荷蓄積容量はある最低値以上を保
たねばならない。このため、キャパシタを半導体表面に
形成することは４ＭｂＤＲＡＭ以降不可能となっており
、このキャパシタをＭＯＳトランジスタ上に形成するい
わゆるスタック型メモリセルが有望となっている。
【０００３】従来のスタック型メモリセルを作製する場
合、半導体基板表面に形成されたＭＯＳトランジスタの
端子にキャパシタの一方の電極（蓄積電極）を接続する
ために、上記トランジスタの端子上にコンタクトホール
を開口する。先の提案では、このコンタクトホールは、
上記トランジスタ上に形成した層間絶縁膜上に、フォト
リソグラフィ手法によりレジストを所定のパターン寸法
に開口し、このレジストをマスクとしてそのまま上記層
間絶縁膜をエッチングして形成していた。
合、半導体基板表面に形成されたＭＯＳトランジスタの
端子にキャパシタの一方の電極（蓄積電極）を接続する
ために、上記トランジスタの端子上にコンタクトホール
を開口する。先の提案では、このコンタクトホールは、
上記トランジスタ上に形成した層間絶縁膜上に、フォト
リソグラフィ手法によりレジストを所定のパターン寸法
に開口し、このレジストをマスクとしてそのまま上記層
間絶縁膜をエッチングして形成していた。
【０００４】
【発明が解決しようとする課題】ところで、スタック型
メモリセルでは、キャパシタの蓄積電極と先に形成した
トランジスタのゲート電極との間の電気的短絡を防ぐた
め、コンタクトホールと下地ゲート電極の間には十分な
スペースが必要とされる。しかしながら、上に述べた方
法でコンタクトホールを形成する場合、露光の際の位置
合わせ精度が厳しく、コンタクトホールの大きさがメモ
リセルの縮小を妨げているという問題がある。
メモリセルでは、キャパシタの蓄積電極と先に形成した
トランジスタのゲート電極との間の電気的短絡を防ぐた
め、コンタクトホールと下地ゲート電極の間には十分な
スペースが必要とされる。しかしながら、上に述べた方
法でコンタクトホールを形成する場合、露光の際の位置
合わせ精度が厳しく、コンタクトホールの大きさがメモ
リセルの縮小を妨げているという問題がある。
【０００５】そこで、この発明の目的は、フォトリソグ
ラフィで可能な最小寸法よりも小さいコンタクトホール
を形成でき、したがってこのコンタクトホールと下地の
素子や配線との位置合わせを容易に行うことができる半
導体メモリ素子およびその製造方法を提供することにあ
る。
ラフィで可能な最小寸法よりも小さいコンタクトホール
を形成でき、したがってこのコンタクトホールと下地の
素子や配線との位置合わせを容易に行うことができる半
導体メモリ素子およびその製造方法を提供することにあ
る。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、この発明の半導体メモリ素子は、半導体基板表面に
形成されたトランジスタとこのトランジスタの端子に一
方の電極がつながるキャパシタとからなるメモリセルを
複数個有し、上記キャパシタの一方の電極は、柱状また
はカップ状をなす中心部と、この中心部の外周に接しま
たはこの外周近傍を離間して取り巻く外周部と、上記中
心部の下部と外周部の下部とを一体に連結する底部とか
らなり、上記キャパシタの他方の電極は、上記一方の電
極の中心部，外周部および底部にそれぞれ対向する部分
からなることを特徴としている。
に、この発明の半導体メモリ素子は、半導体基板表面に
形成されたトランジスタとこのトランジスタの端子に一
方の電極がつながるキャパシタとからなるメモリセルを
複数個有し、上記キャパシタの一方の電極は、柱状また
はカップ状をなす中心部と、この中心部の外周に接しま
たはこの外周近傍を離間して取り巻く外周部と、上記中
心部の下部と外周部の下部とを一体に連結する底部とか
らなり、上記キャパシタの他方の電極は、上記一方の電
極の中心部，外周部および底部にそれぞれ対向する部分
からなることを特徴としている。
【０００７】また、この発明の半導体メモリ素子の製造
方法は、上記トランジスタ上に、層間絶縁膜を形成する
工程と、上記層間絶縁膜上に、導電性材料からなる第１
の膜と、この第１の膜と選択的にエッチング可能で、か
つ上記層間絶縁膜と同一条件でエッチングされる材料か
らなる第２の膜と、上記層間絶縁膜をエッチングする条
件ではエッチングされにくい材料からなる第３の膜を順
に堆積する工程と、上記トランジスタの上記端子上に、
上記第３の膜の表面から上記第１の膜の表面に至る所定
のパターン寸法の開口部を形成する工程と、上記層間絶
縁膜をエッチングする条件ではエッチングされにくい導
電性材料からなる第４の膜を上記基板上に堆積する工程
と、上記開口部の段差部を除いて上記第４の膜をエッチ
ングして除去して、上記開口部の内壁に密着して開口幅
を狭めると共に、この内壁の下端で上記第１の膜に連結
する側壁膜を形成する工程と、上記開口部の底部に露出
した上記第１の膜をエッチングして除去する工程と、上
記基板上で上記開口部と重なるキャパシタ領域の周囲に
存する上記第３の膜を除去する工程と、上記開口部の底
部に露出している上記層間絶縁膜を上記側壁膜および上
記キャパシタ領域内に残った第３の膜をマスクとしてエ
ッチングして上記トランジスタの上記端子上にコンタク
トホールを開口すると共に、上記キャパシタ領域の周囲
に存する上記第２の膜を除去する工程と、上記基板上に
導電性を有する第５の膜を堆積して、上記コンタクトホ
ールを埋めて上記一方の電極の上記中心部を形成する工
程と、上記キャパシタ領域の周囲の段差部を除いて上記
第５の膜をエッチングして除去して、上記キャパシタ領
域に残った上記第２の膜の側壁を密着して取り巻くと共
に下部が上記第１の膜に連結する上記一方の電極の上記
外周部を形成し、続いて、上記キャパシタ領域内に露出
した上記第３の膜をエッチングして除去する一方、上記
キャパシタ領域の周囲に露出した上記第１の膜をエッチ
ングして除去して上記一方の電極の上記底部を形成する
工程と、上記中心部と上記外周部との間に露出した上記
第２の膜を腐食剤によって除去する工程と、キャパシタ
絶縁膜を挟んで上記一方の電極の上記中心部，外周部お
よび底部にそれぞれ対向する上記他方の電極を形成する
工程とを有することを特徴としている。
方法は、上記トランジスタ上に、層間絶縁膜を形成する
工程と、上記層間絶縁膜上に、導電性材料からなる第１
の膜と、この第１の膜と選択的にエッチング可能で、か
つ上記層間絶縁膜と同一条件でエッチングされる材料か
らなる第２の膜と、上記層間絶縁膜をエッチングする条
件ではエッチングされにくい材料からなる第３の膜を順
に堆積する工程と、上記トランジスタの上記端子上に、
上記第３の膜の表面から上記第１の膜の表面に至る所定
のパターン寸法の開口部を形成する工程と、上記層間絶
縁膜をエッチングする条件ではエッチングされにくい導
電性材料からなる第４の膜を上記基板上に堆積する工程
と、上記開口部の段差部を除いて上記第４の膜をエッチ
ングして除去して、上記開口部の内壁に密着して開口幅
を狭めると共に、この内壁の下端で上記第１の膜に連結
する側壁膜を形成する工程と、上記開口部の底部に露出
した上記第１の膜をエッチングして除去する工程と、上
記基板上で上記開口部と重なるキャパシタ領域の周囲に
存する上記第３の膜を除去する工程と、上記開口部の底
部に露出している上記層間絶縁膜を上記側壁膜および上
記キャパシタ領域内に残った第３の膜をマスクとしてエ
ッチングして上記トランジスタの上記端子上にコンタク
トホールを開口すると共に、上記キャパシタ領域の周囲
に存する上記第２の膜を除去する工程と、上記基板上に
導電性を有する第５の膜を堆積して、上記コンタクトホ
ールを埋めて上記一方の電極の上記中心部を形成する工
程と、上記キャパシタ領域の周囲の段差部を除いて上記
第５の膜をエッチングして除去して、上記キャパシタ領
域に残った上記第２の膜の側壁を密着して取り巻くと共
に下部が上記第１の膜に連結する上記一方の電極の上記
外周部を形成し、続いて、上記キャパシタ領域内に露出
した上記第３の膜をエッチングして除去する一方、上記
キャパシタ領域の周囲に露出した上記第１の膜をエッチ
ングして除去して上記一方の電極の上記底部を形成する
工程と、上記中心部と上記外周部との間に露出した上記
第２の膜を腐食剤によって除去する工程と、キャパシタ
絶縁膜を挟んで上記一方の電極の上記中心部，外周部お
よび底部にそれぞれ対向する上記他方の電極を形成する
工程とを有することを特徴としている。
【０００８】
【作用】この発明の半導体メモリ素子の製造方法によれ
ば、トランジスタの端子上のコンタクトホールは、第３
の膜と第２の膜とを貫通して形成した開口部の内壁に密
着した側壁膜、およびキャパシタのパターン形状に加工
された上記第３の膜をマスクとして開口される。上記側
壁膜はリソグラフィを行うことなく自己整合的に形成さ
れるので、上記コンタクトホールの大きさはリソグラフ
ィ技術によって可能な最小寸法以下に設定され得る。し
たがって、コンタクトホールの露光の際に、下地の素子
や配線との位置合わせが、従来に比して容易になる。ま
た、このコンタクトホールの大きさを縮小するのに伴っ
て、メモリセル面積を縮小することが可能となる。
ば、トランジスタの端子上のコンタクトホールは、第３
の膜と第２の膜とを貫通して形成した開口部の内壁に密
着した側壁膜、およびキャパシタのパターン形状に加工
された上記第３の膜をマスクとして開口される。上記側
壁膜はリソグラフィを行うことなく自己整合的に形成さ
れるので、上記コンタクトホールの大きさはリソグラフ
ィ技術によって可能な最小寸法以下に設定され得る。し
たがって、コンタクトホールの露光の際に、下地の素子
や配線との位置合わせが、従来に比して容易になる。ま
た、このコンタクトホールの大きさを縮小するのに伴っ
て、メモリセル面積を縮小することが可能となる。
【０００９】なお、上記側壁膜を導電性の材料で構成し
て、そのまま上記蓄積電極の一部として利用している。 したがって、上記コンタクトホールを開口した後、上記
側壁膜を除去する工程を特別に設ける必要はない。さら
に、上記キャパシタの蓄積電極は導電性材料から成る柱
状またはカップ状をなす中心部，外周部および両部を連
結する底部からなり、他方の電極はこれら各部に対向す
る部分からなるため、セル面積の縮小に抗して、必要と
される最低値以上の電荷蓄積容量が確保される。上記外
周部は、リソグラフィを行うことなく自己整合的に設け
られるので、隣接したメモリセルのキャパシタ同志の距
離は、リソグラフィ技術によって可能な最小間隔以下に
設定され得る。したがって、高集積化する場合に、セル
面積が有効に活用されて、必要とされる最低値以上の電
荷蓄積容量が容易に確保される。
て、そのまま上記蓄積電極の一部として利用している。 したがって、上記コンタクトホールを開口した後、上記
側壁膜を除去する工程を特別に設ける必要はない。さら
に、上記キャパシタの蓄積電極は導電性材料から成る柱
状またはカップ状をなす中心部，外周部および両部を連
結する底部からなり、他方の電極はこれら各部に対向す
る部分からなるため、セル面積の縮小に抗して、必要と
される最低値以上の電荷蓄積容量が確保される。上記外
周部は、リソグラフィを行うことなく自己整合的に設け
られるので、隣接したメモリセルのキャパシタ同志の距
離は、リソグラフィ技術によって可能な最小間隔以下に
設定され得る。したがって、高集積化する場合に、セル
面積が有効に活用されて、必要とされる最低値以上の電
荷蓄積容量が容易に確保される。
【００１０】
【実施例】以下、この発明の半導体メモリ素子およびそ
の製造方法を実施例により詳細に説明する。
の製造方法を実施例により詳細に説明する。
【００１１】図１乃至図８はこの発明の一実施例の製造
方法により作製される半導体メモリ素子の断面を工程順
に示し、図１０乃至図１７はそれぞれこれらの図１乃至
図８が示す工程における平面パターンを示している（図
１乃至図８は図１０乃至図１７のＸ−Ｘ線断面に相当す
る）。図１乃至図８，図１０乃至図１７のいずれにおい
ても１点鎖線で区切られた領域が１つのメモリセルを示
している。
方法により作製される半導体メモリ素子の断面を工程順
に示し、図１０乃至図１７はそれぞれこれらの図１乃至
図８が示す工程における平面パターンを示している（図
１乃至図８は図１０乃至図１７のＸ−Ｘ線断面に相当す
る）。図１乃至図８，図１０乃至図１７のいずれにおい
ても１点鎖線で区切られた領域が１つのメモリセルを示
している。
【００１２】■まず、図１および図１０に示すように、
公知の手順によってＰ型Ｓｉ基板１の表面にトランジス
タＴを形成して、この基板１上にキャパシタ下の層間絶
縁膜としてＳｉＯ２膜７とＳｉ３Ｎ４膜８とをＣＶＤ（
化学気相成長）法により順に形成する。ここで、２は選
択酸化法で形成したＳｉＯ２からなる素子分離領域、３
は熱酸化法で形成してＳｉＯ２からなるゲート絶縁膜、
４，４’，４’’は燐（Ｐ）ドープ多結晶Ｓｉからなる
ゲート電極（ワード線）、５と６はそれぞれ砒素（Ａｓ
）をイオン注入して形成したＮ（＋）型のソース領域と
ドレイン領域、５ａ，６ａは燐イオン注入によって形成
したＬＤＤ（ライトリ・ドープト・ドレイン）構造をな
すＮ（−）領域を示している。また、上記Ｓｉ３Ｎ４膜
８は、後述する工程■で行う弗化水素酸処理から下地Ｓ
ｉＯ２膜７を保護する目的で形成したものであり、後述
する工程■において膜厚が減少することを考慮して、十
分な膜厚に設定している。
公知の手順によってＰ型Ｓｉ基板１の表面にトランジス
タＴを形成して、この基板１上にキャパシタ下の層間絶
縁膜としてＳｉＯ２膜７とＳｉ３Ｎ４膜８とをＣＶＤ（
化学気相成長）法により順に形成する。ここで、２は選
択酸化法で形成したＳｉＯ２からなる素子分離領域、３
は熱酸化法で形成してＳｉＯ２からなるゲート絶縁膜、
４，４’，４’’は燐（Ｐ）ドープ多結晶Ｓｉからなる
ゲート電極（ワード線）、５と６はそれぞれ砒素（Ａｓ
）をイオン注入して形成したＮ（＋）型のソース領域と
ドレイン領域、５ａ，６ａは燐イオン注入によって形成
したＬＤＤ（ライトリ・ドープト・ドレイン）構造をな
すＮ（−）領域を示している。また、上記Ｓｉ３Ｎ４膜
８は、後述する工程■で行う弗化水素酸処理から下地Ｓ
ｉＯ２膜７を保護する目的で形成したものであり、後述
する工程■において膜厚が減少することを考慮して、十
分な膜厚に設定している。
【００１３】■次に、図２および図１１に示すように、
第１の膜として多結晶Ｓｉ膜９、第２の膜としてＳｉＯ
２膜１０、第３の膜として多結晶Ｓｉ膜１１をそれぞれ
ＣＶＤ法により順次全面に堆積し、さらにＳｉＯ２膜１
２をＣＶＤ法により全面に堆積する。続いて、リソグラ
フィ手法によって、コンタクト位置にパターン寸法Ｌ１
の開口を形成したレジストをマスクとして、ＳｉＯ２膜
１２、多結晶Ｓｉ膜１１、ＳｉＯ２膜１０を反応性イオ
ンエッチング法によって順次加工する。そして、ＳｉＯ
２膜１２の表面からＳｉ３Ｎ４膜８の表面に至り、上記
レジストの開口と略等しいパターン寸法Ｌ１の開口部Ｗ
１を形成する。 この後、上記レジストを除去する。
第１の膜として多結晶Ｓｉ膜９、第２の膜としてＳｉＯ
２膜１０、第３の膜として多結晶Ｓｉ膜１１をそれぞれ
ＣＶＤ法により順次全面に堆積し、さらにＳｉＯ２膜１
２をＣＶＤ法により全面に堆積する。続いて、リソグラ
フィ手法によって、コンタクト位置にパターン寸法Ｌ１
の開口を形成したレジストをマスクとして、ＳｉＯ２膜
１２、多結晶Ｓｉ膜１１、ＳｉＯ２膜１０を反応性イオ
ンエッチング法によって順次加工する。そして、ＳｉＯ
２膜１２の表面からＳｉ３Ｎ４膜８の表面に至り、上記
レジストの開口と略等しいパターン寸法Ｌ１の開口部Ｗ
１を形成する。 この後、上記レジストを除去する。
【００１４】■次に、第４の膜として多結晶Ｓｉ膜を全
面に堆積する。工程■で形成した開口部Ｗ１の段差部を
除いてこの多結晶Ｓｉ膜を反応性イオンエッチング法に
よって除去する。そして、図３および図１２に示すよう
に、多結晶Ｓｉからなり、開口部Ｗ１の内壁に密着して
開口幅を狭めると共に、この内壁の下端で多結晶Ｓｉ膜
９に連結する側壁膜１３を形成する。さらに、反応性イ
オンエッチング法により、開口部Ｗ１内でこの側壁膜１
３の内側に露出した多結晶Ｓｉ膜９を除去する。なお、
この工程のエッチングは、上記側壁膜１３がエッチング
されないように、異方性エッチングが可能な反応性イオ
ンエッチング法を採用する。
面に堆積する。工程■で形成した開口部Ｗ１の段差部を
除いてこの多結晶Ｓｉ膜を反応性イオンエッチング法に
よって除去する。そして、図３および図１２に示すよう
に、多結晶Ｓｉからなり、開口部Ｗ１の内壁に密着して
開口幅を狭めると共に、この内壁の下端で多結晶Ｓｉ膜
９に連結する側壁膜１３を形成する。さらに、反応性イ
オンエッチング法により、開口部Ｗ１内でこの側壁膜１
３の内側に露出した多結晶Ｓｉ膜９を除去する。なお、
この工程のエッチングは、上記側壁膜１３がエッチング
されないように、異方性エッチングが可能な反応性イオ
ンエッチング法を採用する。
【００１５】■次に、キャパシタ領域（キャパシタを形
成すべき領域。開口部Ｗ１と重なる。）にリソグラフィ
手法によってレジストを形成し、このレジストをマスク
として、図４および図１３に示すように、上記ＳｉＯ２
膜１２および多結晶Ｓｉ膜１１を反応性イオンエッチン
グ法によって矩形の電極形状に順次加工する。この後、
上記レジストを除去する。
成すべき領域。開口部Ｗ１と重なる。）にリソグラフィ
手法によってレジストを形成し、このレジストをマスク
として、図４および図１３に示すように、上記ＳｉＯ２
膜１２および多結晶Ｓｉ膜１１を反応性イオンエッチン
グ法によって矩形の電極形状に順次加工する。この後、
上記レジストを除去する。
【００１６】■次に、図５および図１４に示すように、
上記側壁膜１３および上記キャパシタ領域内に残った多
結晶Ｓｉ膜１１をマスクとして、反応性イオンエッチン
グ法によって、上記開口部Ｗ１の底部に露出しているＳ
ｉ３Ｎ４膜８とＳｉＯ２膜７を除去する。これにより、
半導体基板１の表面に形成されたトランジスタＴのソー
ス領域５上に、上記開口部Ｗ１のパターン寸法よりも狭
い寸法Ｌ２のコンタクトホールＷ２を開口する。また同
時に、ＳｉＯ２膜１２、および上記キャパシタ領域の周
囲に存するＳｉＯ２膜１０を除去する。上記キャパシタ
領域内には、ＳｉＯ２膜１０ａが上下を多結晶Ｓｉ膜９
，１１に挟まれた状態で残される。
上記側壁膜１３および上記キャパシタ領域内に残った多
結晶Ｓｉ膜１１をマスクとして、反応性イオンエッチン
グ法によって、上記開口部Ｗ１の底部に露出しているＳ
ｉ３Ｎ４膜８とＳｉＯ２膜７を除去する。これにより、
半導体基板１の表面に形成されたトランジスタＴのソー
ス領域５上に、上記開口部Ｗ１のパターン寸法よりも狭
い寸法Ｌ２のコンタクトホールＷ２を開口する。また同
時に、ＳｉＯ２膜１２、および上記キャパシタ領域の周
囲に存するＳｉＯ２膜１０を除去する。上記キャパシタ
領域内には、ＳｉＯ２膜１０ａが上下を多結晶Ｓｉ膜９
，１１に挟まれた状態で残される。
【００１７】■次に、図６および図１５に示すように、
第５の膜として開口したコンタクトホールＷ２を埋め込
むのに十分な膜厚で多結晶Ｓｉ膜を全面に堆積する。こ
のようにコンタクトホールＷ２を埋め込むことにより、
多結晶Ｓｉ膜からなり、トランジスタＴのソース領域５
からコンタクトホールＷ２を貫通して柱状に突起した蓄
積電極Ｓの中心部１５を形成する。中心部１５は、上記
側壁膜１３の段差を反映して上面にくぼみをもつ柱状に
なる。特に、側壁膜１３の段差に比して上記第５の膜が
著しく薄い場合は、中心部１５がカップ形状になる。こ
の後、反応性イオンエッチング法によって、キャパシタ
領域の周囲に工程■で形成した段差部を除いて、上記多
結晶Ｓｉ膜をエッチングして除去する。そして、図６に
示すように、多結晶Ｓｉ膜からなり、上記ＳｉＯ２膜１
０ａの外周を密接して取り巻くと共に、端部が上記多結
晶Ｓｉ膜９に連結する蓄積電極Ｓの外周部１４を形成す
る。 続いて、上記キャパシタ領域内に露出した多結晶Ｓｉ膜
１１と上記キャパシタ領域の周囲に露出した多結晶Ｓｉ
膜９をエッチングして除去する。このキャパシタ領域の
周囲の多結晶Ｓｉ膜９を除去することによって、蓄積電
極Ｓの底部９ａを形成する。この底部９ａを介して上記
中心部１５と外周部１４とが電気的に接続される。なお
、上記外周部１４を構成する材料を上記底部９ａの部分
と同一材料の多結晶Ｓｉとしたが、これに限られるもの
ではなく、次工程■においてＳｉＯ２膜１０ａを弗化水
素酸を含有するエッチング液によって除去する際に、浸
されないような導電性材料であれば良い。また、上記Ｓ
ｉ３Ｎ４膜８は工程■において十分な膜厚としているが
、上記多結晶Ｓｉ膜９をエッチングする際は、Ｓｉ３Ｎ
４膜８に対して選択的にエッチングするのが望ましい。
第５の膜として開口したコンタクトホールＷ２を埋め込
むのに十分な膜厚で多結晶Ｓｉ膜を全面に堆積する。こ
のようにコンタクトホールＷ２を埋め込むことにより、
多結晶Ｓｉ膜からなり、トランジスタＴのソース領域５
からコンタクトホールＷ２を貫通して柱状に突起した蓄
積電極Ｓの中心部１５を形成する。中心部１５は、上記
側壁膜１３の段差を反映して上面にくぼみをもつ柱状に
なる。特に、側壁膜１３の段差に比して上記第５の膜が
著しく薄い場合は、中心部１５がカップ形状になる。こ
の後、反応性イオンエッチング法によって、キャパシタ
領域の周囲に工程■で形成した段差部を除いて、上記多
結晶Ｓｉ膜をエッチングして除去する。そして、図６に
示すように、多結晶Ｓｉ膜からなり、上記ＳｉＯ２膜１
０ａの外周を密接して取り巻くと共に、端部が上記多結
晶Ｓｉ膜９に連結する蓄積電極Ｓの外周部１４を形成す
る。 続いて、上記キャパシタ領域内に露出した多結晶Ｓｉ膜
１１と上記キャパシタ領域の周囲に露出した多結晶Ｓｉ
膜９をエッチングして除去する。このキャパシタ領域の
周囲の多結晶Ｓｉ膜９を除去することによって、蓄積電
極Ｓの底部９ａを形成する。この底部９ａを介して上記
中心部１５と外周部１４とが電気的に接続される。なお
、上記外周部１４を構成する材料を上記底部９ａの部分
と同一材料の多結晶Ｓｉとしたが、これに限られるもの
ではなく、次工程■においてＳｉＯ２膜１０ａを弗化水
素酸を含有するエッチング液によって除去する際に、浸
されないような導電性材料であれば良い。また、上記Ｓ
ｉ３Ｎ４膜８は工程■において十分な膜厚としているが
、上記多結晶Ｓｉ膜９をエッチングする際は、Ｓｉ３Ｎ
４膜８に対して選択的にエッチングするのが望ましい。
【００１８】■次に、弗化水素酸を含有するエッチング
液を用いて、蓄積電極Ｓの中心部１５と外周部１４との
隙間に残ったＳｉＯ２膜１０ａを除去する。その後、図
７および図１６に示すように、キャパシタ絶縁膜１６を
形成し、キャパシタＣの他方の電極として、蓄積電極Ｓ
の各部に対向し複数のメモリセルの共通配線となるプレ
ート電極１７を形成する。キャパシタ絶縁膜１６は、Ｌ
ＰＣＶＤ（減圧化学気相成長法）によりＳｉ３Ｎ４膜を
形成した後、熱酸化法によりこのＳｉ３Ｎ４膜表面を酸
化して形成する（ＳｉＯ２／Ｓｉ３Ｎ４二層膜）。また
、プレート電極１７は、燐ドープ多結晶Ｓｉを用いる。
液を用いて、蓄積電極Ｓの中心部１５と外周部１４との
隙間に残ったＳｉＯ２膜１０ａを除去する。その後、図
７および図１６に示すように、キャパシタ絶縁膜１６を
形成し、キャパシタＣの他方の電極として、蓄積電極Ｓ
の各部に対向し複数のメモリセルの共通配線となるプレ
ート電極１７を形成する。キャパシタ絶縁膜１６は、Ｌ
ＰＣＶＤ（減圧化学気相成長法）によりＳｉ３Ｎ４膜を
形成した後、熱酸化法によりこのＳｉ３Ｎ４膜表面を酸
化して形成する（ＳｉＯ２／Ｓｉ３Ｎ４二層膜）。また
、プレート電極１７は、燐ドープ多結晶Ｓｉを用いる。
【００１９】■最後に、図８および図１７に示すように
、上記キャパシタＣ上に、ビット線下の層間絶縁膜１８
を形成した後、トランジスタＴのドレイン領域６上にコ
ンタクトホールＷ３を開口して、共通配線（ビット線）
１９を形成する。このようにして、半導体メモリ素子の
作製を完了する。
、上記キャパシタＣ上に、ビット線下の層間絶縁膜１８
を形成した後、トランジスタＴのドレイン領域６上にコ
ンタクトホールＷ３を開口して、共通配線（ビット線）
１９を形成する。このようにして、半導体メモリ素子の
作製を完了する。
【００２０】なお、上に述べた例では、キャパシタＣを
形成した後にビット線１９を形成したが、これに限られ
るものではない。図９に示すように、ビット線１９形成
後にキャパシタＣを形成するようにしても良い。まず、
工程■で述べたのと同じ手順により、半導体基板１の表
面に素子分離領域２およびトランジスタＴを形成する。 続いて、ビット線下の層間絶縁膜１８を堆積した後、上
記トランジスタＴのドレイン領域６につながるビット線
１９を形成する。この上に、キャパシタ下の層間絶縁膜
としてＳｉＯ２膜７とＳｉ３Ｎ４膜８とを堆積する。こ
の後、キャパシタＣを形成する工程は、上の述べた工程
■〜■と同様である。このようにビット線１９を形成し
た後にキャパシタＣを形成する場合、コンタクトホール
Ｗ２はゲート電極４に対してだけでなくビット線１９に
対しても十分なスペースを確保しなければならないが、
この発明によれば、露光の際の位置合わせ精度の問題を
解消できる。
形成した後にビット線１９を形成したが、これに限られ
るものではない。図９に示すように、ビット線１９形成
後にキャパシタＣを形成するようにしても良い。まず、
工程■で述べたのと同じ手順により、半導体基板１の表
面に素子分離領域２およびトランジスタＴを形成する。 続いて、ビット線下の層間絶縁膜１８を堆積した後、上
記トランジスタＴのドレイン領域６につながるビット線
１９を形成する。この上に、キャパシタ下の層間絶縁膜
としてＳｉＯ２膜７とＳｉ３Ｎ４膜８とを堆積する。こ
の後、キャパシタＣを形成する工程は、上の述べた工程
■〜■と同様である。このようにビット線１９を形成し
た後にキャパシタＣを形成する場合、コンタクトホール
Ｗ２はゲート電極４に対してだけでなくビット線１９に
対しても十分なスペースを確保しなければならないが、
この発明によれば、露光の際の位置合わせ精度の問題を
解消できる。
【００２１】次に、上記半導体メモリ素子の製造方法の
効果を定量的に評価する。最小線幅０．５μｍで形成す
る場合、メモリセルサイズは、１．２μｍ×３μｍ＝３
．６μｍ２となる。ビット線１９を形成するのがキャパ
シタＣ形成の前後いずれの場合においても、リソグラフ
ィにより開口した開口部Ｗ１のパターン寸法Ｌ１を０．
５μｍ，側壁膜１３の材料となる多結晶Ｓｉの厚さを０
．１μｍにすると、コンタクトホールＷ２の寸法Ｌ２を
自己整合的に０．３μｍに縮小できる。
効果を定量的に評価する。最小線幅０．５μｍで形成す
る場合、メモリセルサイズは、１．２μｍ×３μｍ＝３
．６μｍ２となる。ビット線１９を形成するのがキャパ
シタＣ形成の前後いずれの場合においても、リソグラフ
ィにより開口した開口部Ｗ１のパターン寸法Ｌ１を０．
５μｍ，側壁膜１３の材料となる多結晶Ｓｉの厚さを０
．１μｍにすると、コンタクトホールＷ２の寸法Ｌ２を
自己整合的に０．３μｍに縮小できる。
【００２２】また、リソグラフィで定義されるキャパシ
タＣの形状を０．６μｍ×１．３５μｍの矩形状にして
、０．５μｍの厚い多結晶Ｓｉを蓄積電極Ｓとすると、
この形状から算定される多結晶Ｓｉ電極の表面積は２．
８μｍ２程度となる。この場合、一般のスタック型メモ
リセルでは、３μｍ２程度の面積しかキャパシタＣとし
て利用できないことになる。しかし、多結晶Ｓｉ９の厚
さを０．１μｍ、ＳｉＯ２膜１０の厚さを０．４μｍ、
外周部（多結晶Ｓｉ）１４の厚さを０．１５μｍとして
、上記メモリセルを形成すると、一般のスタック型メモ
リセルと同じ蓄積電極の高さで、５．８μｍ２程度の表
面積をキャパシタＣとして利用できる。実際に、メモリ
セル当たりのキャパシタ容量を比較測定したところ、従
来のスタック型メモリセルは１７ｆＦしかなかったのに
対して、上記半導体メモリ素子の構造では３５ｆＦの大
容量を実現でき、１６ＭｂＤＲＡＭにも十分に利用でき
る大きさとなった。なお、リーク電流、キャパシタ絶縁
膜の寿命に関しても顕著な劣化はみられなかった。
タＣの形状を０．６μｍ×１．３５μｍの矩形状にして
、０．５μｍの厚い多結晶Ｓｉを蓄積電極Ｓとすると、
この形状から算定される多結晶Ｓｉ電極の表面積は２．
８μｍ２程度となる。この場合、一般のスタック型メモ
リセルでは、３μｍ２程度の面積しかキャパシタＣとし
て利用できないことになる。しかし、多結晶Ｓｉ９の厚
さを０．１μｍ、ＳｉＯ２膜１０の厚さを０．４μｍ、
外周部（多結晶Ｓｉ）１４の厚さを０．１５μｍとして
、上記メモリセルを形成すると、一般のスタック型メモ
リセルと同じ蓄積電極の高さで、５．８μｍ２程度の表
面積をキャパシタＣとして利用できる。実際に、メモリ
セル当たりのキャパシタ容量を比較測定したところ、従
来のスタック型メモリセルは１７ｆＦしかなかったのに
対して、上記半導体メモリ素子の構造では３５ｆＦの大
容量を実現でき、１６ＭｂＤＲＡＭにも十分に利用でき
る大きさとなった。なお、リーク電流、キャパシタ絶縁
膜の寿命に関しても顕著な劣化はみられなかった。
【００２３】このように、ＳｉＯ２膜１０と多結晶Ｓｉ
１１にリソグラフィにより開口部Ｗ１を開口した後、こ
の開口部Ｗ１に側壁膜１３を自己整合的に形成し、さら
にこの側壁膜１３とキャパシタ領域内に残した多結晶Ｓ
ｉ膜１１をマスクとして層間絶縁膜（ＳｉＯ２膜７およ
びＳｉ３Ｎ４膜８）を開口することにより、リソグラフ
ィ技術によって可能な最小寸法Ｌ１よりも小さい寸法Ｌ
２のコンタクトホールＷ２を形成することができる。ま
た、上記側壁膜１３をそのまま蓄積電極Ｓの一部として
利用することができる。
１１にリソグラフィにより開口部Ｗ１を開口した後、こ
の開口部Ｗ１に側壁膜１３を自己整合的に形成し、さら
にこの側壁膜１３とキャパシタ領域内に残した多結晶Ｓ
ｉ膜１１をマスクとして層間絶縁膜（ＳｉＯ２膜７およ
びＳｉ３Ｎ４膜８）を開口することにより、リソグラフ
ィ技術によって可能な最小寸法Ｌ１よりも小さい寸法Ｌ
２のコンタクトホールＷ２を形成することができる。ま
た、上記側壁膜１３をそのまま蓄積電極Ｓの一部として
利用することができる。
【００２４】また、上記キャパシタ領域の周囲に外周部
１４を設けることで、限られたセル面積でもってキャパ
シタＣの対向面積を増加させることができる。上記外周
部１４はリソグラフィを行うことなく自己整合的に設け
られるので、隣接するメモリセルのキャパシタＣ同志の
距離はリソグラフィ技術の限界以下まで縮小でき、素子
を高集積化することができる。しかも、マスク数を増加
させる必要がない。
１４を設けることで、限られたセル面積でもってキャパ
シタＣの対向面積を増加させることができる。上記外周
部１４はリソグラフィを行うことなく自己整合的に設け
られるので、隣接するメモリセルのキャパシタＣ同志の
距離はリソグラフィ技術の限界以下まで縮小でき、素子
を高集積化することができる。しかも、マスク数を増加
させる必要がない。
【００２５】なお上に述べた例では、工程■で加工され
たキャパシタ領域の短径と開口部Ｗ１の径を同じ寸法と
して図示しているが、これに限られるものではない。図
１８および図１９に示すように、いずれかの寸法が大き
くても蓄積電極の加工には問題はない。また、工程■で
リソグラフィ手法によって定義するキャパシタ領域の位
置合わせが、短径方向のいずれかにずれても図２０に示
すように問題はない。
たキャパシタ領域の短径と開口部Ｗ１の径を同じ寸法と
して図示しているが、これに限られるものではない。図
１８および図１９に示すように、いずれかの寸法が大き
くても蓄積電極の加工には問題はない。また、工程■で
リソグラフィ手法によって定義するキャパシタ領域の位
置合わせが、短径方向のいずれかにずれても図２０に示
すように問題はない。
【００２６】
【発明の効果】以上より明らかなように、この発明の半
導体メモリ素子およびその製造方法によれば、キャパシ
タの一方の電極（蓄積電極）とトランジスタの一方の端
子とを接続するコンタクトホールをリソグラフィ技術に
よって可能な最小寸法以下の寸法に仕上げることができ
る。したがって、露光の際に、蓄積電極用コンタクトホ
ールと下地の素子，配線との位置合わせが従来に比して
容易になる。また、蓄積電極用コンタクトホールの寸法
が縮小されるため、メモリセルの面積を縮小することが
できる。
導体メモリ素子およびその製造方法によれば、キャパシ
タの一方の電極（蓄積電極）とトランジスタの一方の端
子とを接続するコンタクトホールをリソグラフィ技術に
よって可能な最小寸法以下の寸法に仕上げることができ
る。したがって、露光の際に、蓄積電極用コンタクトホ
ールと下地の素子，配線との位置合わせが従来に比して
容易になる。また、蓄積電極用コンタクトホールの寸法
が縮小されるため、メモリセルの面積を縮小することが
できる。
【００２７】また、コンタクトホール開口の際にマスク
として用いた導電性の材料からなる上記側壁膜をそのま
ま蓄積電極の一部として利用しているので、コンタクト
ホール開口後、上記側壁膜を除去する工程を特別に設け
る必要がない。
として用いた導電性の材料からなる上記側壁膜をそのま
ま蓄積電極の一部として利用しているので、コンタクト
ホール開口後、上記側壁膜を除去する工程を特別に設け
る必要がない。
【００２８】さらに、マスク数を増加させることなく上
記外周部を自己整合的に設けられるので、隣接したメモ
リセルのキャパシタ同志の距離は、リソグラフィ技術に
よって可能な最小間隔以下にすることができる。したが
って、高集積化する場合に、セル面積を有効活用でき、
必要とされる最低値以上の電荷蓄積容量を容易に確保す
ることができる。
記外周部を自己整合的に設けられるので、隣接したメモ
リセルのキャパシタ同志の距離は、リソグラフィ技術に
よって可能な最小間隔以下にすることができる。したが
って、高集積化する場合に、セル面積を有効活用でき、
必要とされる最低値以上の電荷蓄積容量を容易に確保す
ることができる。
【図１】 この発明の一実施例の半導体メモリ素子の
製造方法を説明する工程図である。
製造方法を説明する工程図である。
【図２】 この発明の一実施例の半導体メモリ素子の
製造方法を説明する工程図である。
製造方法を説明する工程図である。
【図３】 この発明の一実施例の半導体メモリ素子の
製造方法を説明する工程図である。
製造方法を説明する工程図である。
【図４】 この発明の一実施例の半導体メモリ素子の
製造方法を説明する工程図である。
製造方法を説明する工程図である。
【図５】 この発明の一実施例の半導体メモリ素子の
製造方法を説明する工程図である。
製造方法を説明する工程図である。
【図６】 この発明の一実施例の半導体メモリ素子の
製造方法を説明する工程図である。
製造方法を説明する工程図である。
【図７】 この発明の一実施例の半導体メモリ素子の
製造方法を説明する工程図である。
製造方法を説明する工程図である。
【図８】 この発明の一実施例の半導体メモリ素子の
製造方法を説明する工程図である。
製造方法を説明する工程図である。
【図９】 この発明の別の実施例の製造方法により作
製した半導体メモリ素子を示す図である。
製した半導体メモリ素子を示す図である。
【図１０】 図１に示す工程における上記半導体メモ
リ素子の平面パターンを示す図である。
リ素子の平面パターンを示す図である。
【図１１】 図２に示す工程における上記半導体メモ
リ素子の平面パターンを示す図である。
リ素子の平面パターンを示す図である。
【図１２】 図３に示す工程における上記半導体メモ
リ素子の平面パターンを示す図である。
リ素子の平面パターンを示す図である。
【図１３】 図４に示す工程における上記半導体メモ
リ素子の平面パターンを示す図である。
リ素子の平面パターンを示す図である。
【図１４】 図５に示す工程における上記半導体メモ
リ素子の平面パターンを示す図である。
リ素子の平面パターンを示す図である。
【図１５】 図６に示す工程における上記半導体メモ
リ素子の平面パターンを示す図である。
リ素子の平面パターンを示す図である。
【図１６】 図７に示す工程における上記半導体メモ
リ素子の平面パターンを示す図である。
リ素子の平面パターンを示す図である。
【図１７】 図８に示す工程における上記半導体メモ
リ素子の平面パターンを示す図である。
リ素子の平面パターンを示す図である。
【図１８】 上記半導体メモリ素子の変形例を示す図
である。
である。
【図１９】 上記半導体メモリ素子の変形例を示す図
である。
である。
【図２０】 上記半導体メモリ素子のキャパシタ領域
の位置合わせがずれた例を示す図である。
の位置合わせがずれた例を示す図である。
１ Ｐ型シリコン基板
２ 素子分離絶縁膜
３ ゲート絶縁膜
４，４’，４’’ ゲート電極
５ ソース領域
６ ドレイン領域
７，１０，１２ ＳｉＯ２膜
８ Ｓｉ３Ｎ４膜
９，１１ 多結晶Ｓｉ膜
１３ 側壁膜
１４ 外周部
１５ 中心部
１６ キャパシタ絶縁膜
１７ プレート電極
１８ ビット線下の層間絶縁膜
１９ ビット線
Ｃ キャパシタ
Ｔ ＭＯＳトランジスタ
Ｓ 蓄積電極
Claims (2)
- 【請求項１】 半導体基板表面に形成されたトランジ
スタとこのトランジスタの端子に一方の電極がつながる
キャパシタとからなるメモリセルを複数個有し、上記キ
ャパシタの一方の電極は、柱状またはカップ状をなす中
心部と、この中心部の外周に接しまたはこの外周近傍を
離間して取り巻く外周部と、上記中心部の下部と外周部
の下部とを一体に連結する底部とからなり、上記キャパ
シタの他方の電極は、上記一方の電極の中心部，外周部
および底部にそれぞれ対向する部分からなることを特徴
とする半導体メモリ素子。 - 【請求項２】 上記半導体メモリ素子の製造方法であ
って、上記トランジスタ上に、層間絶縁膜を形成する工
程と、上記層間絶縁膜上に、導電性材料からなる第１の
膜と、この第１の膜と選択的にエッチング可能で、かつ
上記層間絶縁膜と同一条件でエッチングされる材料から
なる第２の膜と、上記層間絶縁膜をエッチングする条件
ではエッチングされにくい材料からなる第３の膜を順に
堆積する工程と、上記トランジスタの上記端子上に、上
記第３の膜の表面から上記第１の膜の表面に至る所定の
パターン寸法の開口部を形成する工程と、上記層間絶縁
膜をエッチングする条件ではエッチングされにくい導電
性材料からなる第４の膜を上記基板上に堆積する工程と
、上記開口部の段差部を除いて上記第４の膜をエッチン
グして除去して、上記開口部の内壁に密着して開口幅を
狭めると共に、この内壁の下端で上記第１の膜に連結す
る側壁膜を形成する工程と、上記開口部の底部に露出し
た上記第１の膜をエッチングして除去する工程と、上記
基板上で上記開口部と重なるキャパシタ領域の周囲に存
する上記第３の膜を除去する工程と、上記開口部の底部
に露出している上記層間絶縁膜を上記側壁膜および上記
キャパシタ領域内に残った第３の膜をマスクとしてエッ
チングして上記トランジスタの上記端子上にコンタクト
ホールを開口すると共に、上記キャパシタ領域の周囲に
存する上記第２の膜を除去する工程と、上記基板上に導
電性を有する第５の膜を堆積して、上記コンタクトホー
ルを埋めて上記一方の電極の上記中心部を形成する工程
と、上記キャパシタ領域の周囲の段差部を除いて上記第
５の膜をエッチングして除去して、上記キャパシタ領域
に残った上記第２の膜の側壁を密着して取り巻くと共に
下部が上記第１の膜に連結する上記一方の電極の上記外
周部を形成し、続いて、上記キャパシタ領域内に露出し
た上記第３の膜をエッチングして除去する一方、上記キ
ャパシタ領域の周囲に露出した上記第１の膜をエッチン
グして除去して上記一方の電極の上記底部を形成する工
程と、上記中心部と上記外周部との間に露出した上記第
２の膜を腐食剤によって除去する工程と、キャパシタ絶
縁膜を挟んで上記一方の電極の上記中心部，外周部およ
び底部にそれぞれ対向する上記他方の電極を形成する工
程とを有することを特徴とする半導体メモリ素子の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2402538A JP2602581B2 (ja) | 1990-12-15 | 1990-12-15 | 半導体メモリ素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2402538A JP2602581B2 (ja) | 1990-12-15 | 1990-12-15 | 半導体メモリ素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04216665A true JPH04216665A (ja) | 1992-08-06 |
| JP2602581B2 JP2602581B2 (ja) | 1997-04-23 |
Family
ID=18512338
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2402538A Expired - Fee Related JP2602581B2 (ja) | 1990-12-15 | 1990-12-15 | 半導体メモリ素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2602581B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0653412A (ja) * | 1992-08-03 | 1994-02-25 | Nec Corp | 半導体記憶装置およびその製造方法 |
| JPH09129850A (ja) * | 1995-10-18 | 1997-05-16 | Lg Semicon Co Ltd | 半導体素子の高誘電率キャパシター及びその製造方法 |
| US6097052A (en) * | 1992-11-27 | 2000-08-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and a method of manufacturing thereof |
| US6127734A (en) * | 1995-08-25 | 2000-10-03 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device comprising a contact hole of varying width thru multiple insulating layers |
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1990
- 1990-12-15 JP JP2402538A patent/JP2602581B2/ja not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2602581B2 (ja) | 1997-04-23 |
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