KR0179771B1 - 반도체 메모리 셀 제조방법 - Google Patents
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Abstract
본 발명은 반도체 메모리 셀 제조방법에 관한 것으로, 필드산화막이 형성되어 있는 기판 상에 제1 게이트 절연막을 형성하는 공정과; 상기 필드산화막을 포함한 제1 게이트 절연막 상에 제1 도전성막 및 제1 절연막을 형성하는 공정과; 상기 제1 절연막과 제1 도전성막을 식각하여 트랜스퍼 게이트를 형성하는 공정과; 상기 트랜스퍼 게이트 전면에 게이트 절연막을 형성하는 공정과; 비트라인 및 채널이 형성될 부분의 기판 표면이 소정 부분 노출되도록 제2 게이트 절연막과 제1 절연막 및 제1 게이트 절연막을 선택 식각하는 공정과; 표면이 노출된 기판을 시드로 하여 선택적으로 에피층을 성장시킨 후, 상기 에피층 내에 n+불순물을 도우핑 영역을 형성하는 공정과; 상기 에피층을 포함한 패턴 전면에 질화막을 증착하는 공정과; 상기 질화막 상의 비트라인 형성부에 감광막을 형성하고, 이를 마스크로 필드산화막 좌/우측의 기판 표면이 소정 부분 노출되도록 상기 질화막을 선택 식각하는 공정과; 표면이 노출된 기판 상에 플러그 형상의 노드 전극을 형성하는 공정과; 상기 에피층과 그 주변의 절연막 및 노드 전극 표면에 유전체막을 형성하는 공정과; 상기 유전체막 상에 플레이트 전극을 형성하는 공정과; 상기 플레이트 전극 상에 제2절연막을 형성하는 공정과; 비트라인이 형성될 부분의 제2 절연막의 플레이트 전극 및 유전체막을 식각하여 콘택 홀을 형성하는 공정과; 상기 콘택 홀 측면에 측벽을 형성하는 공정 및; 상기 측벽과 콘택 홀을 포함한 제2 절연막상의 소정 부분에 비트라인을 형성하는 공정을 구비하여 디램 메모리셀 제조를 완료하므로써, 비트라인 하부에 트랜지스터의 채널이 형성되므로, 메모리 셀이 차지하는 면적을 줄일 수 있게 되어 반도체 소자의 고집적화를 실현할 수 있게 된다.
Description
제1도는 종래 기술에 의해 제조된 반도체 메모리 셀 구조를 도시한 단면도.
제2a도 내지 제2k도는 본 발명에 의한 반도체 메모리 셀 제조방법을 도시한 공정수순도.
* 도면의 주요부분에 대한 부호의 설명
100 : 기판 102 : 필드산화막
104 : 제1 게이트 절연막 106 : 제1 폴리실리콘
108 : 제1 절연막 110 : 제2 게이트 절연막
112 : 감광막 114 : 에피층
116 : 질화막 118 : 제2 폴리실리콘
120 : 유전체막 122 : 제3 폴리실리콘
124 : 제2 절연막 126 : 제3 절연막
126 : 산화막 측벽 128 : 비트라인
본 발명은 반도체 메모리 셀 제조방법에 관한 것으로, 특히 고집적 메모리 소자에 적당하도록 설계된 제조된 반도체 메모리 셀 제조방법에 관한 것이다.
종래 일반적으로 사용되어 오던 디램(이하, DRAM이라 한다)셀은 제1도에 도시된 단면도에서 알 수 있듯이 기판(1) 내에 능동소자가 형성될 액티브영역과 소자간 격리영역을 정의하기 위한 필드산화막(2)이 형성되어 있고, 상기 액티브영역과 소자격리영역의 소정 부분에는 스위칭 트랜지스터인 워드라인 배선 및 트랜스퍼 트랜지스터 게이트(3)가 형성되어 있으며, 상기 스위칭 트랜지스터에는 스토리지 노드 전극(4)과 유전체막(5) 및 플레이트 전극(6)으로 이루어진 캐패시터가 결합되어 있고, 상기 캐패시터와 스위칭 트랜지스터 상부에는 드레인 영역(7)의 소정 부분 드러나도록 접촉창이 형성되어 있는 절연막(8)이 형성되어 있으며, 접촉창을 포함한 상기 절연막(8)의 소정 부분에는 비트라인(9)이 형성되어 있는 구조로 이루어져 있다.
따라서, 상기 DRAM 셀은 저장할 데이타를 해당되는 비트라인(9)에 전압으로 인가하고, 해당되는 워드라인에 트랜스퍼 트랜지스터의 문턱전압 이상이 되는 전압을 인가하면 트랜지스터가 온(on) 상태로 되면서 셀의 캐패시터에 데이타가 저장된다. 일단, 데이타를 저장하면 워드라인의 전압을 낮추어 데이타가 빠져 나가지 않도록 해주고, 저장된 데이타를 읽을 경우에는 다시 해당되는 워드라인에 전압을 인가하여 셀 캐패시터에 축적된 전하가 비트라인(9)을 통해 이와 연결된 센스 엠프(sence amplifier)에 전달되도록 한다. 이러한 일련의 과정을 통하여 정보저장 및 판독이 이루어지게 된다.
그러나, 상기와 같은 구조를 가지도록 DRAM 셀을 제조할 경우에는 트랜스퍼 게이트 측면에 평면적으로 비트 라인 형성용 콘택과 캐패시터의 노드 전극 형성용 콘택이 형성되므로 채널(channel)이 평면적으로 존재하게 되어 셀 사이즈 감소에 제약이 따르게 되며, 비트 라인 형성용 콘택 자체도 그에 해당하는 면적을 차지하게 되므로 이 또한 셀 사이즈의 감소에 제약을 가하게 되어 소자의 고집적화에는 도움을 주지 못하게 되는 결과를 초래하게 된다.
이에 본 발명은 상기와 같은 단점을 개선하기 위하여 이루어진 것으로, 비트라인 하부에 트랜지스터의 채널이 존재하도록 다램 메모리 셀을 제조하므로써, 고집적 메모리 셀에 제조에 적당하도록 한 반도체 메모리 셀 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 메모리 셀 제조방법은, 필드산화막이 형성되어 있는 기판 상에 제1 게이트 절연막을 형성하는 공정과; 상기 필드산화막을 포함한 제1 게이트 절연막상에 제1 도전성막 및 제1 절연막을 형성하는 공정과; 상기 제1 절연막과 제1 도전성막을 식각하여 트랜스퍼 게이트를 형성하는 공정과; 상기 트랜스퍼 게이트 전면에 게이트 절연막을 형성하는 공정과; 비트라인 및 채널이 형성될 부분의 기판 표면이 소정 부분 노출되도록 제2 게이트 절연막과 제1 절연막 및 제1 게이트 절연막을 선택 식각하는 공정과; 표면이 노출된 기판을 시드로 하여 선택적으로 에피층을 성장시킨 후, 상기 에피층 내에 n+불순물을 도우핑 영역을 형성하는 공정과; 상기 에피층을 포함한 패턴 전면에 질화막을 증착하는 공정과; 상기 질화막 상의 비트라인 형성부에 감광막을 형성하고, 이를 마스크로 필드산화막 좌/우측의 기판 표면이 소정부분 노출되도록 상기 질화막을 선택 식각하는 공정과; 표면이 노출된 기판 상에 플러그 형상의 노드 전극을 형성하는 공정과; 상기 질화막을 제거하는 공정과; 상기 에피층과 그 주변의 절연막 및 노드 전극 표면에 유전체막을 형성하는 공정과; 상기 유전체막 상에 플레이트 전극을 형성하는 공정과; 상기 플레이트 전극 상에 제2절연막을 형성하는 공정과; 비트라인이 형성될 부분의 제2 절연막과 플레이트 전극 및 유전체막을 식각하여 콘택 홀을 형성하는 공정과; 상기 콘택 홀 측면에 측벽을 형성하는 공정 및; 상기 측벽과 콘택 홀을 포함한 제2 절연막 상의 소정 부분에 비트라인을 형성하는 공정을 구비하여 이루어진 것을 특징으로 한다.
상기 공정 결과, 디램 메모리 셀의 고집적화를 실현할 수 있게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
제2(a)도 내지 제2(h)도는 본 발명에 따른 반도체 셀 제조방법을 도시한 공정수순도를 나타낸 것으로, 이를 참조하여 그 제조 공정을 구체적으로 살펴보변 다음과 같다.
먼저, 제2(a)도에 도시된 바와 같이 실리콘 기판(100) 상의 소자 격리영역에 필드산화막(102)을 형성한 뒤, 상기 필드산화막(102)에 의해 격리된 기판(100) 상에 제1 게이트 절연막(104)을 성장시키고 , 상기 필드산화막(102)을 포함한 제1 게이트 절연막(104) 전면에 도전성막인 제1 폴리실리콘(106)을 증착한 후, 그 위에 제1 절연막(108)인 산화막을 증착한다.
그후, 제2(b)도에 도시된 바와 같이 상기 제1 절연막(108)과 제1 폴리실리콘(106)을 식각하여 트랜스퍼 게이트를 형성하고, 상기 트랜스퍼 게이트 전면에 CVD(chemical vapour deposition) 방법으로 제2 게이트 절연막(110)을 형성한 다음, 상기 제2 게이트 절연막(110)을 포함한 제1 게이트 절연막(104) 상에 감광막(112)을 형성한다. 이어, 비트라인 및 채널이 형성될 부분의 감광막(112)을 식각처리하여 상기 제1 게이트 절연막(104) 표면이 소정 부분 노출되도록 한다.
그 다음, 제2(c)도에 도시된 바와 같이 상기 감광막(112)을 마스크로 하여 임의 두께의 제2 게이트 절연막(110)과 제1 절연막(108), 그리고 표면이 노출된 부분의 제1 게이트 절연막(104)을 식각하고, 상기 감광막(112)을 제거한 후 상기 제1 절연막(108) 상부에 위치한 제2 게이트 절연막(110)을 제거한다.
이어서, 제2(d)도에 도시된 바와 같이 표면이 노출된 실리콘 기판(100)을 시드(seed)로 하여 그 부분에만 선택적으로 에피층(114)을 성장시키고, n+불순물 이온주입 공정을 실시하여 상기 에피층(114)의 소정 두께에 해당하는 부분과 상기 필드산화막(102) 좌/우측 기판(100) 내에 n+불순물을 도우핑시킨 뒤, 상기 패턴 전면에 질화막(116)을 증착한다.
계속해서, 제2(e)도에 도시된 바와 같이 비트라인이 형성될 부분(예컨대, 에피층(114)을 포함한 그 주변 제1 절연막(108)에 해당하는 부분)의 질화막(116) 상에만 감광막(112)을 형성한 후, 이를 마스크로 빗금친 부분(a)의 질화막(116)만을 선택 식각하고, 상기 감광막(112)을 제거한 다음, 필드산화막(102) 좌/우측 기판(100) 표면이 소정 부분 노출되도록 제1 게이트 절연막(104)을 식각하여 제2(f)도에 도시된 바와 같은 패턴을 형성한다.
이후, 제2(g)도에 도시된 바와 같이 기판(100)의 노출 부분을 포함한 상기 패턴 전면에 도전성막인 제2 폴리실리콘(118)을 증착하고, 이를 에치백(etch-back)하여 플러그(plug) 형상을 갖는 노드 전극을 형성한다.
그 다음, 제2(h)도에 도시된 바와 같이 상기 질화막(116)을 핫 인산(hot H3PO4)에 담구어 제거하고, 제2(i)도에 도시된 바와 같이 상기 패턴 전면에 얇은 두께의 유전체막(120)을 형성한 후, 상기 유전체막(120)상에 플레이트 전극으로 사용될 도전성막 예컨대, 제3 폴리실리콘(또는 TiN)(122)을 증착한 뒤, 그 위에 제2 절연막(124)의 산화막을 증착한다.
이어서, 제2(j)도에 도시된 바와 같이 비트라인이 형성될 부분의 제2 절연막(124)과 제3 폴리실리콘(122) 및 유전체막(120)을 식각하여 콘택 홀을 형성하고, 상기 콘택 홀을 포함한 제2 절연막(124) 상에 제3 절연막(126)인 산화막을 증착한다.
마지막으로, 제2(k)도에 도시된 바와 같이 상기 제3 절연막(126)을 에치백하여 상기 콘택홀 측면에 산화막 측벽(126')을 형성하고, 이후 산화막 측벽(126')과 콘택 홀을 포함한 제2 절연막(124) 상의 소정 부분에 비트라인(128)을 형성하므로써, 본 공정을 완료한다.
상술한 바와 같이 본 발명에 의하면, 비트라인 하부에 트랜지스터의 채널이 형성되므로, 메모리 셀이 차지하는 면적을 줄일 수 있게 되어 반도체 소자의 고집적화를 실현할 수 있게 된다.
Claims (1)
- 필드산화막이 형성되어 있는 기판 상에 제1 게이트 절연막을 형성하는 공정과; 상기 필드산화막을 포함한 제1 게이트 절연막 상에 제1 도전성막 및 제1 절연막을 형성하는 공정과; 상기 제1 절연막과 제1 도전성막을 식각하여 트랜스퍼 게이트를 형성하는 공정과; 상기 트랜스퍼 게이트 전면에 게이트 절연막을 형성하는 공정과; 비트라인 및 채널이 형성될 부분의 기판 표면이 소정 부분 노출되도록 제2 게이트 절연막과 제1 절연막 및 제1 게이트 절연막을 선택 식각하는 공정과; 표면이 노출된 기판을 시드로 하여 선택적으로 에피층을 성장시킨 후, 상기 에피층 내에 n+불순물을 도우핑 영역을 형성하는 공정과; 상기 에피층을 포함한 패턴 전면에 질화막을 증착하는 공정과; 상기 질화막 상의 비트라인 형성부에 감광막을 형성하고, 이를 마스크로 필드산화막 좌/우측의 기판 표면이 소정 부분 노출되도록 상기 질화막을 선택 식각하는 공정과; 표면이 노출된 기판 상에 플러그 형상의 노드 전극을 형성하는 공정과; 상기 질화막을 제거하는 공정과; 상기 에피층과 그 주변의 절연막 및 노드 전극 표면에 유전체막을 형성한 공정과; 상기 유전체막 상에 플레이트 전극을 형성하는 공정과; 상기 플레이트 전극 상에 제2 절연막을 형성하는 공정과; 비트라인이 형성될 부분의 제2 절연막과 플레이트 전극 및 유전체막을 식각하여 콘택 홀을 형성하는 공정과; 상기 콘택 홀 측면에 측벽을 형성하는 공정 및; 상기 측벽과 콘택 홀을 포함한 제2 절연막상의 소정 부분에 비트라인을 형성하는 공정을 구비하여 이루어진 것을 특징으로 하는 반도체 메모리 셀 제조방법.
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| KR1019950047895A KR0179771B1 (ko) | 1995-12-08 | 1995-12-08 | 반도체 메모리 셀 제조방법 |
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| KR1019950047895A KR0179771B1 (ko) | 1995-12-08 | 1995-12-08 | 반도체 메모리 셀 제조방법 |
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| KR970053996A KR970053996A (ko) | 1997-07-31 |
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Family Applications (1)
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| KR1019950047895A KR0179771B1 (ko) | 1995-12-08 | 1995-12-08 | 반도체 메모리 셀 제조방법 |
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| KR (1) | KR0179771B1 (ko) |
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1995
- 1995-12-08 KR KR1019950047895A patent/KR0179771B1/ko not_active IP Right Cessation
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| KR970053996A (ko) | 1997-07-31 |
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