JPH06209084A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 コンタクトホール形成時の写真製版工程にお
いて重ね合せのずれが生じた場合でも、大きい容量およ
び高い電気的接続の信頼性を有する半導体装置およびそ
の製造方法を提供する。 【構成】 シリコン酸化膜６ａ、６ｂ、６ｃに形成され
たコンタクトホール１５ｂを通じてソース／ドレイン領
域５に接するように延在部分９および筒部分１０よりな
る下部電極層がシリコン酸化膜６ａ、６ｂ、６ｃ上に直
接形成される。この状態で、筒部分１０の内周領域に
は、絶縁膜３５が満たされている。この後、シリコン酸
化膜６ａ、６ｂ、６ｃ上を覆うように筒部分１０の外周
領域のみ選択的にフォトレジストを形成した後、フォト
レジストに熱処理が施される。絶縁膜３５がエッチング
除去される。フォトレジスト３２ｃが除去される。下部
電極層９、１０を覆うようにキャパシタ誘電体膜を介在
して上部電極層が形成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置およびその
製造方法に関し、特に筒形状のキャパシタを有する半導
体装置およびその製造方法に関するものである。

【０００２】

【従来の技術】近年、コンピュータなどの情報機器の目
ざましい普及によって、半導体装置の需要が急速に拡大
している。また機能的には、大規模な記憶容量を有し、
かつ高速動作が可能なものが要求されている。これに伴
って、半導体装置の高集積化および高速応答性あるいは
高信頼性に関する技術開発が進められている。

【０００３】半導体装置の中で記憶情報のランダムな入
出力が可能なものとしてＤＲＡＭ（Dynamic Random Acc
ess Memory）が一般的に知られている。このＤＲＡＭの
メモリ領域を構成するメモリセルは、一般に１個のＭＯ
Ｓ（Metal Oxide Semiconductor ）トランジスタとこれ
に接続された１個のキャパシタから構成される、いわゆ
る１トランジスタ１キャパシタ型のメモリセルである。
このタイプのメモリセルは、構造が簡単なためメモリ領
域の集積度を容易に向上でき、それゆえ大容量のＤＲＡ
Ｍに広く用いられている。

【０００４】以下、従来のＤＲＡＭのメモリ領域の構成
について説明する。図１８は、従来の筒形キャパシタを
有する半導体装置の平面図である。図１９（ａ）は、図
１８のＡ−Ａ線に沿う断面図である。また図１９（ｂ）
は、図１８のＢ−Ｂ線に沿う断面図である。

【０００５】主に図１８を参照して、シリコン基板１０
１の表面上には、複数のワード線１０４ａ、１０４ｂ、
１０４ｃ、１０４ｄが形成されている。またこの複数の
ワード線と直交するように、複数のビット線１０７が形
成されている。このワード線とビット線との交差部近傍
に、メモリセルが設けられている。

【０００６】主に図１９（ａ）、（ｂ）を参照して、メ
モリセルは、１つのトランスファーゲートトランジスタ
１２０と１つのキャパシタ１３０とからなっている。ト
ランスファーゲートトランジスタ１２０は、１対のソー
ス・ドレイン拡散領域１０５、ゲート酸化膜１０３、ゲ
ート電極（ワード線）１０４ａ、１０４ｂなどを含んで
いる。１対のソース・ドレイン拡散領域１０５は、シリ
コン基板１０１の分離酸化膜１０２によって分離された
領域に所定の距離を隔てて形成されている。この１対の
ソース・ドレイン拡散領域１０５に挟まれる領域上にゲ
ート酸化膜１０３を介在してゲート電極（ワード線）１
０４ａ、１０４ｂが形成されている。

【０００７】また分離酸化膜１０２の表面上には、ワー
ド線１０４ｃ、１０４ｄが形成されている。これらのワ
ード線１０４ａ、１０４ｂ、１０４ｃ、１０４ｄを覆う
ようにシリコン酸化膜（ＳｉＯ₂ ）１０６ａが形成され
ている。このシリコン酸化膜１０６ａには、開口１１５
ａと１１５ｂが形成されている。この開口１１５ａから
露出する１対のソース・ドレイン拡散領域１０５の一方
と接するように、シリコン酸化膜１０６ａの表面上には
埋込ビット線１０７が形成されている。この埋込ビット
線１０７を覆うようにシリコン酸化膜１０６ｂが形成さ
れている。シリコン酸化膜１０６ａ、１０６ｂ、１０６
ｃの表面上にはシリコン窒化膜（ＳｉＮ）１０８が形成
されている。

【０００８】また開口１１５ｂから露出する１対のソー
ス・ドレイン拡散領域１０５の一方には、キャパシタ１
３０が電気的に接続されている。

【０００９】キャパシタ１３０は、下部電極層（ストレ
ージノード）１０９、１１０、キャパシタ誘電体膜１１
１、上部電極層（セルプレート）１１２などを含んでい
る。下部電極層は延在部分１０９と筒部分１１０とから
なっている。下部電極層を構成する延在部分１０９は、
開口１１５ｂを通じてソース・ドレイン拡散領域１０５
の表面と接するようにシリコン窒化膜１０８の表面上に
沿って形成されている。この延在部分１０９の外周部と
接するように筒部分１１０が形成されている。この筒部
分１１０はシリコン基板１０１の表面に対して垂直上方
に延びる筒形状を有している。下部電極層１０９、１１
０の表面を覆うようにキャパシタ誘電体膜１１１が薄く
形成されている。このキャパシタ誘電体膜１１１を介在
して下部電極層１０９、１１０を覆うように上部電極層
１１２が形成されている。

【００１０】また上部電極層１１２の表面上にはキャパ
シタ１３０を被覆するように層間絶縁膜１１３などが形
成されている。

【００１１】次に、上記の半導体装置の製造方法につい
て説明する。図２０〜図３１は、従来の筒形キャパシタ
を有する半導体装置の製造方法を工程順に示す図１９
（ｂ）に対応する断面図である。まず図２０を参照し
て、シリコン基板１０１の表面に素子分離酸化膜１０２
が形成される。この素子分離酸化膜１０２により分離さ
れる領域にソース・ドレイン拡散領域１０５を有するト
ランスファーゲートトランジスタ（図示せず）が形成さ
れる。またソース・ドレイン拡散領域１０５の一方と電
気的に接続されるビット線１０７が形成される。ビット
線１０７は、サイドウォールを含むシリコン酸化膜１０
６ｅによって被覆される。またシリコン基板１０１の表
面全面には、均一な厚みでシリコン酸化膜１０６ｆが形
成される。このシリコン酸化膜１０６ｆの表面全面にシ
リコン窒化膜１０８が形成される。このシリコン窒化膜
１０８の表面上には、フォトレジストが塗布され、露光
処理などにより所望の形状にパターニングされてレジス
トパターン１３１ａとなる。このレジストパターン１３
１ａをマスクとしてシリコン窒化膜１０８とシリコン酸
化膜１０６ｃが順次エッチング除去される。

【００１２】図２１を参照して、このエッチングによ
り、シリコン窒化膜１０８とシリコン酸化膜１０６ｆの
２層を突抜けるコンタクトホール１１５ｂが形成され
る。シリコン酸化膜１０６ｅとエッチングされたシリコ
ン酸化膜１０６ｆとによりシリコン酸化膜１０６ｃが構
成される。このコンタクトホール１１５ｂからは、１対
のソース・ドレイン拡散領域１０５の他方の一部表面が
露出する。この後、レジストパターン１３１ａが除去さ
れる。

【００１３】図２２を参照して、コンタクトホール１１
５ｂを通じてソース・ドレイン拡散領域１０５の表面と
接するようにシリコン酸化膜１０６ｃおよびシリコン窒
化膜１０８の表面上にはほぼ均一な厚みで多結晶シリコ
ン膜１０９ａが形成される。

【００１４】図２３を参照して、多結晶シリコン膜１０
９ａの表面全面にシリコン酸化物よりなる絶縁膜１３５
が形成される。

【００１５】図２４を参照して、絶縁膜１３５の表面全
面にフォトレジストが塗布され、露光処理などにより所
望の形状にパターニングされて、レジストパターン１３
１ｂとなる。

【００１６】図２５を参照して、レジストパターン１３
１ｂをマスクとして絶縁膜１３５がエッチング除去され
る。このエッチングにより、多結晶シリコン膜１０９ａ
の表面が露出する。この後、レジストパターン１３１ｂ
が除去される。

【００１７】図２６を参照して、パターニングされた絶
縁膜１３５をマスクとして多結晶シリコン膜１０９がエ
ッチング除去される。このエッチングにより、下部電極
層を構成する延在部分１０９が形成される。またこのエ
ッチングにより、窒化膜１０８の表面が露出する。

【００１８】図２７を参照して、絶縁膜１３５を残した
状態で、この絶縁膜１３５を覆うように多結晶シリコン
膜１１０ａがほぼ均一な厚みで形成される。この多結晶
シリコン膜１１０ａに絶縁膜１３５の表面が露出するま
で異方性エッチングが施される。

【００１９】図２８を参照して、この異方性エッチング
により、絶縁膜１３５の側壁を被覆するようにサイドウ
ォールスペーサ状の筒形状をなす筒部分１１０が形成さ
れる。このエッチングにより、シリコン窒化膜１０８が
露出する。また延在部分１０９と円筒部分１１０とによ
り下部電極層が形成される。この後、絶縁膜１３５を除
去するため基板全面にエッチングが施される。

【００２０】図２９を参照して、このエッチングにより
絶縁膜１３５が除去される。絶縁膜１３５とシリコン酸
化膜１０６ｃはともにシリコン酸化物よりなっている。
このため、この絶縁膜１３５のエッチング除去により、
シリコン酸化膜１０６ｃもエッチングされてしまうおそ
れがある。このシリコン酸化膜１０６ｃがエッチング除
去されるのを防止すべく、シリコン酸化膜１０６ｃの表
面はシリコン窒化膜１０８によって被覆されている。こ
のためシリコン酸化膜１０６ｃの表面がエッチングによ
り侵されることはない。すなわち、シリコン窒化膜１０
８は、絶縁膜１３５をエッチング除去する際にシリコン
酸化膜１０６ｃの表面がエッチングにより侵されること
を防止する役割をなしている。

【００２１】図３０を参照して、延在部分１０９と筒部
分１１０よりなる下部電極層の表面を被覆するようにキ
ャパシタ誘電体膜１１１が形成される。

【００２２】図３１を参照して、キャパシタ誘電体膜１
１１を介在して下部電極層１０９、１１０の表面を被覆
するように多結晶シリコンよりなる上部電極層１１２が
形成される。これにより、下部電極層１０９、１１０、
キャパシタ誘電体膜１１１、上部電極層１１２とを含む
キャパシタ１３０が形成される。このキャパシタ１３０
を覆うように層間絶縁膜１１３が形成される。

【００２３】上記のように、従来の半導体装置は構成さ
れ、かつ製造される。

【００２４】

【発明が解決しようとする課題】上記のような従来の半
導体装置の製造方法では、図２０と図２１に示すコンタ
クトホール１１５ｂの形成時において、写真製版での重
ね合せのずれが生じた場合、以下の弊害が生じる。

【００２５】図３２〜図３５は、コンタクトホールの形
成時において写真製版の重ね合せずれが生じた場合に弊
害が生じる様子を工程順に示す概略的な部分断面図であ
る。まず図３２を参照して、シリコン酸化膜１０６ｆと
シリコン窒化膜１０８とにコンタクトホールを形成する
場合、シリコン窒化膜１０８の表面全面にフォトレジス
ト１３１ｃが塗布され、露光処理などによりパターニン
グされる。この露光処理時においてマスクに重ね合せの
ずれが生じると、レジストパターン１３１ｃにパターン
のずれが生じる。このパターンのずれが生じたレジスト
パターン１３１ｃをマスクとしてシリコン窒化膜１０８
とシリコン酸化膜１０６ｆを順次エッチング除去する
と、たとえソース・ドレイン拡散領域１０５の表面が露
出するとしても、コンタクトホール１１５ｂの開口部が
図３３に示すように大きく広がった形状となる。

【００２６】次に図３４を参照して、この開口部の広が
った形状を有するコンタクトホール１１５ｂを通じてソ
ース・ドレイン拡散領域１０５の表面と接するように延
在部分１０９と筒部分１１０とを含む下部電極層を形成
した場合、領域Ｐに示すようにシリコン酸化膜１０６ｃ
が一部露出する部分が生じる。この状態で、シリコン酸
化物よりなる絶縁膜１３５をエッチングにより除去する
と、領域Ｐ部において露出するシリコン酸化膜１０６ｃ
も同時にエッチングされてしまう。これにより、シリコ
ン酸化膜１０６ｃは、図３５に示すように下部電極層１
０９、１１０の下側領域に大きく回り込むようにエッチ
ング除去された形状となる。このようにシリコン酸化膜
１０６ｃがエッチング除去されると、下部電極層を構成
する筒部分１１０の一部が延在部分１０９よりはずれ易
くなる。このため、ウェハ表面のチリ、ホコリを除去す
る等の後工程により筒部分１１０が延在部分１０９より
外れてキャパシタ容量の低下および電気的接続の信頼性
の劣化を招くという問題点があった。

【００２７】また従来の半導体装置の構成においては、
下部電極層とシリコン酸化膜１０６ｃとの間にシリコン
窒化膜１０８が介在する。このため、このシリコン窒化
膜１０８により寄生容量が生じ、電気回路系における寄
生容量が大きくなるという問題点があった。

【００２８】さらに、キャパシタ層を挟んだ上下の層の
コンタクト形成時にシリコン窒化膜１０８があると、コ
ンタクトホール内に窒化膜のひさしが形成され。これに
より、電気的信頼性に悪影響が与えられるという問題点
もあった。

【００２９】本発明は、コンタクトホール形成時の写真
製版工程において重ね合せのずれが生じた場合でも、大
きいキャパシタ容量および高い電気的接続の信頼性を有
する半導体装置およびその製造方法を提供することを目
的とする。

【００３０】

【課題を解決するための手段】請求項１に記載の半導体
装置は、半導体基板と、１対のソース／ドレイン領域と
なる第１および第２の不純物領域と、ワード線と、ビッ
ト線と、シリコン酸化膜と、下部電極層と、キャパシタ
誘電体膜と、上部電極層とを備えている。第１および第
２の不純物領域は、半導体基板の主表面に所定の距離を
隔てて形成されている。ワード線は、ゲート電極を含
み、第１および第２の不純物領域に挟まれる領域上にゲ
ート酸化膜を介在して形成されている。ビット線は、第
１の不純物領域に接し、半導体基板の主表面上に形成さ
れている。シリコン酸化膜は、ビット線とワード線を覆
い、第２の不純物領域の一部表面を露出する開口を有し
ている。下部電極層は、開口を通じて第２の不純物領域
と接し、シリコン酸化膜上に直接形成された延在部分
と、その延在部分の外周に下端が接し、シリコン酸化膜
上に直接形成された筒部分とを含んでいる。キャパシタ
誘電体膜は、下部電極層を覆うように形成されている。
上部電極層は、キャパシタ誘電体膜を介在して下部電極
層を覆うように形成されている。

【００３１】請求項２に記載の半導体装置の製造方法で
は、まず半導体基板の主表面に１対のソース／ドレイン
領域となる第１および第２の不純物領域とゲート酸化膜
とゲート電極とを含むＭＯＳトランジスタが形成され
る。そして第１の不純物領域に接するように半導体基板
の主表面上にビット線が形成される。そしてゲート電極
を含むワード線とビット線とを覆い、第２の不純物領域
の一部表面を露出する開口を有する酸化膜が形成され
る。そして開口を通じて第２の不純物領域と接するよう
にシリコン酸化膜上に直接、第１導電層が形成される。
そして第１導電層が第２の不純物領域と接する領域上に
絶縁層が選択的に形成される。そして絶縁層をマスクと
して第１導電層が除去されることにより延在部分が形成
される。そして絶縁層を覆うように第２導電層が形成さ
れる。そして絶縁層の表面が露出するまで第２導電層が
異方性エッチングされることにより、延在部分の外周に
下端が接するサイドウォールスペーサ状の筒部分が形成
される。そしてシリコン酸化膜上を覆うように筒部分の
外周領域にのみ選択的にフォトレジストが形成される。
そしてフォトレジストに熱処理が施される。そして絶縁
層がエッチング除去される。そして延在部分と筒部分と
を覆うようにキャパシタ誘電体膜が形成される。そして
キャパシタ誘電体膜を介在して延在部分と筒部分とを覆
うように上部電極層が形成される。

【００３２】請求項３に記載の半導体装置の製造方法
は、半導体基板の主表面上に形成された導電層と、半導
体基板の主表面上に形成され、導電層の一部表面を露出
する開口を有する第１の絶縁層と、開口を通じて導電層
と接するように絶縁層上に形成された延在部分と延在部
分の外周に下端が接する筒部分とを含む下部電極層とを
有する半導体装置の筒部分の内周領域を満たす第２の絶
縁層を除去する半導体装置の製造方法であって、以下の
工程を備えている。

【００３３】まず第１の絶縁層上を覆うように筒部分の
外周領域にのみ選択的にフォトレジストが形成される。
そしてフォトレジストに熱処理が施される。そして第２
の絶縁層がエッチングにより除去される。そしてフォト
レジストが除去される。そして延在部分と筒部分とを覆
うようにキャパシタ誘電体膜が形成される。そしてキャ
パシタ誘電体膜を介在して延在部分と筒部分とを覆うよ
うに上部電極層が形成される。

【００３４】

【作用】請求項１に記載の半導体装置によれば、延在部
分および筒部分がシリコン酸化膜上にシリコン窒化膜を
介在せずに直接形成されている。このため、シリコン窒
化膜が介在する場合に比較して、寄生容量の低減を図る
ことが可能となる。また、プロセス上においてもシリコ
ン窒化膜の形成が不要であるため、シリコン酸化膜の開
口形成時に開口内にシリコン窒化膜のひさしが形成され
ることはない。このため、この窒化膜のひさしにより電
気的信頼性が悪影響を受けることもなく、信頼性の高い
半導体装置を得ることができる。

【００３５】請求項２に記載の半導体装置の製造方法に
よれば、筒部分の内周領域を満たす絶縁層を除去すると
きには、シリコン酸化膜はフォトレジストによりその表
面が覆われている。また、このフォトレジストに熱処理
が施されることにより、フォトレジストは筒部分の外周
表面と密着性よく接合され得る。このため、絶縁層を除
去すべく、たとえばエッチングを施してもエッチング液
はフォトレジストと筒部分の接合面を通じて酸化膜表面
に達することはない。それゆえ、酸化膜の表面がエッチ
ング液によって侵されることはない。よって、下部電極
層の下側領域まで酸化膜がエッチングされることはな
く、ゆえに筒部分が延在部分より外れるなどの問題は生
じず、大きなキャパシタ容量と高い電気的接続の信頼性
を維持することが可能となる。

【００３６】請求項３に記載の半導体装置の製造方法に
よれば、筒部分の内周領域を満たす第２の絶縁層を除去
するときには、第１の絶縁層はフォトレジストにより覆
われている。また、このフォトレジストには熱処理が施
されており、フォトレジストは筒部分の外周表面と密着
性よく接合され得る。このため、第１の絶縁層を除去す
べく、たとえばエッチングを施しても、フォトレジスト
と筒部分の接合面を通じて第１の絶縁層の表面にエッチ
ング液が達することはなく、酸化膜の表面がエッチング
液によって侵されることはない。よって、下部電極層の
下側領域まで酸化膜がエッチングされることはなく、そ
れゆえ筒部分が延在部分より外れるなどの問題は生じ
ず、大きなキャパシタ容量と高い電気的接続の信頼性を
維持することが可能となる。

【００３７】

【実施例】以下、本発明の実施例について図を用いて説
明する。

【００３８】図１（ａ）は、図１８のＡ−Ａ線に沿う断
面に対応する図である。また図１（ｂ）は、図１８のＢ
−Ｂ線に沿う断面に対応する図である。これらの図を参
照して、シリコン基板１の分離酸化膜２によって分離さ
れる領域には複数のメモリセルが形成されている。メモ
リセルは１つのトランスファーゲートトランジスタ２０
とキャパシタ３０とから構成されている。

【００３９】トランスファーゲートトランジスタ２０
は、１対のソース・ドレイン拡散領域５、ゲート酸化膜
３、ゲート電極（ワード線）４ａ、４ｂとを含んでい
る。１対のソース・ドレイン拡散領域５は、シリコン基
板１の素子分離酸化膜２によって分離される表面に所定
の距離を隔てて形成されている。この１対のソース・ド
レイン拡散領域５に挟まれる領域上にゲート酸化膜３を
介在してゲート電極４ａ、４ｂが形成されている。

【００４０】素子分離酸化膜２の表面上には、ワード線
４ｃ、４ｄが形成されている。これらのワード線４ａ、
４ｂ、４ｃ、４ｄを被覆するようにシリコン酸化膜（Ｓ
ｉＯ ₂ ）６ａが形成されている。このシリコン酸化膜６
ａには開口１５ａと１５ｂとが形成されている。この開
口１５ａから露出する１対のソース・ドレイン拡散領域
５の一方の表面に接するようにシリコン酸化膜６ａの表
面上には埋込ビット線７が形成されている。この埋込ビ
ット線７を被覆するようにシリコン酸化膜６ｂが形成さ
れている。また開口１５ｂから露出する１対のソース・
ドレイン拡散領域５の他方の表面にキャパシタ３０が電
気的に接続されている。

【００４１】キャパシタ３０は、下部電極層９、１０、
キャパシタ誘電体膜１１、上部電極層１２とを含んでい
る。開口１５ｂを通じて１対のソース・ドレイン拡散領
域５の他方の表面と接するようにシリコン酸化膜６ａ、
６ｂ、６ｃの表面上にはシリコン窒化膜等を介在せず直
接、延在部分９が形成されている。この延在部分９の外
周と接するように筒部分１０がシリコン酸化膜６ａ、６
ｂ、６ｃの表面上に直接形成されている。この筒部分１
０は、シリコン基板１表面に対して垂直上方に延びる筒
形状をなしている。この延在部分９と筒部分１０とによ
り下部電極層が形成されている。上記のことから、下部
電極層９、１０は、図１９に示すシリコン窒化膜１０８
を介在しないで、シリコン酸化膜６ａ、６ｂ、６ｃ上に
直接形成されている。この下部電極層９、１０を被覆す
るようにキャパシタ誘電体膜１１が形成されている。ま
たこのキャパシタ誘電体膜１１を介在して下部電極層
９、１０を被覆するように上部電極層１２が形成されて
いる。

【００４２】なおキャパシタ３０を被覆するように上部
電極層１２の表面上には層間絶縁膜１３が形成されてい
る。

【００４３】上記の実施例に示す半導体装置の構成にお
いては、下部電極層９、１０はシリコン窒化膜などを介
在しないでシリコン酸化膜６ａ、６ｂ、６ｃ上に直接形
成されている。このため、以下に述べる利点を有する。

【００４４】すなわち、シリコン窒化膜が介在する場合
に比較して、寄生容量の低減を図ることが可能となる。
また、プロセス上においてもシリコン窒化膜の形成が不
要となるため、キャパシタ層を挟んだ上下の層のコンタ
クト形成時にコンタクトホール内にシリコン窒化膜のひ
さしが形成されることもない。このため、このシリコン
窒化膜のひさしにより電気的信頼性が悪影響を受けるこ
ともないため、信頼性の高い半導体装置を得ることがで
きる。

【００４５】次に、図１に示す本発明の半導体装置の製
造方法について説明する。図２〜図１７は、本発明の半
導体装置の製造方法を工程順に示す図１（ｂ）に対応す
る概略断面図である。まず図２を参照して、シリコン基
板１の素子分離酸化膜２によって分離される表面に１対
のソース・ドレイン拡散領域５を有するトランスファー
ゲートトランジスタ（図示せず）が形成される。また１
対のソース・ドレイン拡散領域５と電気的に接続される
ビット線７が形成される。このビット線７は、サイドウ
ォール膜を含むシリコン酸化膜６ｅにより被覆される。
またシリコン基板１の表面全面には、均一な厚みでシリ
コン酸化膜６ｆが形成される。このシリコン酸化膜６ｆ
の表面全面にはフォトレジストが塗布され、露光処理な
どにより所望の形状にパターニングされてレジストパタ
ーン３１ａとなる。このレジストパターン３１ａをマス
クとしてシリコン酸化膜６ｃにエッチングが施される。

【００４６】図３を参照して、このエッチングにより、
シリコン酸化膜６ｆには、コンタクトホール１５ｂが形
成される。シリコン酸化膜６ｅとエッチングされたシリ
コン酸化膜６ｆとによりシリコン酸化膜６ｃが構成され
る。このコンタクトホール１５ｂからは、１対のソース
・ドレイン拡散領域５の一部表面が露出される。この
後、レジストパターン３１ａが除去される。

【００４７】図４を参照して、開口１５ｂを通じて１対
のソース・ドレイン拡散領域５と接するようにシリコン
酸化膜６ｃの表面全面には多結晶シリコン膜９ａが形成
される。

【００４８】図５を参照して、多結晶シリコン膜９ａの
表面全面にはシリコン酸化膜よりなる絶縁膜３５が形成
される。

【００４９】図６を参照して、絶縁膜３５の表面全面に
はフォトレジストが塗布され、露光処理などにより所望
の形状にパターニングされてレジストパターン３１ｂと
なる。このレジストパターン３１ｂをマスクとして絶縁
膜３５にエッチングが施される。

【００５０】図７を参照して、このエッチングにより、
絶縁膜３５は所望の形状にパターニングされる。またこ
のエッチングにより、多結晶シリコン膜９ａの表面が露
出する。この後、レジストパターン３１ｂが除去され
る。

【００５１】図８を参照して、パターニングされた絶縁
膜３５をマスクとして多結晶シリコン膜９ａにエッチン
グが施される。このエッチングにより、１対のソース・
ドレイン拡散領域５の表面と接する延在部分９が形成さ
れる。

【００５２】図９を参照して、絶縁膜３５を被覆するよ
うに多結晶シリコン膜１０ａが形成される。この後、こ
の多結晶シリコン膜１０ａに、絶縁膜３５の表面が露出
するまで異方性エッチングが施される。

【００５３】図１０を参照して、このエッチングによ
り、絶縁膜３５の側壁を被覆するようにサイドウォール
スペーサ状の筒部分１０が形成される。また、この筒部
分は、その下端部が延在部分９の外周部に接するように
形成される。この延在部分９と筒部分１０とにより下部
電極層が形成される。

【００５４】図１１を参照して、下部電極層９、１０の
表面を覆うようにシリコン基板１の表面全面にフォトレ
ジスト３２ａが塗布される。このフォトレジスト３２ａ
は、いわゆるｇ線ポジレジストなどが用いられるが、こ
れに限定されるものではなくＸ線用でも紫外線用でもよ
い。このフォトレジスト３２ａは、ｇ線が照射されるこ
とにより全面露光される。この全面露光時の露光時間は
１５００ｍｓｅｃ．である。またこのフォトレジスト３
２ａを感光させることにより、レジスト中の原子の結合
手（アゾキシボンド）が切れる。この全面露光されたフ
ォトレジスト３２ａがドライエッチングにより、所定量
除去される。

【００５５】図１２を参照して、このドライエッチング
により、絶縁膜３５の表面が露出し、筒部分１０の外周
領域にシリコン酸化膜６ｃの表面を覆うようにフォトレ
ジスト３２ｂが残される。このフォトレジスト３２ｂに
温度１５０℃、時間２ｈｒ．程度の条件でポストベーク
が施される。フォトレジスト３２ｂ内においては、感光
時に結合手（アゾキシボンド）が切れているためその分
子量が小さくなっている。このため、フォトレジスト３
２ｂはポストベークにより容易に、いわゆる“だれ”を
生じた状態となる。このフォトレジスト３２ｂの“だ
れ”を生じた状態とは、図１３に示すように筒部分１０
との接合面において盛上がった形状を有し、かつ筒部分
１０の接合面の密着性が良好なフォトレジスト３２ｃと
なった状態をいう。ポストベークにより“だれ”を生じ
させた後、絶縁膜３５を除去すべくシリコン基板１の表
面全面にエッチングが施される。

【００５６】図１４を参照して、このエッチングによ
り、筒部分１０の内周領域を満たしていた絶縁膜３５が
除去され、筒部分１０の内周および延在部分９の表面が
露出する。なおこのエッチング時において、フォトレジ
スト３２ｃは、筒部分１０の外周表面との接合部におい
て盛上がった形状を有し、かつ外周表面と密着性よく接
合されているため、エッチング液は下層のシリコン酸化
膜６ｃに達することはない。すなわち、筒部分１０とフ
ォトレジスト３２ｃの接合部が盛り上がっているため、
この接合部にエッチング液が溜まることはなく、また密
着性よく接合されているため、エッチング液が接合面に
染込んでいくことも防止できる。それゆえ、エッチング
液の染込みによりシリコン酸化膜６ｃの表面が侵される
ことはない。よってシリコン酸化膜６ｃの表面がエッチ
ングされることに起因して筒部分１０が延在部分９より
外れるという事態は生じない。この後、酸素（Ｏ₂ ）に
よるプラズマを用いてフォトレジスト３２ｃに酸素プラ
ズマによるアッシングが施される。

【００５７】図１５を参照して、このドライエッチング
により、フォトレジスト３２ｃが除去され、シリコン酸
化膜６ｃの表面が露出する。

【００５８】図１６を参照して、延在部分９および筒部
分１０よりなる下部電極層の表面を被覆するようにキャ
パシタ誘電体膜１１が形成される。

【００５９】図１７を参照して、キャパシタ誘電体膜１
１を介在して下部電極層９、１０を被覆するように上部
電極層１２が形成される。また下部電極層９、１０、キ
ャパシタ誘電体膜１１および上部電極層１２によりキャ
パシタ３０が形成される。このキャパシタ３０を被覆す
るように上部電極層１２の表面上には層間絶縁膜１３が
形成される。

【００６０】上記のように本発明の実施例における半導
体装置は構成され、かつ製造される。

【００６１】本発明の実施例では図１３に示すようにシ
リコン酸化膜６ｃ上を被覆するように筒部分１０の外周
領域にフォトレジスト３２ｃが形成されている。また、
フォトレジスト３２ｃは全面露光で感光剤を潰しておき
ポストベークにより、いわゆる“だれ”を生じた状態と
なっている。このため、筒部分１０とフォトレジスト３
２ｃの接合部にエッチング液が溜まることはなく、また
筒部分１０とフォトレジスト３２ｃの接合面にエッチン
グ液が染込んでいくことも抑制され得る。したがって、
エッチング液がシリコン酸化膜６ｃ表面に達することは
なく、筒部分１０が延在部分９から外れるといった弊害
は抑制される。これにより、キャパシタ容量が大きく電
気的接続の信頼性が高い半導体装置を得ることが可能と
なる。また、フォトレジスト３２ｃにより、シリコン酸
化膜６ｃの表面は保護されているため、従来例の如く、
シリコン酸化膜６ｃの表面上にシリコン窒化膜を設ける
必要はない。

【００６２】本発明の実施例では、上層のシリコン酸化
膜３５と下層のシリコン酸化膜６ｃが同じ材質である場
合について説明した。しかし、上層と下層は同一材質の
ものでなくてもよく、エッチング選択比の小さいもので
あれば本発明を適用することにより同様の顕著な効果を
得ることができる。

【００６３】

【発明の効果】請求項１に記載の半導体装置によれば、
延在部分および筒部分がシリコン酸化膜上にシリコン窒
化膜を介在せずに直接形成されている。このため、シリ
コン窒化膜が介在する場合に比較して寄生容量の低減を
図ることが可能となる。また、プロセス上においてもシ
リコン窒化膜の形成が不要となるため、シリコン酸化膜
の開口形成時に開口内に開口内にシリコン窒化膜のひさ
しが形成されることもない。このため、この窒化膜のひ
さしにより電気的信頼性が悪影響を受けることがないた
め、信頼性の高い半導体装置を得ることができる。

【００６４】請求項２に記載の半導体装置の製造方法に
よれば、筒部分の内周領域を満たす絶縁層を除去すると
きには、酸化膜上はフォトレジストにより覆われてい
る。また、このフォトレジストには、熱処理が施されて
おり、フォトレジストは筒部分の外周表面と密着性よく
接合され得る。よって、下部電極層の下側領域までシリ
コン酸化膜がエッチングされることはなく、それゆえ筒
部分が延在部分より外れることなどの問題は生じず、大
きな容量と高い電気的接続の信頼性を維持することが可
能となる。

【００６５】請求項３に記載の半導体装置の製造方法に
よれば、筒部分の内周領域を満たす第２の絶縁層を除去
するときには、第１の絶縁層上はフォトレジストにより
覆われている。また、このフォトレジストには、熱処理
が施されておりフォトレジストは筒部分の外周表面と密
着性よく接合され得る。よって、下部電極層の下側領域
まで第１の絶縁層がエッチングされることはなく、それ
ゆえ筒部分が延在部分より外れるなどの問題は生じず、
大きな容量と高い電気的接続の信頼性を維持することが
可能となる。

【図面の簡単な説明】

【図１】本発明の一実施例における半導体装置の構成を
示す図１８のＡ−Ａ線に沿う断面に対応する図（ａ）、
図１８のＢ−Ｂ線に沿う断面に対応する図（ｂ）であ
る。

【図２】本発明の一実施例における半導体装置の製造方
法の第１工程を示す概略断面図である。

【図３】本発明の一実施例における半導体装置の製造方
法の第２工程を示す概略断面図である。

【図４】本発明の一実施例における半導体装置の製造方
法の第３工程を示す概略断面図である。

【図５】本発明の一実施例における半導体装置の製造方
法の第４工程を示す概略断面図である。

【図６】本発明の一実施例における半導体装置の製造方
法の第５工程を示す概略断面図である。

【図７】本発明の一実施例における半導体装置の製造方
法の第６工程を示す概略断面図である。

【図８】本発明の一実施例における半導体装置の製造方
法の第７工程を示す概略断面図である。

【図９】本発明の一実施例における半導体装置の製造方
法の第８工程を示す概略断面図である。

【図１０】本発明の一実施例における半導体装置の製造
方法の第９工程を示す概略断面図である。

【図１１】本発明の一実施例における半導体装置の製造
方法の第１０工程を示す概略断面図である。

【図１２】本発明の一実施例における半導体装置の製造
方法の第１１工程を示す概略断面図である。

【図１３】本発明の一実施例における半導体装置の製造
方法の第１２工程を示す概略断面図である。

【図１４】本発明の一実施例における半導体装置の製造
方法の第１３工程を示す概略断面図である。

【図１５】本発明の一実施例における半導体装置の製造
方法の第１４工程を示す概略断面図である。

【図１６】本発明の一実施例における半導体装置の製造
方法の第１５工程を示す概略断面図である。

【図１７】本発明の一実施例における半導体装置の製造
方法の第１６工程を示す概略断面図である。

【図１８】従来のＤＲＡＭのメモリ領域の平面構造図で
ある。

【図１９】従来の半導体装置の構成を概略的に示す図１
８のＡ−Ａ線に沿う断面図（ａ）、図１８のＢ−Ｂ線に
沿う断面図（ｂ）である。

【図２０】従来の半導体装置の製造方法の第１工程を示
す概略断面図である。

【図２１】従来の半導体装置の製造方法の第２工程を示
す概略断面図である。

【図２２】従来の半導体装置の製造方法の第３工程を示
す概略断面図である。

【図２３】従来の半導体装置の製造方法の第４工程を示
す概略断面図である。

【図２４】従来の半導体装置の製造方法の第５工程を示
す概略断面図である。

【図２５】従来の半導体装置の製造方法の第６工程を示
す概略断面図である。

【図２６】従来の半導体装置の製造方法の第７工程を示
す概略断面図である。

【図２７】従来の半導体装置の製造方法の第８工程を示
す概略断面図である。

【図２８】従来の半導体装置の製造方法の第９工程を示
す概略断面図である。

【図２９】従来の半導体装置の製造方法の第１０工程を
示す概略断面図である。

【図３０】従来の半導体装置の製造方法の第１１工程を
示す概略断面図である。

【図３１】従来の半導体装置の製造方法の第１２工程を
示す概略断面図である。

【図３２】コンタクトホール形成時にパターンずれが生
じた場合の第１工程を示す概略断面図である。

【図３３】コンタクトホール形成時にパターンずれが生
じた場合の第２工程を示す概略断面図である。

【図３４】コンタクトホール形成時にパターンずれが生
じた場合の第３工程を示す概略断面図である。

【図３５】コンタクトホール形成時にパターンずれが生
じた場合の第４工程を示す概略断面図である。

【符号の説明】

１ シリコン基板 ４ａ、４ｂ、４ｃ、４ｄ ゲート電極（ワード線） ５ ソース・ドレイン拡散領域 ６ａ、６ｂ、６ｃ、６ｄ シリコン酸化膜 ７ ビット線 ９ 延在部分 １０ 筒部分 １１ キャパシタ誘電体膜 １２ 上部電極層 １５ｂ コンタクトホール ２０ トランスファゲートトランジスタ ３０ キャパシタ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 主表面を有する半導体基板と、 前記半導体基板の主表面に所定の距離を隔てて形成され
   た１対のソース／ドレイン領域となる第１および第２の
   不純物領域と、 前記第１および第２の不純物領域に挟まれる領域上にゲ
   ート酸化膜を介在して形成されたゲート電極を含むワー
   ド線と、 前記第１の不純物領域に接し、前記半導体基板の主表面
   上に形成されたビット線と、 前記ビット線と前記ワード線を覆い、前記第２の不純物
   領域の一部表面を露出する開口を有するシリコン酸化膜
   と、 前記開口を通じて前記第２の不純物領域と接し、前記シ
   リコン酸化膜上に直接形成された延在部分と、その延在
   部分の外周に下端が接し、前記シリコン酸化膜上に直接
   形成された筒部分とを含む下部電極層と、 前記下部電極層を覆うように形成されたキャパシタ誘電
   体膜と、 前記キャパシタ誘電体膜を介在して前記下部電極層を覆
   うように形成された上部電極層とを備えた、半導体装
   置。
2. 【請求項２】 半導体基板の主表面に１対のソース／ド
   レイン領域となる第１および第２の不純物領域とゲート
   酸化膜とゲート電極とを含むＭＯＳトランジスタを形成
   する工程と、 前記第１の不純物領域に接するように前記半導体基板の
   主表面上にビット線を形成する工程と、 前記ゲート電極を含むワード線と前記ビット線とを覆
   い、前記第２の不純物領域の一部表面を露出する開口を
   有するシリコン酸化膜を形成する工程と、 前記開口を通じて前記第２の不純物領域と接するように
   前記シリコン酸化膜上に直接、第１導電層を形成する工
   程と、 前記第１導電層が前記第２の不純物領域と接する領域上
   に絶縁層を選択的に形成する工程と、 前記絶縁層をマスクとして前記第１導電層を除去するこ
   とにより延在部分を形成する工程と、 前記絶縁層を覆うように第２導電層を形成する工程と、 前記第２導電層を前記絶縁層の表面が露出するまで異方
   性エッチングすることにより、前記延在部分の外周に下
   端が接するサイドウォールスペーサ状の筒部分を形成す
   る工程と、 前記シリコン酸化膜上を覆うように前記筒部分の外周領
   域にのみ選択的にフォトレジストを形成する工程と、 前記フォトレジストに熱処理を施す工程と、 前記絶縁層をエッチング除去する工程と、 前記フォトレジストを除去する工程と、 前記延在部分と前記筒部分とを覆うようにキャパシタ誘
   電体膜を形成する工程と、 前記キャパシタ誘電体膜を介在して前記延在部分と前記
   筒部分とを覆うように上部電極層を形成する工程とを備
   えた、半導体装置の製造方法。
3. 【請求項３】 半導体基板の主表面に形成された導電層
   と、 前記半導体基板の主表面上に形成され、前記導電層の一
   部表面を露出する開口を有する第１の絶縁層と、 前記開口を通じて前記導電層と接するように前記絶縁層
   上に形成された延在部分と、前記延在部分の外周に下端
   が接する筒部分とを含む下部電極層とを有する半導体装
   置の前記筒部分の内周領域を満たす第２の絶縁層を除去
   する半導体装置の製造方法であって、 前記第１の絶縁層上を覆うように前記筒部分の外周領域
   にのみ選択的にフォトレジストを形成する工程と、 前記フォトレジストに熱処理を施す工程と、 前記第２の絶縁層をエッチングにより除去する工程と、 前記フォトレジストを除去する工程と、 前記延在部分と前記筒部分とを覆うようにキャパシタ誘
   電体膜を形成する工程と、 前記キャパシタ誘電体膜を介在して前記延在部分と前記
   筒部分とを覆うように上部電極層を形成する工程とを備
   えた、半導体装置の製造方法。