JPH08330539A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH08330539A JPH08330539A JP7156987A JP15698795A JPH08330539A JP H08330539 A JPH08330539 A JP H08330539A JP 7156987 A JP7156987 A JP 7156987A JP 15698795 A JP15698795 A JP 15698795A JP H08330539 A JPH08330539 A JP H08330539A
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- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
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- H01L28/92—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by patterning layers, e.g. by etching conductive layers
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
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- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】
【目的】 本発明はＤＲＡＭのキャパシタにおいて少な
い工程数でシリンダ型の下部電極を形成する手段を提供
する。 【構成】 先ず、半導体基板上に形成したＭＯＳトラン
ジスタを覆うように第１の層間絶縁膜（６）を形成す
る。次に前記ＭＯＳトランジスタのドレイン領域（４）
上にコンタクトホールを開孔し、ビットライン（７）を
形成した後に、第２の層間絶縁膜（８）を成膜する。次
に、前記ＭＯＳトランジスタのドレイン領域（４）上に
コンタクトホールをウェットエッチングとドライエッチ
ングを組み合わせて開孔し、続いてシリコン膜（１２）
を成膜する。その後、位相シフト型のマスクを使用した
リソグラフィー技術を用いて規則的に配置された環状パ
ターンを形成し、これをエッチングのマスクとしてシリ
コン膜（１２）をエッチングしてシリンダ型の下部電極
とする。次に誘電体膜（１３）を形成し上部電極（１
４）を形成する。
い工程数でシリンダ型の下部電極を形成する手段を提供
する。 【構成】 先ず、半導体基板上に形成したＭＯＳトラン
ジスタを覆うように第１の層間絶縁膜（６）を形成す
る。次に前記ＭＯＳトランジスタのドレイン領域（４）
上にコンタクトホールを開孔し、ビットライン（７）を
形成した後に、第２の層間絶縁膜（８）を成膜する。次
に、前記ＭＯＳトランジスタのドレイン領域（４）上に
コンタクトホールをウェットエッチングとドライエッチ
ングを組み合わせて開孔し、続いてシリコン膜（１２）
を成膜する。その後、位相シフト型のマスクを使用した
リソグラフィー技術を用いて規則的に配置された環状パ
ターンを形成し、これをエッチングのマスクとしてシリ
コン膜（１２）をエッチングしてシリンダ型の下部電極
とする。次に誘電体膜（１３）を形成し上部電極（１
４）を形成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特にキャパシタを有する半導体記憶装置の製造方
法に関する。
関し、特にキャパシタを有する半導体記憶装置の製造方
法に関する。
【０００２】
【従来の技術】１トランジスタ、１キャパシタで一つの
メモリセルを構成するＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａ
ｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の高集積化に
伴い、半導体基板上での単位セルの占有面積は、次第に
縮小され続けている。しかし、ＤＲＡＭは、α粒子によ
り発生する雑音電荷によるソフトエラーへの耐性を持た
せる為に、ある一定値以上のキャパシタの容量を必要と
するので、如何に限られた占有面積で必要な蓄積電荷容
量を得るかが技術課題となっている。そこで、これまで
にキャパシタの下部電極を立体構造に加工し、電極の表
面積を増やす方法が提案がなされている。例えば、特開
平３−２１４６６８、特開平４−９９３７３、特開平４
−２６４７６７、特開平３−２３２２７１及び特開平６
−２９４６３等には、下部電極をシリンダ状に形成して
表面積を増加させようとする提案がなされている。
メモリセルを構成するＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａ
ｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の高集積化に
伴い、半導体基板上での単位セルの占有面積は、次第に
縮小され続けている。しかし、ＤＲＡＭは、α粒子によ
り発生する雑音電荷によるソフトエラーへの耐性を持た
せる為に、ある一定値以上のキャパシタの容量を必要と
するので、如何に限られた占有面積で必要な蓄積電荷容
量を得るかが技術課題となっている。そこで、これまで
にキャパシタの下部電極を立体構造に加工し、電極の表
面積を増やす方法が提案がなされている。例えば、特開
平３−２１４６６８、特開平４−９９３７３、特開平４
−２６４７６７、特開平３−２３２２７１及び特開平６
−２９４６３等には、下部電極をシリンダ状に形成して
表面積を増加させようとする提案がなされている。
【０００３】従来技術を図１０〜図１７に示し説明す
る。図１０〜図１７は、従来技術の工程要所における半
導体装置の要部断面を模式的に示した図である。以下、
従来の技術を図１０〜図１７に示す工程順に説明する。
図１０に示すように、半導体基板（１）上にフィールド
酸化膜（２）、ソース領域（３）、ドレイン領域
（４）、ゲート電極（５）、第１の層間絶縁膜（６）、
ビットライン（７）、第２の層間絶縁膜（８）が形成さ
れており、シリンダ型の下部電極を形成するには、先ず
層間絶縁膜のエッチング防止層として、窒化膜（１０）
を形成し、次にコンタクトホール（９）を所望の位置に
開孔する。
る。図１０〜図１７は、従来技術の工程要所における半
導体装置の要部断面を模式的に示した図である。以下、
従来の技術を図１０〜図１７に示す工程順に説明する。
図１０に示すように、半導体基板（１）上にフィールド
酸化膜（２）、ソース領域（３）、ドレイン領域
（４）、ゲート電極（５）、第１の層間絶縁膜（６）、
ビットライン（７）、第２の層間絶縁膜（８）が形成さ
れており、シリンダ型の下部電極を形成するには、先ず
層間絶縁膜のエッチング防止層として、窒化膜（１０）
を形成し、次にコンタクトホール（９）を所望の位置に
開孔する。
【０００４】次に図１０に示すように、下部電極の一部
となる不純物を含む第１のシリコン膜（１２）を形成
し、その上に図１２に示すように、下部電極形状加工用
のスペーサである酸化膜（１４）をＣＶＤ法により形成
する。次に図１３に示すように、既存のリソグラフィー
技術とエッチング技術によって第１のシリコン膜（１
２）と酸化膜（１４）を所望の形状に加工し、次に図１
４に示すように第２のシリコン膜（１５）を１００〜２
００ｎｍ形成する。次に、エッチバックを行なって、第
１のシリコン膜（１２）と酸化膜（１４）の周囲にサイ
ドウォール状に第２のシリコン膜（１５）を残し、図１
４に示すように形成する。その後、弗酸によって酸化膜
（１４）を選択的にエッチング除去して、図１６に示す
ような、下部電極（１２）を形成する。
となる不純物を含む第１のシリコン膜（１２）を形成
し、その上に図１２に示すように、下部電極形状加工用
のスペーサである酸化膜（１４）をＣＶＤ法により形成
する。次に図１３に示すように、既存のリソグラフィー
技術とエッチング技術によって第１のシリコン膜（１
２）と酸化膜（１４）を所望の形状に加工し、次に図１
４に示すように第２のシリコン膜（１５）を１００〜２
００ｎｍ形成する。次に、エッチバックを行なって、第
１のシリコン膜（１２）と酸化膜（１４）の周囲にサイ
ドウォール状に第２のシリコン膜（１５）を残し、図１
４に示すように形成する。その後、弗酸によって酸化膜
（１４）を選択的にエッチング除去して、図１６に示す
ような、下部電極（１２）を形成する。
【０００５】次に、図１７に示すように、容量絶縁膜
（１６）と上部電極（プレート電極）（１７）を形成
し、ＤＲＡＭのキャパシタとしていた。このように複雑
な工程を用いる理由は、従来のリソグラフィー技術で
は、シリンダ型の下部電極を形成するための微細な環状
パターンが、縮小露光装置の限界解像以下の寸法であ
り、形成が困難であることと、環状のパターンが形成さ
れても、そのままエッチングを行ったのでは、コンタク
トプラグとの電気的接続がエッチングによって切断され
てしまうためである。
（１６）と上部電極（プレート電極）（１７）を形成
し、ＤＲＡＭのキャパシタとしていた。このように複雑
な工程を用いる理由は、従来のリソグラフィー技術で
は、シリンダ型の下部電極を形成するための微細な環状
パターンが、縮小露光装置の限界解像以下の寸法であ
り、形成が困難であることと、環状のパターンが形成さ
れても、そのままエッチングを行ったのでは、コンタク
トプラグとの電気的接続がエッチングによって切断され
てしまうためである。
【０００６】
【発明が解決しようとする課題】しかし、上記の従来技
術では、下部電極を形成するために、シリコンの成膜が
２回、異方性ドライエッチングが２回、ウェットエッチ
ングが１回というように、かなり複雑な工程を用いてお
り、工程数の増大に伴うコストの上昇という問題を抱え
ていた。また、エッチバック工程はエッチング残渣やパ
ーティクルの発生を引き起こしやすく、製品の歩留りを
悪化させるという問題もあった。
術では、下部電極を形成するために、シリコンの成膜が
２回、異方性ドライエッチングが２回、ウェットエッチ
ングが１回というように、かなり複雑な工程を用いてお
り、工程数の増大に伴うコストの上昇という問題を抱え
ていた。また、エッチバック工程はエッチング残渣やパ
ーティクルの発生を引き起こしやすく、製品の歩留りを
悪化させるという問題もあった。
【０００７】
【課題を解決するための手段】本発明は、下部電極、誘
電体膜、上部電極より構成されるキャパシタを有する半
導体装置の製造方法において、トランジスタ等が作り込
まれている半導体基板の表面を層間絶縁膜で被覆する工
程と、所望の領域にコンタクトホールを開孔する工程
と、ＣＶＤ法により、シリコン膜を成膜する工程と、位
相シフト型マスクを利用して、ホトレジストからなる規
則的に配置された環状パターンを形成する工程と、前記
ホトレジストからなる規則的に配置された環状パターン
をマスクに、前記シリコンを異方性ドライエッチングし
て、シリンダ型の該下部電極を形成する工程と、該下部
電極の表面を覆う該誘電体膜を形成する工程と、該誘電
体膜を覆うように該上部電極を形成する工程とを含むこ
とを特徴とする半導体装置の製造方法である。
電体膜、上部電極より構成されるキャパシタを有する半
導体装置の製造方法において、トランジスタ等が作り込
まれている半導体基板の表面を層間絶縁膜で被覆する工
程と、所望の領域にコンタクトホールを開孔する工程
と、ＣＶＤ法により、シリコン膜を成膜する工程と、位
相シフト型マスクを利用して、ホトレジストからなる規
則的に配置された環状パターンを形成する工程と、前記
ホトレジストからなる規則的に配置された環状パターン
をマスクに、前記シリコンを異方性ドライエッチングし
て、シリンダ型の該下部電極を形成する工程と、該下部
電極の表面を覆う該誘電体膜を形成する工程と、該誘電
体膜を覆うように該上部電極を形成する工程とを含むこ
とを特徴とする半導体装置の製造方法である。
【０００８】また、本発明は、コンタクトホールの形成
方法が、層間絶縁膜上に形成したホトレジストに、リソ
グラフィー技術によってホールパターンを形成した後、
等方性のウェットエッチングを行ない、次に異方性のド
ライエッチングを行なう工程を含むことを特徴とする上
記に記載の半導体装置の製造方法である。また、本発明
は、シリンダ型の下部電極の壁となる部分の一部を、コ
ンタクトホール上に形成することを特徴とする上記に記
載の半導体装置の製造方法である。
方法が、層間絶縁膜上に形成したホトレジストに、リソ
グラフィー技術によってホールパターンを形成した後、
等方性のウェットエッチングを行ない、次に異方性のド
ライエッチングを行なう工程を含むことを特徴とする上
記に記載の半導体装置の製造方法である。また、本発明
は、シリンダ型の下部電極の壁となる部分の一部を、コ
ンタクトホール上に形成することを特徴とする上記に記
載の半導体装置の製造方法である。
【０００９】
【作用】本発明の下部電極、誘電体膜、上部電極を有す
る半導体装置の製造方法において、半導体基板の表面を
層間絶縁膜で被覆する工程、コンタクトホールを開孔す
る工程、シリコン膜を成膜する工程、位相シフト型マス
クを利用して環状パターンを形成する工程、異方性ドラ
イエッチング下部電極を形成する工程、誘電体膜を形成
する工程、上部電極を形成する工程とを含むことによ
り、シリコンの成膜が１回、異方性ドライエッチングが
１回と、従来技術と比較して工程を短縮することがで
き、また層間絶縁膜のストッパ、スペーサの成膜も不要
となるものである。さらに、このように工程が短縮され
るのでエッチング残渣やパーティクルの発生を引き起こ
すことが少なくなりるものである。
る半導体装置の製造方法において、半導体基板の表面を
層間絶縁膜で被覆する工程、コンタクトホールを開孔す
る工程、シリコン膜を成膜する工程、位相シフト型マス
クを利用して環状パターンを形成する工程、異方性ドラ
イエッチング下部電極を形成する工程、誘電体膜を形成
する工程、上部電極を形成する工程とを含むことによ
り、シリコンの成膜が１回、異方性ドライエッチングが
１回と、従来技術と比較して工程を短縮することがで
き、また層間絶縁膜のストッパ、スペーサの成膜も不要
となるものである。さらに、このように工程が短縮され
るのでエッチング残渣やパーティクルの発生を引き起こ
すことが少なくなりるものである。
【００１０】
【実施例】本発明の実施例について、以下に図面を参照
して説明する。 ［実施例１］本発明によりＤＲＡＭセルでシリンダ型の
キャパシタを形成する場合の一実施例を６４ＭＤＲＡＭ
を例に、図１〜図５を参照して説明する。図１〜図５
は、実施例１の各工程要所における半導体装置の要部断
面を模式的に示した図である。図１に示すように、先
ず、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏ
ｆ Ｓｉｌｉｃｏｎ）等、既知の素子分離方法により半
導体基板（１）上に非活性領域であるフィールド酸化膜
（２）を形成し、それらにより取り囲まれる素子活性領
域を形成する。
して説明する。 ［実施例１］本発明によりＤＲＡＭセルでシリンダ型の
キャパシタを形成する場合の一実施例を６４ＭＤＲＡＭ
を例に、図１〜図５を参照して説明する。図１〜図５
は、実施例１の各工程要所における半導体装置の要部断
面を模式的に示した図である。図１に示すように、先
ず、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏ
ｆ Ｓｉｌｉｃｏｎ）等、既知の素子分離方法により半
導体基板（１）上に非活性領域であるフィールド酸化膜
（２）を形成し、それらにより取り囲まれる素子活性領
域を形成する。
【００１１】次に、素子活性領域上にゲート電極
（５）、ドレイン領域（４）、ソース領域（３）等から
なるＭＯＳトランジスタを形成し、ゲート電極（５）を
絶縁する為に、既知のＣＶＤ法を用いて第１の層間絶縁
膜（６）としてＨＴＯ（ＨｉｇｈＴｅｍｅｔａｔｕｒｅ
Ｏｘｉｄｅ）とＢＰＳＧ（ボロ・ホスホ・シリケート
ガラス）を順に成膜して７５０℃〜９００℃でアニール
を行い、リフローさせて平坦性を高める。次に、前記Ｍ
ＯＳトランジスタのドレイン領域（４）上にコンタクト
ホールを開孔し、タングステンシリサイド（ＷＳｉ）等
の導電膜を堆積した後、既知の写真蝕刻工程によりパタ
ーニングして、ビットライン（７）を形成する。
（５）、ドレイン領域（４）、ソース領域（３）等から
なるＭＯＳトランジスタを形成し、ゲート電極（５）を
絶縁する為に、既知のＣＶＤ法を用いて第１の層間絶縁
膜（６）としてＨＴＯ（ＨｉｇｈＴｅｍｅｔａｔｕｒｅ
Ｏｘｉｄｅ）とＢＰＳＧ（ボロ・ホスホ・シリケート
ガラス）を順に成膜して７５０℃〜９００℃でアニール
を行い、リフローさせて平坦性を高める。次に、前記Ｍ
ＯＳトランジスタのドレイン領域（４）上にコンタクト
ホールを開孔し、タングステンシリサイド（ＷＳｉ）等
の導電膜を堆積した後、既知の写真蝕刻工程によりパタ
ーニングして、ビットライン（７）を形成する。
【００１２】次に、第２の層間絶縁膜（８）としてＮＳ
Ｇ（ノンドープト・シリケートガラス）とＢＰＳＧ（ボ
ロ・ホスホ・シリケートガラス）をＣＶＤ法により成膜
し、第１の層間絶縁膜（６）と同様に７５０℃〜９００
℃でアニールを行い、更にＣＶＤ法を用いて、シラン
（ＳｉＨ４）と酸素（Ｏ２）を含むガス系から温度４０
０〜５００℃でＮＳＧ（ノンドープト・シリケートガラ
ス）を１００ｎｍ〜３００ｎｍの膜厚に成膜する。次
に、ホトレジスト（１１）を全面に塗布し、既知のリソ
グラフィー技術によって、前記ＭＯＳトランジスタのソ
ース領域（３）上にホールパターンを形成する。次に、
弗酸水溶液等によって等方性のウェットエッチングを行
い、続いて異方性のドライエッチングによって、コンタ
クトホール（９）を開孔する（図１）。
Ｇ（ノンドープト・シリケートガラス）とＢＰＳＧ（ボ
ロ・ホスホ・シリケートガラス）をＣＶＤ法により成膜
し、第１の層間絶縁膜（６）と同様に７５０℃〜９００
℃でアニールを行い、更にＣＶＤ法を用いて、シラン
（ＳｉＨ４）と酸素（Ｏ２）を含むガス系から温度４０
０〜５００℃でＮＳＧ（ノンドープト・シリケートガラ
ス）を１００ｎｍ〜３００ｎｍの膜厚に成膜する。次
に、ホトレジスト（１１）を全面に塗布し、既知のリソ
グラフィー技術によって、前記ＭＯＳトランジスタのソ
ース領域（３）上にホールパターンを形成する。次に、
弗酸水溶液等によって等方性のウェットエッチングを行
い、続いて異方性のドライエッチングによって、コンタ
クトホール（９）を開孔する（図１）。
【００１３】この手法は、配線等の形成で、段差被覆性
の悪いスパッタ法を用いた場合に、コンタクト底部での
断線防止に用いられる手法と同様であるが、本発明で
は、この後説明するシリンダ形成時のエッチングマージ
ンを拡大する目的で行っており、これによって、環状パ
ターンでそのままエッチングしてもコンタクトプラグと
の電気的接続がエッチングによって切断されてしまうこ
とがない。続いて、図２に示すように、ホスフィンとシ
ラン又はジシランからなるガス系より既知の減圧ＣＶＤ
法により、不純物としてリン（Ｐ）を０．５〜１．０Ｅ
２０ａｔｏｍｓ／ｃｃの濃度で含む第１のシリコン膜
（１２）を５００ｎｍの膜厚に成膜する。
の悪いスパッタ法を用いた場合に、コンタクト底部での
断線防止に用いられる手法と同様であるが、本発明で
は、この後説明するシリンダ形成時のエッチングマージ
ンを拡大する目的で行っており、これによって、環状パ
ターンでそのままエッチングしてもコンタクトプラグと
の電気的接続がエッチングによって切断されてしまうこ
とがない。続いて、図２に示すように、ホスフィンとシ
ラン又はジシランからなるガス系より既知の減圧ＣＶＤ
法により、不純物としてリン（Ｐ）を０．５〜１．０Ｅ
２０ａｔｏｍｓ／ｃｃの濃度で含む第１のシリコン膜
（１２）を５００ｎｍの膜厚に成膜する。
【００１４】次に、ポジ型のホトレジストを全面に塗布
し位相シフト型のマスクを用いてホトレジストに露光を
行う。図６は、通常マスクと、位相シフトマスクの違い
を模式的に示した図で、図の右側が通常マスク、左側が
位相シフトマスクで、それぞれのマスクについて、マス
ク面の振幅分布、ホトレジスト面の振幅分布、ホトレジ
スト面の光強度分布を＋、−で示している。図６に示す
ように、通常のマスクが、マスク上の遮光部からは、光
を完全に通過させない方式なのに対し、位相シフト型の
マスクは、通常のマスクで遮光部であった部分から、位
相が反転した光を透過させる。
し位相シフト型のマスクを用いてホトレジストに露光を
行う。図６は、通常マスクと、位相シフトマスクの違い
を模式的に示した図で、図の右側が通常マスク、左側が
位相シフトマスクで、それぞれのマスクについて、マス
ク面の振幅分布、ホトレジスト面の振幅分布、ホトレジ
スト面の光強度分布を＋、−で示している。図６に示す
ように、通常のマスクが、マスク上の遮光部からは、光
を完全に通過させない方式なのに対し、位相シフト型の
マスクは、通常のマスクで遮光部であった部分から、位
相が反転した光を透過させる。
【００１５】ホトレジスト上には、通常のマスクで露光
部に対応する部分（領域Ａ）からの光と、通常のマスク
で遮光部に対応する部分（領域Ｂ）からの光が干渉し、
ホトレジスト面での光強度分布は、領域Ａと領域Ｂの境
界で逆位相の光が打ち消しあい暗部を形成する。従っ
て、領域Ａを微小な矩形又は円形又は楕円形にしておけ
ば、ホトレジスト上にはその境界にそって環状のパター
ンが形成される。
部に対応する部分（領域Ａ）からの光と、通常のマスク
で遮光部に対応する部分（領域Ｂ）からの光が干渉し、
ホトレジスト面での光強度分布は、領域Ａと領域Ｂの境
界で逆位相の光が打ち消しあい暗部を形成する。従っ
て、領域Ａを微小な矩形又は円形又は楕円形にしておけ
ば、ホトレジスト上にはその境界にそって環状のパター
ンが形成される。
【００１６】図７は、本実施例を説明するための位相シ
フトマスク（例えば、ハーフトーンマスク）によって形
成されたレジスト面上での光強度分布を模式的に示した
図である。そして、例えば、ｉ線（波長３６５ｎｍの光
源）により、１．３μｍ×０．５μｍの矩形の領域Ｂを
幅０．３５μｍの領域Ａで仕切った位相シフトマスクを
用いて、ＮＡ（開口数）＝０．６３、σ＝０．３で露光
した場合のレジスト面での光強度パターンを示したもの
である。露光量を適切に設定すれば、図７に実線で囲ま
れた部分は感光しないので、続く現像工程でこの部分は
ポジ型のレジストでは残ることになる。
フトマスク（例えば、ハーフトーンマスク）によって形
成されたレジスト面上での光強度分布を模式的に示した
図である。そして、例えば、ｉ線（波長３６５ｎｍの光
源）により、１．３μｍ×０．５μｍの矩形の領域Ｂを
幅０．３５μｍの領域Ａで仕切った位相シフトマスクを
用いて、ＮＡ（開口数）＝０．６３、σ＝０．３で露光
した場合のレジスト面での光強度パターンを示したもの
である。露光量を適切に設定すれば、図７に実線で囲ま
れた部分は感光しないので、続く現像工程でこの部分は
ポジ型のレジストでは残ることになる。
【００１７】以上のようにして、ホトレジスト（１３）
を露光し、既知の技術で現像した後、出来たホトレジス
ト（１３）のパターンをエッチングのマスクとして異方
性のドライエッチングを行い、図４に示すように、シリ
ンダ型の下部電極（１２）を形成する。すなわち、ホト
レジスト（１３）が、図３に示すように環状パターンを
形成し、ホトレジスト（１３）からなる環状パターンマ
スクで第１のシリコン膜（１２）シリコンを異方性ドラ
イエッチングして、図４に示すようにシリンダ型の下部
電極（１２）を形成するものである。
を露光し、既知の技術で現像した後、出来たホトレジス
ト（１３）のパターンをエッチングのマスクとして異方
性のドライエッチングを行い、図４に示すように、シリ
ンダ型の下部電極（１２）を形成する。すなわち、ホト
レジスト（１３）が、図３に示すように環状パターンを
形成し、ホトレジスト（１３）からなる環状パターンマ
スクで第１のシリコン膜（１２）シリコンを異方性ドラ
イエッチングして、図４に示すようにシリンダ型の下部
電極（１２）を形成するものである。
【００１８】次に、希弗酸で下部電極（１２）の表面に
存在する自然酸化膜を除去し、自然酸化膜の再成長を防
止する為にアンモニア雰囲気中で、８５０〜９００℃で
３０〜６０秒間の急速熱窒化を行なった後、図５に示す
ように、既知の減圧ＣＶＤ法により窒化シリコン膜を７
〜５ｎｍの膜厚に成膜し、さらに８００〜９００℃の水
蒸気雰囲気で、１０〜３０分間パイロジェニック酸化を
行ない、ＳｉＯ２／Ｓｉ３Ｎ４構造の誘電体膜（容量絶
縁膜（１６））を形成する。続いて、上部電極（１７）
として既知の減圧ＣＶＤ法により、シリコン膜１５０ｎ
ｍの膜厚に成膜し、その後、ＰＯＣ１３をソースとし
て、燐（Ｐ）を８５０℃で１０〜１５分熱拡散させ、上
部電極（１７）に不純物を導入する。なお、本実施例で
は、ビットライン（７）の上にキャパシタを形成してい
るが、ビットライン（７）の下にキャパシタを形成して
いるが、ビットライン（７）の下にキャパシタを形成し
ても良い。
存在する自然酸化膜を除去し、自然酸化膜の再成長を防
止する為にアンモニア雰囲気中で、８５０〜９００℃で
３０〜６０秒間の急速熱窒化を行なった後、図５に示す
ように、既知の減圧ＣＶＤ法により窒化シリコン膜を７
〜５ｎｍの膜厚に成膜し、さらに８００〜９００℃の水
蒸気雰囲気で、１０〜３０分間パイロジェニック酸化を
行ない、ＳｉＯ２／Ｓｉ３Ｎ４構造の誘電体膜（容量絶
縁膜（１６））を形成する。続いて、上部電極（１７）
として既知の減圧ＣＶＤ法により、シリコン膜１５０ｎ
ｍの膜厚に成膜し、その後、ＰＯＣ１３をソースとし
て、燐（Ｐ）を８５０℃で１０〜１５分熱拡散させ、上
部電極（１７）に不純物を導入する。なお、本実施例で
は、ビットライン（７）の上にキャパシタを形成してい
るが、ビットライン（７）の下にキャパシタを形成して
いるが、ビットライン（７）の下にキャパシタを形成し
ても良い。
【００１９】また、本実施例では、第１のシリコン膜
（１２）に含まれる不純物を成膜と同時にドープしてい
るが、ノンドープのシリコン膜で下部電極（１２）を形
成後（図４）に、ＰＯＣ１３をソースとして、リン
（Ｐ）を熱拡散させ、下部電極（２２）に不純物を導入
しても良い。また、本実施例では、上部電極（１４）を
ノンドープのシリコン膜を堆積した後、ＰＯＣ１３をソ
ースとして、リン（Ｐ）を熱拡散させているが、下部電
極と同様にして、成膜と同時にリンをドープしても良
い。
（１２）に含まれる不純物を成膜と同時にドープしてい
るが、ノンドープのシリコン膜で下部電極（１２）を形
成後（図４）に、ＰＯＣ１３をソースとして、リン
（Ｐ）を熱拡散させ、下部電極（２２）に不純物を導入
しても良い。また、本実施例では、上部電極（１４）を
ノンドープのシリコン膜を堆積した後、ＰＯＣ１３をソ
ースとして、リン（Ｐ）を熱拡散させているが、下部電
極と同様にして、成膜と同時にリンをドープしても良
い。
【００２０】［実施例２］本発明の第２の実施例とし
て、上記第１の実施例より、さらに集積度が進んだ２５
６ＭＤＲＡＭの場合について示す。その製造は、上記第
１の実施例と同様に図１〜図５の各工程要所の半導体装
置の要部断面に示すとおりである。また、上記第１の実
施例で図６に説明したような位相シフト型のマスクを用
いるものである。図８は、本発明の実施例２を説明する
ための位相シフトマスクによって形成されたレジスト面
上での光強度分布を模式的に示した図である。
て、上記第１の実施例より、さらに集積度が進んだ２５
６ＭＤＲＡＭの場合について示す。その製造は、上記第
１の実施例と同様に図１〜図５の各工程要所の半導体装
置の要部断面に示すとおりである。また、上記第１の実
施例で図６に説明したような位相シフト型のマスクを用
いるものである。図８は、本発明の実施例２を説明する
ための位相シフトマスクによって形成されたレジスト面
上での光強度分布を模式的に示した図である。
【００２１】この図８は、ＫｒＦ（波長２４８ｎｍの光
源）を用いた場合のレジスト面での光強度パターンを示
したものである。すなわち、さらに集積度が進んだ２５
６ＭＤＲＡＭの場合、ｉ線ではやはり解像力に限界があ
るので、ＫｒＦ（波長２４８ｎｍの光源）を用いる必要
がある。例えば、ＫｒＦを用い、０．７μｍ×０．３５
μｍの矩形の領域Ｂを幅０．２５μｍの領域Ａで仕切っ
た位相シフトマスクを用いて、ＮＡ（開口数）＝０．６
０、σ＝０．３で露光した場合のレジスト面での光強度
パターンを図８に示す。これも上記第１の実施例と同様
に、適切な露光量を設定することで、図８に示した、実
線の部分のみをエッチングのマスクとして残すことが可
能である。
源）を用いた場合のレジスト面での光強度パターンを示
したものである。すなわち、さらに集積度が進んだ２５
６ＭＤＲＡＭの場合、ｉ線ではやはり解像力に限界があ
るので、ＫｒＦ（波長２４８ｎｍの光源）を用いる必要
がある。例えば、ＫｒＦを用い、０．７μｍ×０．３５
μｍの矩形の領域Ｂを幅０．２５μｍの領域Ａで仕切っ
た位相シフトマスクを用いて、ＮＡ（開口数）＝０．６
０、σ＝０．３で露光した場合のレジスト面での光強度
パターンを図８に示す。これも上記第１の実施例と同様
に、適切な露光量を設定することで、図８に示した、実
線の部分のみをエッチングのマスクとして残すことが可
能である。
【００２２】［実施例３］本発明の第３の実施例を図９
の示す。これは製造された半導体装置の要部断面を模式
的に示した図である。図９に示すように、半導体基板
（１）上に非活性領域であるフィールド酸化膜（２）、
それらにより取り囲まれる素子活性領域上にゲート電極
（５）、ドレイン領域（４）、ソース領域（３）が形成
され、その上に第１の層間絶縁膜（６）、ビットライン
（７）、第２の層間絶縁膜（８）が形成されている。次
いでホトレジストを全面に塗布し、ソース領域（３）上
にホールパターンを形成しエッチングを行いコンタクト
ホールを開孔し、第１のシリコン膜（下部電極）（１
２）が形成され、そして、容量絶縁膜（１６）、上部電
極（１７）が形成されているものである。
の示す。これは製造された半導体装置の要部断面を模式
的に示した図である。図９に示すように、半導体基板
（１）上に非活性領域であるフィールド酸化膜（２）、
それらにより取り囲まれる素子活性領域上にゲート電極
（５）、ドレイン領域（４）、ソース領域（３）が形成
され、その上に第１の層間絶縁膜（６）、ビットライン
（７）、第２の層間絶縁膜（８）が形成されている。次
いでホトレジストを全面に塗布し、ソース領域（３）上
にホールパターンを形成しエッチングを行いコンタクト
ホールを開孔し、第１のシリコン膜（下部電極）（１
２）が形成され、そして、容量絶縁膜（１６）、上部電
極（１７）が形成されているものである。
【００２３】第１の実施例では、等方性のウェットエッ
チングと異方性ドライエッチングを用い、シリンダ型の
下部電極と、コンタクトのプラグ部分との電気的接続が
保たれるようにしているが、必ずしもシリンダ型の下部
電極の中心と、コンタクトホールの中心が一致する必要
はなく、この第３の実施例の図９に示すように、シリン
ダ型の下部電極（１２）の壁の部分がコンタクトホール
の中心にくるように予めずらして行っても良い。
チングと異方性ドライエッチングを用い、シリンダ型の
下部電極と、コンタクトのプラグ部分との電気的接続が
保たれるようにしているが、必ずしもシリンダ型の下部
電極の中心と、コンタクトホールの中心が一致する必要
はなく、この第３の実施例の図９に示すように、シリン
ダ型の下部電極（１２）の壁の部分がコンタクトホール
の中心にくるように予めずらして行っても良い。
【００２４】
【発明の効果】以上説明したように、本発明によれば、
シリンダ型の下部電極を形成するのに従来技術と比較し
て、シリコンの成膜を２回から１回へと、異方性ドライ
エッチングを２回から１回へと、それぞれ短縮すること
が可能である。また層間絶縁膜のストッパ（窒化シリコ
ン膜）や、スペーサ（酸化膜）の成膜も不要となる等、
工程を大幅に短縮できるという効果がある。さらに、エ
ッチング残渣や、パーティクルの発生しやすいエッチバ
ック工程が省けるので、製品の歩留りが向上するという
効果が奏されるものである。
シリンダ型の下部電極を形成するのに従来技術と比較し
て、シリコンの成膜を２回から１回へと、異方性ドライ
エッチングを２回から１回へと、それぞれ短縮すること
が可能である。また層間絶縁膜のストッパ（窒化シリコ
ン膜）や、スペーサ（酸化膜）の成膜も不要となる等、
工程を大幅に短縮できるという効果がある。さらに、エ
ッチング残渣や、パーティクルの発生しやすいエッチバ
ック工程が省けるので、製品の歩留りが向上するという
効果が奏されるものである。
【図面の簡単な説明】
【図１】本発明の実施例１の工程要所における半導体装
置の要部断面を模式的に示した図である。
置の要部断面を模式的に示した図である。
【図２】本発明の実施例１の図１に続く工程要所におけ
る半導体装置の要部断面を模式的に示した図である。
る半導体装置の要部断面を模式的に示した図である。
【図３】本発明の実施例１の図２に続く工程要所におけ
る半導体装置の要部断面を模式的に示した図である。
る半導体装置の要部断面を模式的に示した図である。
【図４】本発明の実施例１の図３に続く工程要所におけ
る半導体装置の要部断面を模式的に示した図である。
る半導体装置の要部断面を模式的に示した図である。
【図５】本発明の実施例１の図４に続く工程要所におけ
る半導体装置の要部断面を模式的に示した図である。
る半導体装置の要部断面を模式的に示した図である。
【図６】通常マスクと、位相シフトマスクの違いを模式
的に示した図である。
的に示した図である。
【図７】本発明の実施例１を説明するための位相シフト
マスクによって形成されたレジスト面上での光強度分布
を模式的に示した図である。
マスクによって形成されたレジスト面上での光強度分布
を模式的に示した図である。
【図８】本発明の実施例２を説明するための位相シフト
マスクによって形成されたレジスト面上での光強度分布
を模式的に示した図である。
マスクによって形成されたレジスト面上での光強度分布
を模式的に示した図である。
【図９】本発明の実施例３の工程要所における半導体装
置の要部断面を模式的に示した図である。
置の要部断面を模式的に示した図である。
【図１０】従来技術の工程要所における半導体装置の要
部断面を模式的に示した図である。
部断面を模式的に示した図である。
【図１１】従来技術の図１０に続く工程要所における半
導体装置の要部断面を模式的に示した図である。
導体装置の要部断面を模式的に示した図である。
【図１２】従来技術の図１１に続く工程要所における半
導体装置の要部断面を模式的に示した図である。
導体装置の要部断面を模式的に示した図である。
【図１３】従来技術の図１２に続く工程要所における半
導体装置の要部断面を模式的に示した図である。
導体装置の要部断面を模式的に示した図である。
【図１４】従来技術の図１３に続く工程要所における半
導体装置の要部断面を模式的に示した図である。
導体装置の要部断面を模式的に示した図である。
【図１５】従来技術の図１４に続く工程要所における半
導体装置の要部断面を模式的に示した図である。
導体装置の要部断面を模式的に示した図である。
【図１６】従来技術の図１５に続く工程要所における半
導体装置の要部断面を模式的に示した図である。
導体装置の要部断面を模式的に示した図である。
【図１７】従来技術の図１６に続く工程要所に於ける半
導体装置の要部断面を模式的に示した図である。
導体装置の要部断面を模式的に示した図である。
１：半導体基板 ２：フィールド酸化膜 ３：ソース領域 ４：ドレイン領域 ５：ゲート電極 ６：第１の層間絶縁膜 ７：ビットライン ８：第２の層間絶縁膜 ９：コンタクトホール １０：窒化膜 １１：ホトレジスト（ＰＲ） １２：第１のシリコン膜 １３：ホトレジスト（ＰＲ） １４：酸化膜 １５：第２のシリコン膜 １６：容量絶縁膜 １７：上部電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 (72)発明者 横田 和樹 東京都港区芝五丁目７番１号 日本電気株 式会社内
Claims (3)
- 【請求項１】 下部電極、誘電体膜、上部電極より構成
されるキャパシタを有する半導体装置の製造方法におい
て、トランジスタ等が作り込まれている半導体基板の表
面を層間絶縁膜で被覆する工程と、所望の領域にコンタ
クトホールを開孔する工程と、シリコン膜を成膜する工
程と、位相シフト型マスクを利用して、ホトレジストか
らなる規則的に配置された環状パターンを形成する工程
と、前記ホトレジストからなる規則的に配置された環状
パターンをマスクに、前記シリコンを異方性ドライエッ
チングして、シリンダ型の該下部電極を形成する工程
と、該下部電極の表面を覆う該誘電体膜を形成する工程
と、該誘電体膜を覆うように該上部電極を形成する工程
とを含むことを特徴とする半導体装置の製造方法。 - 【請求項２】 コンタクトホールの形成方法が、層間絶
縁膜上に形成したホトレジストに、リソグラフィー技術
によってホールパターンを形成した後、等方性のウェッ
トエッチングを行ない、次に異方性のドライエッチング
を行なう工程を含むことを特徴とする請求項１に記載の
半導体装置の製造方法。 - 【請求項３】 シリンダ型の下部電極の壁となる部分の
一部を、コンタクトホール上に形成することを特徴とす
る請求項１または２に記載の半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7156987A JP2972554B2 (ja) | 1995-05-31 | 1995-05-31 | 半導体装置の製造方法 |
| US08/655,568 US5897983A (en) | 1995-05-31 | 1996-05-30 | Method for forming a capacitor in a memory cell in a dynamic random access memory device |
| TW085106503A TW293159B (ja) | 1995-05-31 | 1996-05-31 | |
| KR1019960019943A KR100246649B1 (ko) | 1995-05-31 | 1996-05-31 | 다이나믹 랜덤 액세스 메모리 디바이스의 메모리 셀에 커패시터를 형성하는 방법 |
| CN96110030A CN1097851C (zh) | 1995-05-31 | 1996-05-31 | 形成电容器的方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7156987A JP2972554B2 (ja) | 1995-05-31 | 1995-05-31 | 半導体装置の製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH08330539A true JPH08330539A (ja) | 1996-12-13 |
| JP2972554B2 JP2972554B2 (ja) | 1999-11-08 |
Family
ID=15639705
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7156987A Expired - Fee Related JP2972554B2 (ja) | 1995-05-31 | 1995-05-31 | 半導体装置の製造方法 |
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| Country | Link |
|---|---|
| US (1) | US5897983A (ja) |
| JP (1) | JP2972554B2 (ja) |
| KR (1) | KR100246649B1 (ja) |
| CN (1) | CN1097851C (ja) |
| TW (1) | TW293159B (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100334980B1 (ko) * | 1998-06-12 | 2002-05-02 | 가네꼬 히사시 | 반도체 메모리 장치 및 그 제조방법 |
| US6445028B1 (en) | 1998-08-27 | 2002-09-03 | Oki Electric Industry Co., Ltd. | Semiconductor device and method of fabricating the same |
| US6586794B2 (en) | 2000-04-06 | 2003-07-01 | Fujitsu Limited | Semiconductor device and its manufacture |
| JP2004253784A (ja) * | 2003-02-17 | 2004-09-09 | Hynix Semiconductor Inc | 半導体素子のキャパシタ製造方法 |
| CN1299352C (zh) * | 1998-07-02 | 2007-02-07 | 三星电子株式会社 | 制造动态随机存取存储器单元电容器的方法 |
| US7282407B1 (en) | 1997-06-10 | 2007-10-16 | Samsung Electronics Co., Ltd. | Semiconductor memory device and method of manufacturing for preventing bit line oxidation |
| JP2013161945A (ja) * | 2012-02-06 | 2013-08-19 | Sony Corp | 固体撮像装置、固体撮像装置の製造方法、及び、電子機器 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100299513B1 (ko) | 1999-06-21 | 2001-11-01 | 박종섭 | 반도체 메모리 소자의 제조방법 |
| US20020182893A1 (en) * | 2001-06-05 | 2002-12-05 | International Business Machines Corporation | Oxidation of silicon nitride films in semiconductor devices |
| US7859883B2 (en) * | 2007-05-14 | 2010-12-28 | Hong Kong Applied Science And Technology Research Institute Co. Ltd. | Recordable electrical memory |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04365375A (ja) * | 1991-06-13 | 1992-12-17 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
| JPH05299579A (ja) * | 1992-04-23 | 1993-11-12 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH0677430A (ja) * | 1992-08-28 | 1994-03-18 | Hitachi Ltd | 半導体装置及びその製造方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5950376B2 (ja) * | 1976-10-13 | 1984-12-07 | 松下電器産業株式会社 | 排ガス浄化用触媒 |
| JPS596540A (ja) * | 1982-07-05 | 1984-01-13 | Toshiba Corp | 半導体装置の製造方法 |
| JPS6077430A (ja) * | 1983-10-04 | 1985-05-02 | Oki Electric Ind Co Ltd | 有機材料膜を剥離する方法 |
| JPH0496270A (ja) * | 1990-08-03 | 1992-03-27 | Sharp Corp | 半導体装置の製造方法 |
| JP3203776B2 (ja) * | 1992-06-15 | 2001-08-27 | ソニー株式会社 | 半導体装置の製造方法 |
| KR970000225B1 (ko) * | 1993-08-19 | 1997-01-06 | 현대전자산업 주식회사 | 반도체 장치의 캐패시터 제조방법 |
| JP2682509B2 (ja) * | 1995-04-28 | 1997-11-26 | 日本電気株式会社 | 半導体装置の製造方法 |
-
1995
- 1995-05-31 JP JP7156987A patent/JP2972554B2/ja not_active Expired - Fee Related
-
1996
- 1996-05-30 US US08/655,568 patent/US5897983A/en not_active Expired - Fee Related
- 1996-05-31 CN CN96110030A patent/CN1097851C/zh not_active Expired - Fee Related
- 1996-05-31 KR KR1019960019943A patent/KR100246649B1/ko not_active IP Right Cessation
- 1996-05-31 TW TW085106503A patent/TW293159B/zh active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04365375A (ja) * | 1991-06-13 | 1992-12-17 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
| JPH05299579A (ja) * | 1992-04-23 | 1993-11-12 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH0677430A (ja) * | 1992-08-28 | 1994-03-18 | Hitachi Ltd | 半導体装置及びその製造方法 |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7282407B1 (en) | 1997-06-10 | 2007-10-16 | Samsung Electronics Co., Ltd. | Semiconductor memory device and method of manufacturing for preventing bit line oxidation |
| KR100334980B1 (ko) * | 1998-06-12 | 2002-05-02 | 가네꼬 히사시 | 반도체 메모리 장치 및 그 제조방법 |
| US6387752B1 (en) | 1998-06-12 | 2002-05-14 | Nec Corporation | Semiconductor memory device and method of fabricating the same |
| CN1299352C (zh) * | 1998-07-02 | 2007-02-07 | 三星电子株式会社 | 制造动态随机存取存储器单元电容器的方法 |
| US6445028B1 (en) | 1998-08-27 | 2002-09-03 | Oki Electric Industry Co., Ltd. | Semiconductor device and method of fabricating the same |
| US6586794B2 (en) | 2000-04-06 | 2003-07-01 | Fujitsu Limited | Semiconductor device and its manufacture |
| US6693002B2 (en) | 2000-04-06 | 2004-02-17 | Fujitsu Limited Kabushiki Kaisha Toshiba | Semiconductor device and its manufacture |
| JP2004253784A (ja) * | 2003-02-17 | 2004-09-09 | Hynix Semiconductor Inc | 半導体素子のキャパシタ製造方法 |
| JP4667742B2 (ja) * | 2003-02-17 | 2011-04-13 | 株式会社ハイニックスセミコンダクター | キャパシタの製造方法 |
| JP2013161945A (ja) * | 2012-02-06 | 2013-08-19 | Sony Corp | 固体撮像装置、固体撮像装置の製造方法、及び、電子機器 |
Also Published As
| Publication number | Publication date |
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| US5897983A (en) | 1999-04-27 |
| TW293159B (ja) | 1996-12-11 |
| CN1147694A (zh) | 1997-04-16 |
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