JPH0496270A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0496270A JPH0496270A JP2207060A JP20706090A JPH0496270A JP H0496270 A JPH0496270 A JP H0496270A JP 2207060 A JP2207060 A JP 2207060A JP 20706090 A JP20706090 A JP 20706090A JP H0496270 A JPH0496270 A JP H0496270A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
- H01L21/743—Making of internal connections, substrate contacts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S438/98—Utilizing process equivalents or options
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- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は半導体装置の製造方法に関し、更に詳しくは１
６ＭＤＲＡＭを始めとする配線幅０８μｍ以下のＤＲＡ
Ｍのメモリセル形成として有望なＦＥＣ型メモリセルノ
キャパノタ電極の分割方法に関するものである。
６ＭＤＲＡＭを始めとする配線幅０８μｍ以下のＤＲＡ
Ｍのメモリセル形成として有望なＦＥＣ型メモリセルノ
キャパノタ電極の分割方法に関するものである。
０口）従来の技術
ＦＥＣ型のＤＲＡＭセルと従来型のＤＲＡＭセルの電気
的等価回路を第６．７図にそれぞれ示す。
的等価回路を第６．７図にそれぞれ示す。
ＦＥＣ型メモリセルにおいては、ｌキャパシタに２つの
トランジスターが接続され、キャパシタの画電極に表１
で示されるように４通りの電位を印加することにより、
第６図で示される２つのトランジスターと１つのキャパ
シタで２ビット分の情報を記憶することが可能になる。
トランジスターが接続され、キャパシタの画電極に表１
で示されるように４通りの電位を印加することにより、
第６図で示される２つのトランジスターと１つのキャパ
シタで２ビット分の情報を記憶することが可能になる。
表Ｉ ＦＥＣ型ＤＲＡＭセルの印加電位第７図で示さ
れる従来型のメモリセルにおいては、キャパシタ電極は
メモリセル毎にお互いに電気的に絶縁しｆ二蓄積電極と
お互いに電気的に接続されず（１／２） Ｖｃｃの固定
電位になるプレート電極で構成される。蓄積電極は電極
材料をエツチングし、メモリセル単位に分割することに
より形成される。他方、プレート電極は共通電極である
ため蓄積電極のようにメモリセル単位に分割する必要が
ない。しかしＦＥＣ型メモリセルにおいては、キャパシ
タの画電極とも従来型セルにおける蓄積電極のように電
気的に分割する必要がある。このようなキャパシタ形成
における２要条件の相違から従来型メモリセルのキャパ
シタ部の形成方法はＦＥＣ型メモリセルのキャパシタ形
成には適さない。その理由は以下のとおりである。
れる従来型のメモリセルにおいては、キャパシタ電極は
メモリセル毎にお互いに電気的に絶縁しｆ二蓄積電極と
お互いに電気的に接続されず（１／２） Ｖｃｃの固定
電位になるプレート電極で構成される。蓄積電極は電極
材料をエツチングし、メモリセル単位に分割することに
より形成される。他方、プレート電極は共通電極である
ため蓄積電極のようにメモリセル単位に分割する必要が
ない。しかしＦＥＣ型メモリセルにおいては、キャパシ
タの画電極とも従来型セルにおける蓄積電極のように電
気的に分割する必要がある。このようなキャパシタ形成
における２要条件の相違から従来型メモリセルのキャパ
シタ部の形成方法はＦＥＣ型メモリセルのキャパシタ形
成には適さない。その理由は以下のとおりである。
（ハ）発明が解決しようとする課題
従来方法のキャパシタ形成工程で形成されたメモリーキ
ャパシタの電極の平面図を第８．９図に示す。第８図が
従来型セル、第９図がＦＥＣ型セルのキャパシタに対応
する。
ャパシタの電極の平面図を第８．９図に示す。第８図が
従来型セル、第９図がＦＥＣ型セルのキャパシタに対応
する。
従来型セルにおいては、プレート電極か隣接セル間で分
割されていないために、プレート電極が蓄積電極に対し
て位置ずれしてもキャパシタの画電極のオーバラップ量
はあまり変動せず、キャパシタ容量の増減は生じにくい
。
割されていないために、プレート電極が蓄積電極に対し
て位置ずれしてもキャパシタの画電極のオーバラップ量
はあまり変動せず、キャパシタ容量の増減は生じにくい
。
しかしＦＥＣ型セルの場合、キャパシタＩ！極か位置ず
れすると、キャパシタの両電極間のオーバラップ量が減
少し、キャパシタ容量が減少してしまう。
れすると、キャパシタの両電極間のオーバラップ量が減
少し、キャパシタ容量が減少してしまう。
このため位置ずれによる容量減少分だけ余分にメモリセ
ルの蓄積容量を確保しなければならず、同じ情報量を記
憶するのに半分の数のキャパシタしか要しないというＦ
ＥＣ型セルの利点が半減してします。
ルの蓄積容量を確保しなければならず、同じ情報量を記
憶するのに半分の数のキャパシタしか要しないというＦ
ＥＣ型セルの利点が半減してします。
したがってＦＥＣ型セルの利点を生かすためには、電極
の加工時の位置ずれによって、容量が減少しないような
キャパシタ形成方法が必要になる。
の加工時の位置ずれによって、容量が減少しないような
キャパシタ形成方法が必要になる。
本発明はそのようなＦＥＣ型メモリセルに適したキャパ
シタ形成方法を提供するものである。
シタ形成方法を提供するものである。
（ニ）課題を解決するための手段及び作用本発明は、Ｆ
ＥＣ（Ｆｌｏａｔｉｎｇ Ｅｌｅｃｔｒｏｄｅ Ｃａｐ
ａｃｉｔ。
ＥＣ（Ｆｌｏａｔｉｎｇ Ｅｌｅｃｔｒｏｄｅ Ｃａｐ
ａｃｉｔ。
ｒ）型ＤＩＩＡＭメモリセルのキャパシタを形成するに
際して、（１）少なくともサイドウオールが形成された
ゲート電極をキャパシタ形成領域を介してそれぞれ複数
有する半導体基板上に、全面に、第１絶縁膜を積層した
後、キャパシタ形成領域の第１絶縁膜を除去し、続いて
、残存された第１絶律模を含む半導体基板上に、全面に
、第１導電膜を積層し、（ｉｉ）その第１導電膜を少な
くともキャパシタ形成領域では残存させて除去し、（ｉ
ｉｉ ）残存した第１導電膜を含む半導体基板上に、全
面に、（ａ）第２絶縁膜、第２導電膜および第３絶縁膜
か、あるいは（ｂ）第２絶縁膜および第２導電膜のどち
らかを順次積層し・た後、さらに、全面にレジスト層を
積重し、（ｉｖ）そのレジスト層をバターニングし、パ
ターニングされｆこレジストパターンを用いて、（ａ）
上記第３絶縁膜、第２導電膜、第２絶縁膜および第１導
電膜の４膜か、あるいは、（ｂ）第２導ＩＩ膜、第２絶
１１模および第１導電膜の３膜のどちらかを除去し、そ
れによってキャパシタ形成領域にメモリセルのキャパシ
タを形成する′ことを特徴とする半１体装１の製造方法
である。
際して、（１）少なくともサイドウオールが形成された
ゲート電極をキャパシタ形成領域を介してそれぞれ複数
有する半導体基板上に、全面に、第１絶縁膜を積層した
後、キャパシタ形成領域の第１絶縁膜を除去し、続いて
、残存された第１絶律模を含む半導体基板上に、全面に
、第１導電膜を積層し、（ｉｉ）その第１導電膜を少な
くともキャパシタ形成領域では残存させて除去し、（ｉ
ｉｉ ）残存した第１導電膜を含む半導体基板上に、全
面に、（ａ）第２絶縁膜、第２導電膜および第３絶縁膜
か、あるいは（ｂ）第２絶縁膜および第２導電膜のどち
らかを順次積層し・た後、さらに、全面にレジスト層を
積重し、（ｉｖ）そのレジスト層をバターニングし、パ
ターニングされｆこレジストパターンを用いて、（ａ）
上記第３絶縁膜、第２導電膜、第２絶縁膜および第１導
電膜の４膜か、あるいは、（ｂ）第２導ＩＩ膜、第２絶
１１模および第１導電膜の３膜のどちらかを除去し、そ
れによってキャパシタ形成領域にメモリセルのキャパシ
タを形成する′ことを特徴とする半１体装１の製造方法
である。
この発明は、ＦＥＣ型ＤＲＡｉｌＩメモリセルのキャパ
シタ形成工程において、同一のフォトレジストバタ−ン
もしくは５ｔｏｒパターンをエツチングマスクとして用
いてキャパシタ上部電極、キャパシタ絶縁膜、キャパシ
タ下部電極の３層膜をＲＩＥ等の異方性エツチング方法
で逐次加工することでメモリキャパシタを形成するもの
である。
シタ形成工程において、同一のフォトレジストバタ−ン
もしくは５ｔｏｒパターンをエツチングマスクとして用
いてキャパシタ上部電極、キャパシタ絶縁膜、キャパシ
タ下部電極の３層膜をＲＩＥ等の異方性エツチング方法
で逐次加工することでメモリキャパシタを形成するもの
である。
すなわち、従来のメモリキャパシタを、キャパシタ上部
電極形成用のマスクと、キャパシタ絶縁膜形成用および
キャパシタ上部電極形成用を兼ねたマスクの２つのマス
クを用いて形成していたのを、本発明ではキャパシタ上
部電極とギヤパン下部電極を１つのマスクで同時加工す
るようにしたので、アライメントずれ等によるキャパシ
タ容量の変動を抑制できる。
電極形成用のマスクと、キャパシタ絶縁膜形成用および
キャパシタ上部電極形成用を兼ねたマスクの２つのマス
クを用いて形成していたのを、本発明ではキャパシタ上
部電極とギヤパン下部電極を１つのマスクで同時加工す
るようにしたので、アライメントずれ等によるキャパシ
タ容量の変動を抑制できる。
また、この発明は、上記のキャパシタ形成工程において
、キャパシタ下部電極堆積後、メモリセルトランジスタ
とキャパシタ上部電極の接続穴が形成される領域の範囲
のみキャパシタ下部ＩＩ極膜をフォトレジスト等のエツ
チングマスクを用いてＲＩＥ等の異方性エツチング方法
により除去することを特徴とするＤＲＡＭ製造方法を提
供するものであ（ホ）実施例 以下図面に示す実施例にもとづいてこの発明を詳述する
。なお、これによってこの発明は限定を受けるものでは
ない。
、キャパシタ下部電極堆積後、メモリセルトランジスタ
とキャパシタ上部電極の接続穴が形成される領域の範囲
のみキャパシタ下部ＩＩ極膜をフォトレジスト等のエツ
チングマスクを用いてＲＩＥ等の異方性エツチング方法
により除去することを特徴とするＤＲＡＭ製造方法を提
供するものであ（ホ）実施例 以下図面に示す実施例にもとづいてこの発明を詳述する
。なお、これによってこの発明は限定を受けるものでは
ない。
本実施例のキャパシタ部形成工程で形成されたメモリー
キャパシタの電極の平面図を第り図に示す。第１図の平
面図においてＡ−Ａ’断面における工程断面図を第２図
（ａ）から第２図（ｄ）に示し、Ｂ−Ｂ’断面における
工程断面を第３図（ａ）から第３図（ｃ）に示す。
キャパシタの電極の平面図を第り図に示す。第１図の平
面図においてＡ−Ａ’断面における工程断面図を第２図
（ａ）から第２図（ｄ）に示し、Ｂ−Ｂ’断面における
工程断面を第３図（ａ）から第３図（ｃ）に示す。
第２図（ｄ）および第３図（ｃ）において、ＦＥＣ型の
ＤＲＡＭメモリセルは、５ｉＯｙの素子分離膜２を有す
るＳｉ基板１と、Ａの部分のキャパシタ形成領域（Ｒ）
を介して素子分離ＩＩ２上と基板１上にそれぞれ複数配
設された、５ｉＯｙのスペーサ５゜６を具備した多結晶
Ｓ１のゲート電極４と、熱酸化膜３と、ゲート電極を含
む基板ｌ上全面に配設されたＳｉＯ！膜（第１絶縁ｌＩ
り７と、そのＳｉＯ，膜７のキャパシタ形成領域（Ｒ）
に形成されたコンタクトホール２０と、コンタクトホー
ルを埋設するよう配設された、メモリセルのキャパシタ
２１と、基板１とキャパシタ上部電極１０を電気的に接
続するための接続穴２２［第３図（ｃ）参照コと、接続
穴に埋設され、接続穴２２を介して上部電極ＩＯと接続
する多結晶Ｓｉの局所配線１２［第３図（ｃ）参照］と
、キャパシタ２１上面に配設された５ｉＯｙ膜（第３絶
縁膜）ＩＩと、キャパシタ２１を含む基板上全面に、５
ｉ０２膜（第４絶縁［）１３およびピット線１４か配設
されてなる。
ＤＲＡＭメモリセルは、５ｉＯｙの素子分離膜２を有す
るＳｉ基板１と、Ａの部分のキャパシタ形成領域（Ｒ）
を介して素子分離ＩＩ２上と基板１上にそれぞれ複数配
設された、５ｉＯｙのスペーサ５゜６を具備した多結晶
Ｓ１のゲート電極４と、熱酸化膜３と、ゲート電極を含
む基板ｌ上全面に配設されたＳｉＯ！膜（第１絶縁ｌＩ
り７と、そのＳｉＯ，膜７のキャパシタ形成領域（Ｒ）
に形成されたコンタクトホール２０と、コンタクトホー
ルを埋設するよう配設された、メモリセルのキャパシタ
２１と、基板１とキャパシタ上部電極１０を電気的に接
続するための接続穴２２［第３図（ｃ）参照コと、接続
穴に埋設され、接続穴２２を介して上部電極ＩＯと接続
する多結晶Ｓｉの局所配線１２［第３図（ｃ）参照］と
、キャパシタ２１上面に配設された５ｉＯｙ膜（第３絶
縁膜）ＩＩと、キャパシタ２１を含む基板上全面に、５
ｉ０２膜（第４絶縁［）１３およびピット線１４か配設
されてなる。
更に、キャパシタ２１は、多結晶Ｓ１のキャパシタ下部
電極（第１導電膜）８．５ｉｎｔのキャパシタ絶縁膜（
第２絶縁膜）９および多結晶Ｓｉのキャパシタ上部電極
（第２導１を膜）１０からなる。
電極（第１導電膜）８．５ｉｎｔのキャパシタ絶縁膜（
第２絶縁膜）９および多結晶Ｓｉのキャパシタ上部電極
（第２導１を膜）１０からなる。
次に製造方法について説明する。
第２図（ａ）において、０．４ｕｍ程度の厚さの熱酸化
ＷＬ２で素子分離された基板ｌ上に、１００人程度の熱
酸化膜３と、高濃度にＰ（リン）を拡散した３０ＯＯ人
程度の多結晶Ｓｉ膜４でｌｌｌＯｓ ）ランリスタのゲ
ート配線とが形成されている。ゲート配線の上面及び側
面部には５ｉＯ＝をＣＶＤ法で堆積後、ＲＩＥ等の異方
性エツチングによりＳｉＯ，スペーサ５，６が形成され
ている。続いて、このゲート配線を含む基板上に、全面
に、ＣＶＤ法により０．２μｍ程度の５ｉＯｚ膜７が堆
積されている。さらに、第２図（ａ）におけるＡの部分
（領域Ｒ）に投影露光法で形成したレジストパターンを
マスクにしてＲＩＥ等の異方性エツチングで５ｉＯｚ膜
７を除去する。
ＷＬ２で素子分離された基板ｌ上に、１００人程度の熱
酸化膜３と、高濃度にＰ（リン）を拡散した３０ＯＯ人
程度の多結晶Ｓｉ膜４でｌｌｌＯｓ ）ランリスタのゲ
ート配線とが形成されている。ゲート配線の上面及び側
面部には５ｉＯ＝をＣＶＤ法で堆積後、ＲＩＥ等の異方
性エツチングによりＳｉＯ，スペーサ５，６が形成され
ている。続いて、このゲート配線を含む基板上に、全面
に、ＣＶＤ法により０．２μｍ程度の５ｉＯｚ膜７が堆
積されている。さらに、第２図（ａ）におけるＡの部分
（領域Ｒ）に投影露光法で形成したレジストパターンを
マスクにしてＲＩＥ等の異方性エツチングで５ｉＯｚ膜
７を除去する。
その後、全面に、００５μｍ程度の高濃度にＰ（リン）
をドーピングした多結晶Ｓｉ膜８を堆積し、投影露光に
より形成したフォトレジストパターンで多結晶５ｉｌｉ
８をＲＩＥ等の異方性エツチング法でエツチングする［
第３図（ａ）および第２図（ｂ）参照、なお、第２図（
ｂ）には多結晶Ｓｉ膜８のエツチング領域に含まれない
のでそのエツチング状態は現れない］。この際、同時に
接続穴２２が形成される領域Ｍ［第３図（ａ）参照］が
形成される。
をドーピングした多結晶Ｓｉ膜８を堆積し、投影露光に
より形成したフォトレジストパターンで多結晶５ｉｌｉ
８をＲＩＥ等の異方性エツチング法でエツチングする［
第３図（ａ）および第２図（ｂ）参照、なお、第２図（
ｂ）には多結晶Ｓｉ膜８のエツチング領域に含まれない
のでそのエツチング状態は現れない］。この際、同時に
接続穴２２が形成される領域Ｍ［第３図（ａ）参照］が
形成される。
第１図において、符号Ｍで示される領域は、接続穴２２
の周囲（多結晶Ｓ１膜８を除去する領域）をあられして
いる。
の周囲（多結晶Ｓ１膜８を除去する領域）をあられして
いる。
その後、残存した多結晶Ｓｉ膜８を含む基板上に、全面
に、減圧ＣＶＤ法でキャパシタ絶縁膜９．０．０５μ謂
程度の高濃度にＰ（リン）をドーピングした多結晶Ｓｉ
膜１０．０．１膜ｍ程度の５ｉｆｔ膜１１を順次堆積す
る。投影露光によりキャパシターの電極形状をきめるフ
ォトレジストパターンを形成し、そのフォトレジストを
マスクとして、ＳｉＯ２膜１１膜条１晶Ｓ１膜１０、キ
ャパシタ絶縁膜９、多結晶Ｓｉ膜８をＲＩＥ等の異方性
エツチングによりエツチングしてキャパシタ２１を形成
する［第２図（ｃ）及び第３図（ｂ）参照］。
に、減圧ＣＶＤ法でキャパシタ絶縁膜９．０．０５μ謂
程度の高濃度にＰ（リン）をドーピングした多結晶Ｓｉ
膜１０．０．１膜ｍ程度の５ｉｆｔ膜１１を順次堆積す
る。投影露光によりキャパシターの電極形状をきめるフ
ォトレジストパターンを形成し、そのフォトレジストを
マスクとして、ＳｉＯ２膜１１膜条１晶Ｓ１膜１０、キ
ャパシタ絶縁膜９、多結晶Ｓｉ膜８をＲＩＥ等の異方性
エツチングによりエツチングしてキャパシタ２１を形成
する［第２図（ｃ）及び第３図（ｂ）参照］。
その後、領域ＭにおけるＳｉｎ、膜７を除去して接続穴
２２を形成し、キャパシタ上部電極ｌＯとメモリセルト
ランジスターとの間の領域Ｍを含む領域に高濃度にＰ（
リン）をドーピングした多結晶Ｓｉ膜からなる局所配線
１２を形成し［第３図（ｃ）参、照］、Ｓ ｉ Ｏｒ膜
１３て基板表面を平坦化したのち高融点金属、高融点金
属のソリサイド、高融点金属のシリサイドと高濃度に不
純物をドーピングした多結晶Ｓ１と多層膜などからなる
ビット線１４を配線する［第２図（ｄ）および第３図（
ｃ）参照コ。
２２を形成し、キャパシタ上部電極ｌＯとメモリセルト
ランジスターとの間の領域Ｍを含む領域に高濃度にＰ（
リン）をドーピングした多結晶Ｓｉ膜からなる局所配線
１２を形成し［第３図（ｃ）参、照］、Ｓ ｉ Ｏｒ膜
１３て基板表面を平坦化したのち高融点金属、高融点金
属のソリサイド、高融点金属のシリサイドと高濃度に不
純物をドーピングした多結晶Ｓ１と多層膜などからなる
ビット線１４を配線する［第２図（ｄ）および第３図（
ｃ）参照コ。
以上の工程でＦＥＣ型のＤＲＡＭメモリセルが形成され
る。
る。
第４．５図は、上記実施例で示したようにキャパシタ２
１の形成時に、上面にＳ ｉ Ｏｘ、＠ ｌ Ｉ Ｅ第
３図（ｂ）参照］をキャパシタ２Ｉと同時に形成するよ
うにしないで、同時エツチングによりキャパシタだけを
形成した後、そのキャパシタを含む基板ｌ上に、全面に
、５ｉＯｚ膜１１ａを積層して、以後に接続穴２２に形
成される局所配線１２とキャパシタとを電気的に絶せす
るための５ｒＯｔ膜１１ａを形成するようにしたこの発
明の他の実施例を示す。
１の形成時に、上面にＳ ｉ Ｏｘ、＠ ｌ Ｉ Ｅ第
３図（ｂ）参照］をキャパシタ２Ｉと同時に形成するよ
うにしないで、同時エツチングによりキャパシタだけを
形成した後、そのキャパシタを含む基板ｌ上に、全面に
、５ｉＯｚ膜１１ａを積層して、以後に接続穴２２に形
成される局所配線１２とキャパシタとを電気的に絶せす
るための５ｒＯｔ膜１１ａを形成するようにしたこの発
明の他の実施例を示す。
以下、製造方法について説明する。
まず、第４図（ａ）において、０．４μｍ程度の熱酸化
膜２で素子分離された基板ｌ上に１００人程人程熱酸化
膜３、高濃度にＰ（リン）を拡散した３０００人程度０
多結晶Ｓｉ膜４でＭＯＳトランジスタのゲート配線が形
成されている。ゲート配線の上面及び側面部にはＣＶＤ
法で堆積後、ＲＩＥ等の異方性エツチングで形成したＳ
ｉＯ＊スペーサ５．６が形成されている。このゲート配
線上にＣＶＤ法により０．２μ閣程度のＳｉＯ，膜７が
堆積されている。
膜２で素子分離された基板ｌ上に１００人程人程熱酸化
膜３、高濃度にＰ（リン）を拡散した３０００人程度０
多結晶Ｓｉ膜４でＭＯＳトランジスタのゲート配線が形
成されている。ゲート配線の上面及び側面部にはＣＶＤ
法で堆積後、ＲＩＥ等の異方性エツチングで形成したＳ
ｉＯ＊スペーサ５．６が形成されている。このゲート配
線上にＣＶＤ法により０．２μ閣程度のＳｉＯ，膜７が
堆積されている。
次に、第４図（ａ）に示すＡの部分（領域Ｒ）に投影露
光法で形成したレジストパターンをマスクにしてＲＩＥ
等の異方性エツチングでＳｉＯ，膜７を除去する。
光法で形成したレジストパターンをマスクにしてＲＩＥ
等の異方性エツチングでＳｉＯ，膜７を除去する。
その後、０，０５μｍ程度の高濃度にＰ（リン）をドー
ピングした多結晶５ｉ１ｉ８を堆積し［第４１Ｘｌ（ｂ
）参照」、投影露光により形成したフォトレジストパタ
ーンで多結晶Ｓｉ膜８をＲＩＥ等の異方性エツチング法
でエツチングする［第４図（ｂ）および男５図（ａ）参
照コ。この際、同時に接続穴２２が形成される領域Ｍ［
第５図（ａ）参照〕が形成される。
ピングした多結晶５ｉ１ｉ８を堆積し［第４１Ｘｌ（ｂ
）参照」、投影露光により形成したフォトレジストパタ
ーンで多結晶Ｓｉ膜８をＲＩＥ等の異方性エツチング法
でエツチングする［第４図（ｂ）および男５図（ａ）参
照コ。この際、同時に接続穴２２が形成される領域Ｍ［
第５図（ａ）参照〕が形成される。
その後、減圧ＣＶＤ法でキャパシタ絶縁＄９．０．０５
μ−程度の高濃度にＰ（リン）をドーピングした多結晶
Ｓｉ膜ＩＯを順次堆積する。投影露光によりキャパシタ
の電極形状をきめるフォトレジストパターンを形成し、
そのフォトレジストをマスクとして、多結晶Ｓｉ膜ｌＯ
、キャパシタ絶縁膜９、多結晶Ｓｉ膜８をＲＩＥ等の異
方性エツチングによりエツチングしてキャパシタ２１を
形成する［第４図（Ｃ）および第５図（ｂ）参照］。
μ−程度の高濃度にＰ（リン）をドーピングした多結晶
Ｓｉ膜ＩＯを順次堆積する。投影露光によりキャパシタ
の電極形状をきめるフォトレジストパターンを形成し、
そのフォトレジストをマスクとして、多結晶Ｓｉ膜ｌＯ
、キャパシタ絶縁膜９、多結晶Ｓｉ膜８をＲＩＥ等の異
方性エツチングによりエツチングしてキャパシタ２１を
形成する［第４図（Ｃ）および第５図（ｂ）参照］。
その後、０．ｌｕｍ程亥のＳｊＯ，膜１１ａを堆積する
［第４図（ｄ）参照］。そして投影露光によりキャパシ
タ上部電極ＩＯとメモリセルトランジスタ（基板）ｌと
の間に接続穴２２の形状をきめるフォトレジストパター
ンを形成し、そのフォトレジストをマスクとして、Ｓ
ＩＯ２膜１１ａを除去する。
［第４図（ｄ）参照］。そして投影露光によりキャパシ
タ上部電極ＩＯとメモリセルトランジスタ（基板）ｌと
の間に接続穴２２の形状をきめるフォトレジストパター
ンを形成し、そのフォトレジストをマスクとして、Ｓ
ＩＯ２膜１１ａを除去する。
その除去部分は第４図（ｄ）で描画される領域ではなく
、第５図で描画される領域であり、残存したＳ１０．膜
１１ａが第５図（ｃ）に描画されている。
、第５図で描画される領域であり、残存したＳ１０．膜
１１ａが第５図（ｃ）に描画されている。
その後、キャパシタ上部電極１０とメモリセルトランジ
スタとの間に高濃度にＰ（リン）をドーピングした多結
晶Ｓｉ膜からなる局所配線１２を形成し、Ｓｉｎ、膜１
３で基板表面を平坦化したのち高融点金属、高融点金属
のソリサイド、高融点金属のシリサイドと高濃度に不純
物をドーピングした多結晶Ｓｉと多層膜などからなるビ
ット線１４を配線する［第４図（ｃｌ）および第５図（
ｃ）参照］。
スタとの間に高濃度にＰ（リン）をドーピングした多結
晶Ｓｉ膜からなる局所配線１２を形成し、Ｓｉｎ、膜１
３で基板表面を平坦化したのち高融点金属、高融点金属
のソリサイド、高融点金属のシリサイドと高濃度に不純
物をドーピングした多結晶Ｓｉと多層膜などからなるビ
ット線１４を配線する［第４図（ｃｌ）および第５図（
ｃ）参照］。
（へ）発明の効果
本発明をもちいることにより、メモリセルキャパシタの
下部電極が上部電極に対してほぼ自己整合的に形成可能
になる。したがってキャパシタの電極加工時に、従来位
置ずれすることで生じていたキャパシタ容量の減少を防
止できる。このため、キャパシタの容量として上記の容
量減少分を上乗せする必要がなくなり、キャパシタ容量
が小さくても良くなる。キャパシタ容量が小さくて良い
ことはメモリセルの面積を縮小するのに必要な条件であ
り、より高密度なりＲＡＭが実現できる。ＦＥＣ型セル
は１６ ＭＤＲＡＭ以降の高密度ＤＲＡＭに育望なセル
形成であり、本発明を用いることにより１６ ＭＤＲＡ
Ｍ以降の高密ＩＤＲＡＭが実現可能になる。
下部電極が上部電極に対してほぼ自己整合的に形成可能
になる。したがってキャパシタの電極加工時に、従来位
置ずれすることで生じていたキャパシタ容量の減少を防
止できる。このため、キャパシタの容量として上記の容
量減少分を上乗せする必要がなくなり、キャパシタ容量
が小さくても良くなる。キャパシタ容量が小さくて良い
ことはメモリセルの面積を縮小するのに必要な条件であ
り、より高密度なりＲＡＭが実現できる。ＦＥＣ型セル
は１６ ＭＤＲＡＭ以降の高密度ＤＲＡＭに育望なセル
形成であり、本発明を用いることにより１６ ＭＤＲＡ
Ｍ以降の高密ＩＤＲＡＭが実現可能になる。
第１図はこの発明の一実施例によって得られるＦＥＣ型
ＤＲＡＭセルの要部構成説明図、第２図および第３図は
それぞれ第１図におけるＡ−Ａ’矢視図およびＢ−Ｂ″
矢視図、第４図および第５図はこの発明の他の実施例を
示し、それぞれ第２図および第３図相当図、第６図はＦ
ＥＣ型ＤＲＡＭセルの電気的等価回路図、第７図は従来
型ＤＲＡＭセルの電気的等価回路図、第８図は従来型Ｄ
ＲＡＭセルのキャパシタ部形成工程で形成されたキャパ
シタの要部構成説明図、第９図はＦＥＣ型ＤＲＡＭセル
の第８図相当図である。 １・・・・・・Ｓ＋基板、 ２・・・素子分離膜、 ４・・・・・ゲート電極、 ６・・・・・・スペーサ（サイドウす−ル部）、７−−
Ｓ ｉ Ｏ！ＷＩｔ（第１絶縁膜）、８・・・・・ギ
ヤパンク下部電極（第１導電膜）、９・・・・キャパシ
タ絶縁膜（第２絶縁膜）、ＩＯ・・・・キャパシタ上部
電極（第２導電膜）、１１・・・・・Ｓ１０．膜（第３
絶縁膜）、２１・・・キャパシタ、２２・・・・・・接
続穴。 第１図 第２図 第４図 （Ｃ） 第３図 第５図 第６図 第７図
ＤＲＡＭセルの要部構成説明図、第２図および第３図は
それぞれ第１図におけるＡ−Ａ’矢視図およびＢ−Ｂ″
矢視図、第４図および第５図はこの発明の他の実施例を
示し、それぞれ第２図および第３図相当図、第６図はＦ
ＥＣ型ＤＲＡＭセルの電気的等価回路図、第７図は従来
型ＤＲＡＭセルの電気的等価回路図、第８図は従来型Ｄ
ＲＡＭセルのキャパシタ部形成工程で形成されたキャパ
シタの要部構成説明図、第９図はＦＥＣ型ＤＲＡＭセル
の第８図相当図である。 １・・・・・・Ｓ＋基板、 ２・・・素子分離膜、 ４・・・・・ゲート電極、 ６・・・・・・スペーサ（サイドウす−ル部）、７−−
Ｓ ｉ Ｏ！ＷＩｔ（第１絶縁膜）、８・・・・・ギ
ヤパンク下部電極（第１導電膜）、９・・・・キャパシ
タ絶縁膜（第２絶縁膜）、ＩＯ・・・・キャパシタ上部
電極（第２導電膜）、１１・・・・・Ｓ１０．膜（第３
絶縁膜）、２１・・・キャパシタ、２２・・・・・・接
続穴。 第１図 第２図 第４図 （Ｃ） 第３図 第５図 第６図 第７図
Claims (1)
- 【特許請求の範囲】 １、ＦＥＣ（ＦｌｏａｔｉｎｇＥｌｅｃｔｒｏｄｅＣａ
ｐａｃｉｔｏｒ）型ＤＲＡＭメモリセルのキャパシタを
形成するに際して、（ｉ）少なくともサイドウォールが
形成されたゲート電極をキャパシタ形成領域を介してそ
れぞれ複数有する半導体基板上に、全面に、第１絶縁膜
を積層した後、キャパシタ形成領域の第１絶縁膜を除去
し、続いて、残存された第１絶縁膜を含む半導体基板上
に、全面に、第１導電膜を積層し、（ｉｉ）その第１導
電膜を少なくともキャパシタ形成領域では残存させて除
去し、 （ｉｉｉ）残存した第１導電膜を含む半導体基板上に、
全面に、 （ａ）第２絶縁膜、第２導電膜および第３絶縁膜か、あ
るいは （ｂ）第２絶縁膜および第２導電膜のどちらかを順次積
層した後、さらに、全面にレジスト層を積層し、 （ｉｖ）そのレジスト層をパターニングし、パターニン
グされたレジストパターンを用いて、 （ａ）上記第３絶縁膜、第２導電膜、第２絶縁膜および
第１導電膜の４膜か、あるいは、 （ｂ）第２導電膜、第２絶縁膜および第１導電膜の３膜
のどちらかを除去し、 それによってキャパシタ形成領域にメモリセルのキャパ
シタを形成することを特徴とする半導体装置の製造方法
。 ２、第１導電膜は、上記（ｉｉ）の工程の際に、メモリ
セルのキャパシタと第２導電膜とを接続する接続穴が形
成される領域を同時に形成するよう除去される請求項１
記載の半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2207060A JPH0496270A (ja) | 1990-08-03 | 1990-08-03 | 半導体装置の製造方法 |
| US07/734,470 US5132240A (en) | 1990-08-03 | 1991-07-23 | Method for manufacturing a semiconductor device |
| KR1019910013183A KR920005338A (ko) | 1990-08-03 | 1991-07-31 | 반도체장치 제조방법 |
| DE69120875T DE69120875T2 (de) | 1990-08-03 | 1991-08-05 | Verfahren zur Herstellung eines Halbleiter-Speicherbauteils |
| EP91307186A EP0469935B1 (en) | 1990-08-03 | 1991-08-05 | Method for manufacturing a semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2207060A JPH0496270A (ja) | 1990-08-03 | 1990-08-03 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0496270A true JPH0496270A (ja) | 1992-03-27 |
Family
ID=16533544
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2207060A Pending JPH0496270A (ja) | 1990-08-03 | 1990-08-03 | 半導体装置の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5132240A (ja) |
| EP (1) | EP0469935B1 (ja) |
| JP (1) | JPH0496270A (ja) |
| KR (1) | KR920005338A (ja) |
| DE (1) | DE69120875T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020030420A (ko) * | 2000-10-17 | 2002-04-25 | 박종섭 | 반도체 소자 및 그의 제조방법 |
| JPWO2003052829A1 (ja) * | 2001-12-14 | 2005-04-28 | 株式会社日立製作所 | 半導体装置及びその製造方法 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5366918A (en) * | 1994-02-07 | 1994-11-22 | United Microelectronics Corporation | Method for fabricating a split polysilicon SRAM cell |
| JP2972554B2 (ja) * | 1995-05-31 | 1999-11-08 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5605853A (en) * | 1996-05-28 | 1997-02-25 | Taiwan Semiconductor Manufacturing Company Ltd. | Method of making a semiconductor device having 4 transistor SRAM and floating gate memory cells |
Citations (2)
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|---|---|---|---|---|
| JPS53108392A (en) * | 1977-03-04 | 1978-09-21 | Hitachi Ltd | Semiconductor device |
| JPS61140171A (ja) * | 1984-12-13 | 1986-06-27 | Toshiba Corp | 半導体記憶装置 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5623771A (en) * | 1979-08-01 | 1981-03-06 | Hitachi Ltd | Semiconductor memory |
| JPS5956754A (ja) * | 1982-09-24 | 1984-04-02 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS6072261A (ja) * | 1983-09-28 | 1985-04-24 | Fujitsu Ltd | 半導体装置 |
| JPH0736437B2 (ja) * | 1985-11-29 | 1995-04-19 | 株式会社日立製作所 | 半導体メモリの製造方法 |
| DE3856143T2 (de) * | 1987-06-17 | 1998-10-29 | Fujitsu Ltd | Verfahren zum Herstellen einer dynamischen Speicherzelle mit wahlfreiem Zugriff |
| JPH0654801B2 (ja) * | 1987-07-13 | 1994-07-20 | 日本電気株式会社 | 半導体メモリセルおよびその製造方法 |
| US4958318A (en) * | 1988-07-08 | 1990-09-18 | Eliyahou Harari | Sidewall capacitor DRAM cell |
| JPH0270343A (ja) * | 1988-09-01 | 1990-03-09 | Nec Home Electron Ltd | 線材の切断方法及びその切断方法を用いた切断装置並びに切断用具 |
-
1990
- 1990-08-03 JP JP2207060A patent/JPH0496270A/ja active Pending
-
1991
- 1991-07-23 US US07/734,470 patent/US5132240A/en not_active Expired - Fee Related
- 1991-07-31 KR KR1019910013183A patent/KR920005338A/ko not_active Application Discontinuation
- 1991-08-05 EP EP91307186A patent/EP0469935B1/en not_active Expired - Lifetime
- 1991-08-05 DE DE69120875T patent/DE69120875T2/de not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53108392A (en) * | 1977-03-04 | 1978-09-21 | Hitachi Ltd | Semiconductor device |
| JPS61140171A (ja) * | 1984-12-13 | 1986-06-27 | Toshiba Corp | 半導体記憶装置 |
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|---|---|---|---|---|
| KR20020030420A (ko) * | 2000-10-17 | 2002-04-25 | 박종섭 | 반도체 소자 및 그의 제조방법 |
| JPWO2003052829A1 (ja) * | 2001-12-14 | 2005-04-28 | 株式会社日立製作所 | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69120875D1 (de) | 1996-08-22 |
| US5132240A (en) | 1992-07-21 |
| EP0469935B1 (en) | 1996-07-17 |
| KR920005338A (ko) | 1992-03-28 |
| EP0469935A2 (en) | 1992-02-05 |
| DE69120875T2 (de) | 1997-01-23 |
| EP0469935A3 (en) | 1992-03-18 |
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