JPS6072261A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6072261A JPS6072261A JP58178074A JP17807483A JPS6072261A JP S6072261 A JPS6072261 A JP S6072261A JP 58178074 A JP58178074 A JP 58178074A JP 17807483 A JP17807483 A JP 17807483A JP S6072261 A JPS6072261 A JP S6072261A
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- Japan
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- capacitor
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- oxide film
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（７）発明の技術分野
本発明は、半導体メモリ１．Ｃり詳しく述べるならば、
ＭＯＳダイナミックＲＡＭ（ランダムアクセスメモリ）
に関するものである。
ＭＯＳダイナミックＲＡＭ（ランダムアクセスメモリ）
に関するものである。
（イ）技術の背景
半導体メモリは近年ま′ｆます大容量化が進み、ＭＯＳ
メモリの高集積化が図られている。ＭＯＳメモリの高集
積化のために、メモリセルを１個のＭＯＳ）ランジスタ
と１個のキャパシタとからなるダイナミック温の１トラ
ンジスタ型セルで構成することは好ましい。この１トラ
ンジスタ型セルにおいては、読み出し信号である読み出
し、書込みビット線の電圧変化を大きくするフこめには
、キャパシタの容量値とビット線の浮遊容景値との比を
限られた面積内でできるだけ大きくすべきである０ （つ）従来技術と問題点 キャ′パシタの容量値を大きくするンζめに、キャパシ
タの誘電体層に酸化シリコン（５１０２）の代υに酸化
タンタル（Ｔａ２Ｏ，） ’に使用することが提案され
π０このことは％Ｔａ ２０１ｉの比訪電率は２２〜２
８で、５１０２の３．９と比べて非常に大きく、それだ
け小さなセル面積でも大きな電気量を蓄積することがで
きるからである。
メモリの高集積化が図られている。ＭＯＳメモリの高集
積化のために、メモリセルを１個のＭＯＳ）ランジスタ
と１個のキャパシタとからなるダイナミック温の１トラ
ンジスタ型セルで構成することは好ましい。この１トラ
ンジスタ型セルにおいては、読み出し信号である読み出
し、書込みビット線の電圧変化を大きくするフこめには
、キャパシタの容量値とビット線の浮遊容景値との比を
限られた面積内でできるだけ大きくすべきである０ （つ）従来技術と問題点 キャ′パシタの容量値を大きくするンζめに、キャパシ
タの誘電体層に酸化シリコン（５１０２）の代υに酸化
タンタル（Ｔａ２Ｏ，） ’に使用することが提案され
π０このことは％Ｔａ ２０１ｉの比訪電率は２２〜２
８で、５１０２の３．９と比べて非常に大きく、それだ
け小さなセル面積でも大きな電気量を蓄積することがで
きるからである。
従来のＴａ２Ｏ，誘電体層を有する１トランジスタ型ダ
イナミックＲＡＭセルは、例えば、第１図に示すような
構造である。ＭＯＳ）ランジスタは、Ｐ型半導体基板１
内に形成し７’ｃｎ＋領域（ドレイン領域）２およびｎ
＋領領域ソース領域）３と、ゲート酸化膜４上のポリシ
リコンゲート５とからなり、そしてキャパシタは、ｎ＋
領域３と電気的に接続されたポリシリコンの下側電極層
６と、その上のＴａｚＯａ 誘電体層７と、さらにその
上の上側対向電極層８とからなる。下側電極層６はフィ
ールド酸化膜９およびゲート電極５ｔ−覆う絶縁膜ｌＯ
の上にも延びて、キャパシタの容量を大きく辷るよう（
ニなっている。そして、キャパシタを覆）絶縁膜１１お
工びビット線（例えば、アルミニウム配線）１２が形成
されている。
イナミックＲＡＭセルは、例えば、第１図に示すような
構造である。ＭＯＳ）ランジスタは、Ｐ型半導体基板１
内に形成し７’ｃｎ＋領域（ドレイン領域）２およびｎ
＋領領域ソース領域）３と、ゲート酸化膜４上のポリシ
リコンゲート５とからなり、そしてキャパシタは、ｎ＋
領域３と電気的に接続されたポリシリコンの下側電極層
６と、その上のＴａｚＯａ 誘電体層７と、さらにその
上の上側対向電極層８とからなる。下側電極層６はフィ
ールド酸化膜９およびゲート電極５ｔ−覆う絶縁膜ｌＯ
の上にも延びて、キャパシタの容量を大きく辷るよう（
ニなっている。そして、キャパシタを覆）絶縁膜１１お
工びビット線（例えば、アルミニウム配線）１２が形成
されている。
上述した構造でのＴａ２０Ｂ 誘電体層７は、ポリシリ
コン下側電極層６の上にスパッタリング法又は電子ビー
ムによる加熱蒸発法でもってメンタル（Ｔａ）膜を形成
し、このＴａ膜を酸素雰囲気中で５００℃前後に加熱酸
化することＣニよって形成される。しかしながら、Ｔａ
膜の形成時および酸化加熱時にその下のシリコンがＴａ
２０５−中へ混入して誘電率が低下する問題がある。
コン下側電極層６の上にスパッタリング法又は電子ビー
ムによる加熱蒸発法でもってメンタル（Ｔａ）膜を形成
し、このＴａ膜を酸素雰囲気中で５００℃前後に加熱酸
化することＣニよって形成される。しかしながら、Ｔａ
膜の形成時および酸化加熱時にその下のシリコンがＴａ
２０５−中へ混入して誘電率が低下する問題がある。
に）発明の目的
不発明の目的は、上述したシリコンの酸化タンタル（Ｔ
ａｚＯａ）誘電体層への混入をなくすことで誘電率の低
下を廻避することである。
ａｚＯａ）誘電体層への混入をなくすことで誘電率の低
下を廻避することである。
本発明の別の目的は、酸化タンタルの特性を生かしたキ
ャパシタを有する１トランジスタ型メモリセルを提供す
ることである。
ャパシタを有する１トランジスタ型メモリセルを提供す
ることである。
（ホ）発明の構成
上述の目的およびその他の目的が、１個のＭＯＳトラン
ジスタと１個のキャパシタとからなる半導体メモリセル
であって、このＭＯＳ）ランジスタのソース領域と接続
されたキャパシタの下側電極層がバリヤメタルであり、
この下側電極層上の誘電体層が酸化タンタルであり、そ
してこの誘電体層上にキャパシタの上側対向電極層が形
成されている半導体メモリによって達成される。
ジスタと１個のキャパシタとからなる半導体メモリセル
であって、このＭＯＳ）ランジスタのソース領域と接続
されたキャパシタの下側電極層がバリヤメタルであり、
この下側電極層上の誘電体層が酸化タンタルであり、そ
してこの誘電体層上にキャパシタの上側対向電極層が形
成されている半導体メモリによって達成される。
前述のバリヤメタルには窒化メンタル（ＴａＮ）又は窒
化チタン（ＴｉＮ）、用いるのが好ましい。
化チタン（ＴｉＮ）、用いるのが好ましい。
−！だ、キャパシタの上側対向電極層にはポリシリコン
又は高融点金属（例えば、モリブデン又はタングステン
）を用いるのが好ましい。
又は高融点金属（例えば、モリブデン又はタングステン
）を用いるのが好ましい。
（２）発明の実施態様
以下、本発明の好ましい実施態様例によって添付図面を
参照しながら本発明をエフ詳しく説明する。
参照しながら本発明をエフ詳しく説明する。
本発明に係る半導体メモリのひとつのセルの構造は第１
図≦二示した従来の半導体メモリセルと同じであり、相
違点は従来キャパシタの下側電極層にポリシリコンを用
いているのを本発明ではそれ（二代えてバリヤメタル（
例えば、ＴａＮ、ＴｉＮ）を用いることである。
図≦二示した従来の半導体メモリセルと同じであり、相
違点は従来キャパシタの下側電極層にポリシリコンを用
いているのを本発明ではそれ（二代えてバリヤメタル（
例えば、ＴａＮ、ＴｉＮ）を用いることである。
本発明に係る半導体メモリは次のようにして製造される
。
。
まず、Ｐ型半導体（シリコン）基板１ｔ−選択酸化して
厚いフィールド酸化膜（ＳｉＯ□膜）９を形成する。次
に、薄いゲート酸化膜（ＳｉＯｘ膜）４を熱酸化法で半
導体基板ｌ上に形成する。ポリシリコンを酸化膜９およ
び４上の全面に析出させ、所定パターンＣ二選択エツチ
ングしてゲート電極（ワード線）５を形成する。次に、
このポリシリコンゲート電極５および厚いフィールド酸
化膜９をマスクとしてＮ型不純物（リン、ヒソ）をイオ
ン注入してＮ十領域（ドレイン領域）２およびＮ＋領領
域ソース領域）３ｔ−形成する。ポリシリコンゲート電
極５を熱酸化してその表面に絶縁膜（Ｓｉ０４１１Ｏを
形成し、この加熱処理時にＮ＋領域２お工び３のアニー
リングを行なう。次に、Ｎ＋領域３上の薄い酸化膜をエ
ツチング除去してＮ＋領域３を露出させる。
厚いフィールド酸化膜（ＳｉＯ□膜）９を形成する。次
に、薄いゲート酸化膜（ＳｉＯｘ膜）４を熱酸化法で半
導体基板ｌ上に形成する。ポリシリコンを酸化膜９およ
び４上の全面に析出させ、所定パターンＣ二選択エツチ
ングしてゲート電極（ワード線）５を形成する。次に、
このポリシリコンゲート電極５および厚いフィールド酸
化膜９をマスクとしてＮ型不純物（リン、ヒソ）をイオ
ン注入してＮ十領域（ドレイン領域）２およびＮ＋領領
域ソース領域）３ｔ−形成する。ポリシリコンゲート電
極５を熱酸化してその表面に絶縁膜（Ｓｉ０４１１Ｏを
形成し、この加熱処理時にＮ＋領域２お工び３のアニー
リングを行なう。次に、Ｎ＋領域３上の薄い酸化膜をエ
ツチング除去してＮ＋領域３を露出させる。
そして、本発明にて用いるバリヤメタル（例えば、窒化
メンタル）をスパッタリグ法によって全面に堆積させて
Ｎ＋領域３と電気的に接続されたバリヤメタル層を厚さ
、例えば、２０ないし５０ｎｍで形成する。このバリヤ
メタル層上に従来ト同様にＴａ層（厚さ：２０ないし３
０ｎｍ）をスパッタリング法又は電子ビームによる加熱
蒸発法で形成する。次に、ドライ酸素（０２）雰囲気中
で加熱（ｓｏｏ’ｃにて４０分間）してＴａ層ｔＴａ、
Ｏｓ層（厚さ：４０ないし６０ ｎｍ ）にする。この
Ｔａ２Ｏ。
メンタル）をスパッタリグ法によって全面に堆積させて
Ｎ＋領域３と電気的に接続されたバリヤメタル層を厚さ
、例えば、２０ないし５０ｎｍで形成する。このバリヤ
メタル層上に従来ト同様にＴａ層（厚さ：２０ないし３
０ｎｍ）をスパッタリング法又は電子ビームによる加熱
蒸発法で形成する。次に、ドライ酸素（０２）雰囲気中
で加熱（ｓｏｏ’ｃにて４０分間）してＴａ層ｔＴａ、
Ｏｓ層（厚さ：４０ないし６０ ｎｍ ）にする。この
Ｔａ２Ｏ。
層上にポリシリコン層を析出させる。そして、所定パタ
ーンのレジスト膜（図示せず）をマスクとした選択エツ
チングによって、形成したポリシリコン層、Ｔａ２Ｏ，
層お工びバリヤメタル層を順次エツチング除去して、第
１図に示すように、ポリシリコンの上側対向電極層８、
Ｔａ、Ｏ，誘電体層７およびＴａＮ 下側電極層６を形
成する。次に、層間絶縁膜１１をＰ Ｓ Ｇ 、 ５ｔ
ａＮ４ 又は５ｔＯ２の析出および選択エツチングで形
成するＯＮ＋領域２上の薄い酸化膜をエツチング除去し
てから、アルミニウム蒸着層を形成し、所定のビット線
パターンに選択エツチングして配線１２ｅ形成すること
で、第１図に示し７ｉｎｌ）ランジスタ型メモリセルが
得られる。
ーンのレジスト膜（図示せず）をマスクとした選択エツ
チングによって、形成したポリシリコン層、Ｔａ２Ｏ，
層お工びバリヤメタル層を順次エツチング除去して、第
１図に示すように、ポリシリコンの上側対向電極層８、
Ｔａ、Ｏ，誘電体層７およびＴａＮ 下側電極層６を形
成する。次に、層間絶縁膜１１をＰ Ｓ Ｇ 、 ５ｔ
ａＮ４ 又は５ｔＯ２の析出および選択エツチングで形
成するＯＮ＋領域２上の薄い酸化膜をエツチング除去し
てから、アルミニウム蒸着層を形成し、所定のビット線
パターンに選択エツチングして配線１２ｅ形成すること
で、第１図に示し７ｉｎｌ）ランジスタ型メモリセルが
得られる。
−）発明の効果
キャパシタの下側電極層にバリヤメタルを使用するので
シリコンの混入によるＴａＯ３誘電体の誘電率低下の問
題は生じない。さらに、Ｎ＋領領域下側電極層とのコン
タクト抵抗は、従来のポリシリコンでは】（）０μΩ−
ｃｒｎＫＭ度であったのがバリヤメタルでは数十μΩ−
ｍと大幅に減少する利点がある。
シリコンの混入によるＴａＯ３誘電体の誘電率低下の問
題は生じない。さらに、Ｎ＋領領域下側電極層とのコン
タクト抵抗は、従来のポリシリコンでは】（）０μΩ−
ｃｒｎＫＭ度であったのがバリヤメタルでは数十μΩ−
ｍと大幅に減少する利点がある。
第１図はｌトランジスタ型ＲＡＭセルの概略断面図であ
る。 ｌ・・・・・・Ｐ型半導体基板、２，３・・・・・・Ｎ
＋領領域５・・・・・・ポリシリコンゲート電極、６・
・・・・・下側電極層、７・・・・・・誘電体層、８・
・・・・・上側対応電極層、９・・・・・・フィールド
酸化膜、１２・・・・・・配線。 特許出願人 富士逸株式会社 詩許出願代理人 弁理士 青 木 朗 弁理士 西 舘 和 之 弁理士 内 １）幸 男 弁理士 山 口 昭 之
る。 ｌ・・・・・・Ｐ型半導体基板、２，３・・・・・・Ｎ
＋領領域５・・・・・・ポリシリコンゲート電極、６・
・・・・・下側電極層、７・・・・・・誘電体層、８・
・・・・・上側対応電極層、９・・・・・・フィールド
酸化膜、１２・・・・・・配線。 特許出願人 富士逸株式会社 詩許出願代理人 弁理士 青 木 朗 弁理士 西 舘 和 之 弁理士 内 １）幸 男 弁理士 山 口 昭 之
Claims (1)
- １．１個のΔ！ｌ０８）ランジスタと１個のΦヤバシタ
とからなる半導体メモリセルでおって、この？ｊｌＯ８
Ｉ・ランジスタのソース領域と接続され７Ｃ該キヤパシ
タの下側電極層がバリヤメタルでろり、この下側電極層
上の誘電体層が酸化タンタルであり、そしてこの誘電体
層上に前記キャパシタの上側対向電極層が形成されてい
る半導体メモリ。 ２ 前記バリヤメタルが窒化タルタル又は窒化チタンで
ある特許請求の範囲第１項に記載の半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58178074A JPS6072261A (ja) | 1983-09-28 | 1983-09-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58178074A JPS6072261A (ja) | 1983-09-28 | 1983-09-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6072261A true JPS6072261A (ja) | 1985-04-24 |
| JPH04598B2 JPH04598B2 (ja) | 1992-01-08 |
Family
ID=16042159
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58178074A Granted JPS6072261A (ja) | 1983-09-28 | 1983-09-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6072261A (ja) |
Cited By (17)
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-
1983
- 1983-09-28 JP JP58178074A patent/JPS6072261A/ja active Granted
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH04598B2 (ja) | 1992-01-08 |
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