JPS6037766A - 半導体装置 - Google Patents

半導体装置

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Publication number
JPS6037766A
JPS6037766A JP58146913A JP14691383A JPS6037766A JP S6037766 A JPS6037766 A JP S6037766A JP 58146913 A JP58146913 A JP 58146913A JP 14691383 A JP14691383 A JP 14691383A JP S6037766 A JPS6037766 A JP S6037766A
Authority
JP
Japan
Prior art keywords
layer
semiconductor device
insulating film
poly
polysilicon
Prior art date
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Pending
Application number
JP58146913A
Other languages
English (en)
Inventor
Yasushi Okuyama
奥山 泰史
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Nippon Electric Co Ltd
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Filing date
Publication date
Application filed by NEC Corp, Nippon Electric Co Ltd filed Critical NEC Corp
Priority to JP58146913A priority Critical patent/JPS6037766A/ja
Publication of JPS6037766A publication Critical patent/JPS6037766A/ja
Pending legal-status Critical Current

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Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B12/00Dynamic random access memory [DRAM] devices
    • H10B12/30DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B12/00Dynamic random access memory [DRAM] devices
    • H10B12/01Manufacture or treatment
    • H10B12/02Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03Making the capacitor or connections thereto
    • H10B12/033Making the capacitor or connections thereto the capacitor extending over the transistor

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  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体装置にかかり、特に、α線によるソフト
エラーに強いダイナミック・R,A Mに関する。
半導体素子の微細化が進むにつれ、ダイナミック・RA
八へメモリー・セルの面積も小さくなり、α線によるソ
フトエラーに対する許容マージンが狭くなってきでいる
第1図は、従来のダイナミック・メモリー・セル部の断
面図であり、セル・グレー)14の下のメモリー情報は
、トランスファゲート13を介して、読み出し、又は書
き込みがなきれでいる。このセル・グv−)下の容量を
増大するために、セル部の絶縁膜16は、年々、薄くな
ってさており、現在は、150層程度の酸化膜が使われ
ている。
尚、11は半導体基板、17はトランスファゲートのゲ
ート絶縁膜、12はソース、ドレイン領域、13はゲー
ト電極、15は絶縁膜である。このセル容量を増すため
の有効な方法として、誘電率の高い絶縁膜を使用するこ
とが考えられ、この場合誘電率が酸化膜の4倍もめる五
酸化タンタル(’l’a2Or、)が使用できれは非常
に効果がある。
一方その製造を考えるとTazU5υ二、商温で長時間
の熱処理をほどこ1′と結晶性が変化して、耐圧の低下
を@たしてし甘うために、従来の構造のままで酸化膜の
代りにTa205を使う方法は実現性に難点がある。
従って、本発明の目的は、容量の犬さなスノ「規なメモ
リーセル構造と、製造プロセス?提供することにある。
本発明の%徴は、メモリーセル容量部の絶縁膜が8ju
2とi’a2す5の2層の絶縁膜からなっているメモリ
ー素子である。又、本発明は第1のポリシリコンは、メ
モリー素子のトブンス・ファーゲートヲ構成し、該トラ
ンスファーゲートのソース部に接続された第2のポリシ
リコン上に、5iU2とi、’ a * (J 6の2
層の絶縁膜が形成はれ第3のポリシリコンとの間で容量
部全形成していること全特徴とするメモリー素子である
さらに本発明の他の観点からは、電界効果トランジスタ
のソース、ドレイ4域の一方の領域に接続せる半導体層
が少くともこのトランジスタのゲート電極上にLm 1
の絶縁#を介して延在し、好ましくはフィールド絶縁膜
上にまで延在し、この半導体層上に第2の絶縁膜を介し
て導電体層が設けられ、この半導体層と第2の絶縁膜と
導電体層とで答景素子金形/−i:yニーrる半導体装
置が得られる。
このような7購成によシ高い集積度でかつ商い容量の累
子全有する、たとえば好ましいダイナミックセル全Mす
る半導体装置が得られる。
本発明の実施例’xV4に参照しながら説明する。
第2図18)’r参照すると、トランスファー・ゲート
となるヘキ第1の半sn<t−でめるポリシリコン24
と、このゲート電極のポリシリコンによってセルフ・ア
ライメント的に形成されたソース・ドレイン領域23が
半導体基板21に形成さJlでいる。次に拡散層上の絶
縁膜の一部に穴をあけ、第2の半導体層であるポリシリ
コン25ケデポジシヨンし、リン全ドービンダしたのら
、バターニング全行なう。この第20半4本層25は第
2の半導体層24の熱:酸化膜29′fr介1.てゲー
トM橡トに重畳し、かつフィールド絶縁膜22上を延在
している。次いでTa20i26をスパッタリング又は
気相成長法でデポジションし、該第2の半導体層である
ポリシリコン25 f j? 、−&っている部分以外
全除去する(第2図(b))。
次いで、酸化性雰囲気中で酸化すると、酸化種は、該T
a205を通って第2のポリシリコン25が酸化され、
酸化膜27がTa 2 Or+と第2ポリンリコン25
との間に形/ff’Jれる。次いで再3の半導体層であ
るポリシリコン28 ’i、デポジションし−C、バタ
ーニング全行なうと第21闇(C1に示す構造となる。
この後に、スパッタ;5102 %−(パシベーション
全行ない、コンタニ′ト穴をあけて、AI配に皐を形成
すわば素子tit完成する。
以上の、+5表なメモリーセルのA、’:!t l’V
 ’k 、47ること(Cよジ、ソース・ドレイン領1
或のイ古性化、ηル2ポリのリンドーグなどの一連の熱
処理を受けることがないので、T a 2 (J sの
劣化を防l]:でさる。
葦た、81基板内に6封を形1−Z Lでいないので、
6勝によるソフト!エラー・レートを非常に低く押さえ
られるなど多くのメリット企生ずる。
尚、実施例では、第2のポリシリ上に、 Ta205全
形成したのち、酸化して、’l’aiQsの下にS i
Usを形成している。これを1、この方式の方が一般に
SIewの膜質が艮くなるからであるが、これは先にポ
リシリを酸化して8rOt2形成しておき、次いでTa
zObf形成してもよい。
【図面の簡単な説明】
第1図は従来のメモリー素子の断面図であり、第2図(
a)〜(C)は本発明の実施例のメモリー集子全説明す
るための断面図である。 記号の説明 II、21・・・・シリコン基4に12゜
23・・・・・ソース・ドレイン領域、16・・・・酸
化膜、13.24・・・・トランス・ファーゲートのポ
リシリコン、25・・・・第2のポリシリコン、26・
・ ・T a 2 (J s、27−−−8 ioz、
28−F 3ポリシリコン、29・・・・ ポリシリコ
ンの熱酸化膜、22・・・・・フィールド絶縁膜である
。 第 1 図 第 2 図 (C〕

Claims (1)

  1. 【特許請求の範囲】 (1)メモリー素子のメモリーセル容量部の絶縁膜が二
    酸化シリコンと五酸化タンタルの2層の絶縁膜全イイす
    ること全特徴とする半導体装置。 +21i1のポリシリコンは、メモリー素子のトランス
    ファゲートを構成し、該トランスファゲートのソース、
    ドレインの一方の領域に接続された第2のポリシリコン
    上に、二酸化シリコン層と五酸化タンタル層とを含む絶
    縁膜が形成てれ、その上の第3のポリシリコンと該第2
    のポリシリコンとの間で容量部全形成していることを特
    徴とする半導体装置。 (3) 電界効果トランジスタのソース、ドレイン領域
    の一方の領域に接続ぜる半導体層が少くとも緯トラン/
    スダのゲート前tfiI−trr笛】の猫易購全介して
    延在し、該半導体層上に第2の絶縁膜を介して導電体層
    が設けられ、該半導体層と該導電体層と該第2の絶縁膜
    とで容量素子f i’M成すること全特徴とする半導体
    装置。 (4) ゲート電極及び半導体層で設けらil、第1の
    絶縁膜は該ゲート電極の熱酸化膜であること全特徴とす
    る特許請求の範囲第(3)項記載の半導体装置。 (5)ソース、ドレイン電極に接続する半導体層及フィ
    ールド絶縁膜上にも延在していること全特徴とする特許
    請求の範囲第(31項記載の半導体装置。 (6)導電体層は半俳層であることを特徴とする特許請
    求の範囲第(3)項記載の半導体装置。 (77第2の絶R膜には二酸化シリコン層と五酸化タン
    タル層とを有していることを特徴とする特許請求の範囲
    第(3)項、第(4)項、第(5)項もしくは第(6)
    項記載の半導体装置。
JP58146913A 1983-08-11 1983-08-11 半導体装置 Pending JPS6037766A (ja)

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* Cited by examiner, † Cited by third party
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USRE38296E1 (en) * 1987-04-24 2003-11-04 Hitachi, Ltd. Semiconductor memory device with recessed array region

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