JPS6037766A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6037766A JPS6037766A JP58146913A JP14691383A JPS6037766A JP S6037766 A JPS6037766 A JP S6037766A JP 58146913 A JP58146913 A JP 58146913A JP 14691383 A JP14691383 A JP 14691383A JP S6037766 A JPS6037766 A JP S6037766A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置にかかり、特に、α線によるソフト
エラーに強いダイナミック・Ｒ，Ａ Ｍに関する。
エラーに強いダイナミック・Ｒ，Ａ Ｍに関する。
半導体素子の微細化が進むにつれ、ダイナミック・ＲＡ
八へメモリー・セルの面積も小さくなり、α線によるソ
フトエラーに対する許容マージンが狭くなってきでいる
。
八へメモリー・セルの面積も小さくなり、α線によるソ
フトエラーに対する許容マージンが狭くなってきでいる
。
第１図は、従来のダイナミック・メモリー・セル部の断
面図であり、セル・グレー）１４の下のメモリー情報は
、トランスファゲート１３を介して、読み出し、又は書
き込みがなきれでいる。このセル・グｖ−）下の容量を
増大するために、セル部の絶縁膜１６は、年々、薄くな
ってさており、現在は、１５０層程度の酸化膜が使われ
ている。
面図であり、セル・グレー）１４の下のメモリー情報は
、トランスファゲート１３を介して、読み出し、又は書
き込みがなきれでいる。このセル・グｖ−）下の容量を
増大するために、セル部の絶縁膜１６は、年々、薄くな
ってさており、現在は、１５０層程度の酸化膜が使われ
ている。
尚、１１は半導体基板、１７はトランスファゲートのゲ
ート絶縁膜、１２はソース、ドレイン領域、１３はゲー
ト電極、１５は絶縁膜である。このセル容量を増すため
の有効な方法として、誘電率の高い絶縁膜を使用するこ
とが考えられ、この場合誘電率が酸化膜の４倍もめる五
酸化タンタル（’ｌ’ａ２Ｏｒ、）が使用できれは非常
に効果がある。
ート絶縁膜、１２はソース、ドレイン領域、１３はゲー
ト電極、１５は絶縁膜である。このセル容量を増すため
の有効な方法として、誘電率の高い絶縁膜を使用するこ
とが考えられ、この場合誘電率が酸化膜の４倍もめる五
酸化タンタル（’ｌ’ａ２Ｏｒ、）が使用できれは非常
に効果がある。
一方その製造を考えるとＴａｚＵ５υ二、商温で長時間
の熱処理をほどこ１′と結晶性が変化して、耐圧の低下
を＠たしてし甘うために、従来の構造のままで酸化膜の
代りにＴａ２０５を使う方法は実現性に難点がある。
の熱処理をほどこ１′と結晶性が変化して、耐圧の低下
を＠たしてし甘うために、従来の構造のままで酸化膜の
代りにＴａ２０５を使う方法は実現性に難点がある。
従って、本発明の目的は、容量の犬さなスノ「規なメモ
リーセル構造と、製造プロセス？提供することにある。
リーセル構造と、製造プロセス？提供することにある。
本発明の％徴は、メモリーセル容量部の絶縁膜が８ｊｕ
２とｉ’ａ２す５の２層の絶縁膜からなっているメモリ
ー素子である。又、本発明は第１のポリシリコンは、メ
モリー素子のトブンス・ファーゲートヲ構成し、該トラ
ンスファーゲートのソース部に接続された第２のポリシ
リコン上に、５ｉＵ２とｉ、’ ａ ＊ （Ｊ ６の２
層の絶縁膜が形成はれ第３のポリシリコンとの間で容量
部全形成していること全特徴とするメモリー素子である
。
２とｉ’ａ２す５の２層の絶縁膜からなっているメモリ
ー素子である。又、本発明は第１のポリシリコンは、メ
モリー素子のトブンス・ファーゲートヲ構成し、該トラ
ンスファーゲートのソース部に接続された第２のポリシ
リコン上に、５ｉＵ２とｉ、’ ａ ＊ （Ｊ ６の２
層の絶縁膜が形成はれ第３のポリシリコンとの間で容量
部全形成していること全特徴とするメモリー素子である
。
さらに本発明の他の観点からは、電界効果トランジスタ
のソース、ドレイ４域の一方の領域に接続せる半導体層
が少くともこのトランジスタのゲート電極上にＬｍ １
の絶縁＃を介して延在し、好ましくはフィールド絶縁膜
上にまで延在し、この半導体層上に第２の絶縁膜を介し
て導電体層が設けられ、この半導体層と第２の絶縁膜と
導電体層とで答景素子金形／−ｉ：ｙニーｒる半導体装
置が得られる。
のソース、ドレイ４域の一方の領域に接続せる半導体層
が少くともこのトランジスタのゲート電極上にＬｍ １
の絶縁＃を介して延在し、好ましくはフィールド絶縁膜
上にまで延在し、この半導体層上に第２の絶縁膜を介し
て導電体層が設けられ、この半導体層と第２の絶縁膜と
導電体層とで答景素子金形／−ｉ：ｙニーｒる半導体装
置が得られる。
このような７購成によシ高い集積度でかつ商い容量の累
子全有する、たとえば好ましいダイナミックセル全Ｍす
る半導体装置が得られる。
子全有する、たとえば好ましいダイナミックセル全Ｍす
る半導体装置が得られる。
本発明の実施例’ｘＶ４に参照しながら説明する。
第２図１８）’ｒ参照すると、トランスファー・ゲート
となるヘキ第１の半ｓｎ＜ｔ−でめるポリシリコン２４
と、このゲート電極のポリシリコンによってセルフ・ア
ライメント的に形成されたソース・ドレイン領域２３が
半導体基板２１に形成さＪｌでいる。次に拡散層上の絶
縁膜の一部に穴をあけ、第２の半導体層であるポリシリ
コン２５ケデポジシヨンし、リン全ドービンダしたのら
、バターニング全行なう。この第２０半４本層２５は第
２の半導体層２４の熱：酸化膜２９′ｆｒ介１．てゲー
トＭ橡トに重畳し、かつフィールド絶縁膜２２上を延在
している。次いでＴａ２０ｉ２６をスパッタリング又は
気相成長法でデポジションし、該第２の半導体層である
ポリシリコン２５ ｆ ｊ？ 、−＆っている部分以外
全除去する（第２図（ｂ））。
となるヘキ第１の半ｓｎ＜ｔ−でめるポリシリコン２４
と、このゲート電極のポリシリコンによってセルフ・ア
ライメント的に形成されたソース・ドレイン領域２３が
半導体基板２１に形成さＪｌでいる。次に拡散層上の絶
縁膜の一部に穴をあけ、第２の半導体層であるポリシリ
コン２５ケデポジシヨンし、リン全ドービンダしたのら
、バターニング全行なう。この第２０半４本層２５は第
２の半導体層２４の熱：酸化膜２９′ｆｒ介１．てゲー
トＭ橡トに重畳し、かつフィールド絶縁膜２２上を延在
している。次いでＴａ２０ｉ２６をスパッタリング又は
気相成長法でデポジションし、該第２の半導体層である
ポリシリコン２５ ｆ ｊ？ 、−＆っている部分以外
全除去する（第２図（ｂ））。
次いで、酸化性雰囲気中で酸化すると、酸化種は、該Ｔ
ａ２０５を通って第２のポリシリコン２５が酸化され、
酸化膜２７がＴａ ２ Ｏｒ＋と第２ポリンリコン２５
との間に形／ｆｆ’Ｊれる。次いで再３の半導体層であ
るポリシリコン２８ ’ｉ、デポジションし−Ｃ、バタ
ーニング全行なうと第２１闇（Ｃ１に示す構造となる。
ａ２０５を通って第２のポリシリコン２５が酸化され、
酸化膜２７がＴａ ２ Ｏｒ＋と第２ポリンリコン２５
との間に形／ｆｆ’Ｊれる。次いで再３の半導体層であ
るポリシリコン２８ ’ｉ、デポジションし−Ｃ、バタ
ーニング全行なうと第２１闇（Ｃ１に示す構造となる。
この後に、スパッタ；５１０２ ％−（パシベーション
全行ない、コンタニ′ト穴をあけて、ＡＩ配に皐を形成
すわば素子ｔｉｔ完成する。
全行ない、コンタニ′ト穴をあけて、ＡＩ配に皐を形成
すわば素子ｔｉｔ完成する。
以上の、＋５表なメモリーセルのＡ、’：！ｔ ｌ’Ｖ
’ｋ 、４７ること（Ｃよジ、ソース・ドレイン領１
或のイ古性化、ηル２ポリのリンドーグなどの一連の熱
処理を受けることがないので、Ｔ ａ ２ （Ｊ ｓの
劣化を防ｌ］：でさる。
’ｋ 、４７ること（Ｃよジ、ソース・ドレイン領１
或のイ古性化、ηル２ポリのリンドーグなどの一連の熱
処理を受けることがないので、Ｔ ａ ２ （Ｊ ｓの
劣化を防ｌ］：でさる。
葦た、８１基板内に６封を形１−Ｚ Ｌでいないので、
６勝によるソフト！エラー・レートを非常に低く押さえ
られるなど多くのメリット企生ずる。
６勝によるソフト！エラー・レートを非常に低く押さえ
られるなど多くのメリット企生ずる。
尚、実施例では、第２のポリシリ上に、 Ｔａ２０５全
形成したのち、酸化して、’ｌ’ａｉＱｓの下にＳ ｉ
Ｕｓを形成している。これを１、この方式の方が一般に
ＳＩｅｗの膜質が艮くなるからであるが、これは先にポ
リシリを酸化して８ｒＯｔ２形成しておき、次いでＴａ
ｚＯｂｆ形成してもよい。
形成したのち、酸化して、’ｌ’ａｉＱｓの下にＳ ｉ
Ｕｓを形成している。これを１、この方式の方が一般に
ＳＩｅｗの膜質が艮くなるからであるが、これは先にポ
リシリを酸化して８ｒＯｔ２形成しておき、次いでＴａ
ｚＯｂｆ形成してもよい。
第１図は従来のメモリー素子の断面図であり、第２図（
ａ）〜（Ｃ）は本発明の実施例のメモリー集子全説明す
るための断面図である。 記号の説明 ＩＩ、２１・・・・シリコン基４に１２゜
２３・・・・・ソース・ドレイン領域、１６・・・・酸
化膜、１３．２４・・・・トランス・ファーゲートのポ
リシリコン、２５・・・・第２のポリシリコン、２６・
・ ・Ｔ ａ ２ （Ｊ ｓ、２７−−−８ ｉｏｚ、
２８−Ｆ ３ポリシリコン、２９・・・・ ポリシリコ
ンの熱酸化膜、２２・・・・・フィールド絶縁膜である
。 第 １ 図 第 ２ 図 （Ｃ〕
ａ）〜（Ｃ）は本発明の実施例のメモリー集子全説明す
るための断面図である。 記号の説明 ＩＩ、２１・・・・シリコン基４に１２゜
２３・・・・・ソース・ドレイン領域、１６・・・・酸
化膜、１３．２４・・・・トランス・ファーゲートのポ
リシリコン、２５・・・・第２のポリシリコン、２６・
・ ・Ｔ ａ ２ （Ｊ ｓ、２７−−−８ ｉｏｚ、
２８−Ｆ ３ポリシリコン、２９・・・・ ポリシリコ
ンの熱酸化膜、２２・・・・・フィールド絶縁膜である
。 第 １ 図 第 ２ 図 （Ｃ〕
Claims (1)
- 【特許請求の範囲】 （１）メモリー素子のメモリーセル容量部の絶縁膜が二
酸化シリコンと五酸化タンタルの２層の絶縁膜全イイす
ること全特徴とする半導体装置。 ＋２１ｉ１のポリシリコンは、メモリー素子のトランス
ファゲートを構成し、該トランスファゲートのソース、
ドレインの一方の領域に接続された第２のポリシリコン
上に、二酸化シリコン層と五酸化タンタル層とを含む絶
縁膜が形成てれ、その上の第３のポリシリコンと該第２
のポリシリコンとの間で容量部全形成していることを特
徴とする半導体装置。 （３） 電界効果トランジスタのソース、ドレイン領域
の一方の領域に接続ぜる半導体層が少くとも緯トラン／
スダのゲート前ｔｆｉＩ−ｔｒｒ笛】の猫易購全介して
延在し、該半導体層上に第２の絶縁膜を介して導電体層
が設けられ、該半導体層と該導電体層と該第２の絶縁膜
とで容量素子ｆ ｉ’Ｍ成すること全特徴とする半導体
装置。 （４） ゲート電極及び半導体層で設けらｉｌ、第１の
絶縁膜は該ゲート電極の熱酸化膜であること全特徴とす
る特許請求の範囲第（３）項記載の半導体装置。 （５）ソース、ドレイン電極に接続する半導体層及フィ
ールド絶縁膜上にも延在していること全特徴とする特許
請求の範囲第（３１項記載の半導体装置。 （６）導電体層は半俳層であることを特徴とする特許請
求の範囲第（３）項記載の半導体装置。 （７７第２の絶Ｒ膜には二酸化シリコン層と五酸化タン
タル層とを有していることを特徴とする特許請求の範囲
第（３）項、第（４）項、第（５）項もしくは第（６）
項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58146913A JPS6037766A (ja) | 1983-08-11 | 1983-08-11 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58146913A JPS6037766A (ja) | 1983-08-11 | 1983-08-11 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6037766A true JPS6037766A (ja) | 1985-02-27 |
Family
ID=15418396
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58146913A Pending JPS6037766A (ja) | 1983-08-11 | 1983-08-11 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6037766A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61226951A (ja) * | 1985-04-01 | 1986-10-08 | Hitachi Ltd | キヤパシタ |
| JPS61232660A (ja) * | 1985-04-09 | 1986-10-16 | Nec Corp | 半導体装置 |
| JPS62179759A (ja) * | 1986-02-04 | 1987-08-06 | Fujitsu Ltd | 半導体記憶装置 |
| US4926223A (en) * | 1985-02-12 | 1990-05-15 | Sgs-Thomson Microelectronics S.A. | Dynamic memory of the integrated circuit type |
| US5196910A (en) * | 1987-04-24 | 1993-03-23 | Hitachi, Ltd. | Semiconductor memory device with recessed array region |
| US5276344A (en) * | 1990-04-27 | 1994-01-04 | Mitsubishi Denki Kabushiki Kaisha | Field effect transistor having impurity regions of different depths and manufacturing method thereof |
| US5486713A (en) * | 1993-01-05 | 1996-01-23 | Nec Corporation | Semiconductor device having a capacitor |
| USRE38296E1 (en) * | 1987-04-24 | 2003-11-04 | Hitachi, Ltd. | Semiconductor memory device with recessed array region |
-
1983
- 1983-08-11 JP JP58146913A patent/JPS6037766A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5486713A (en) * | 1993-01-05 | 1996-01-23 | Nec Corporation | Semiconductor device having a capacitor |
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