JPH0454385B2 - - Google Patents
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- JPH0454385B2 JPH0454385B2 JP56144858A JP14485881A JPH0454385B2 JP H0454385 B2 JPH0454385 B2 JP H0454385B2 JP 56144858 A JP56144858 A JP 56144858A JP 14485881 A JP14485881 A JP 14485881A JP H0454385 B2 JPH0454385 B2 JP H0454385B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
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Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は２層の多結晶シリコン間に形成される
キヤパシタと金属絶縁膜半導体型トランジスタか
たなるスイツチトキヤパシタ及びその製造方法に
関する。
キヤパシタと金属絶縁膜半導体型トランジスタか
たなるスイツチトキヤパシタ及びその製造方法に
関する。
［従来の技術］
近年、スイツチトキヤパシタ技術の実用化が急
速に進められている。これはキヤパシタを高速で
スイツチングすることにより高抵抗をシミユレー
トする技術である。このスイツチトキヤパシタフ
イルタの大きな特徴は、その特性がキヤパシタの
容量値の絶対値によつてきまるのではなく、２つ
の容量値の比によつて決定されることにある。こ
れにより容量値の許容範囲が広がり、高精度なス
イツチトキヤパシタフイルタの実現た可能となつ
た。
速に進められている。これはキヤパシタを高速で
スイツチングすることにより高抵抗をシミユレー
トする技術である。このスイツチトキヤパシタフ
イルタの大きな特徴は、その特性がキヤパシタの
容量値の絶対値によつてきまるのではなく、２つ
の容量値の比によつて決定されることにある。こ
れにより容量値の許容範囲が広がり、高精度なス
イツチトキヤパシタフイルタの実現た可能となつ
た。
しかし、容量比を正確に実現するためには、安
定した容量値を有するキヤパシタを採用する必要
がある。MOS型集積回路では一般に、半導体基
板とゲート電極間に形成されるMOS容量がキヤ
パシタとして用いられるが、これはゲート電圧に
よつて容量地が変化すつという欠点を有しており
正確な容量比が要求されるスイツチトキヤパシタ
フイルタには不適当である。従つて、スイツチト
キヤパシタフイルタでは、２層の多結晶シリコン
プロセスを採用し、薄い酸化膜を介して併置され
る２層の多結晶シリコン間のを用いることが多
い。これにより安定した容量値をうることが可能
となる。以下、図を参照しつつ、従来の製造方法
を説明する。
定した容量値を有するキヤパシタを採用する必要
がある。MOS型集積回路では一般に、半導体基
板とゲート電極間に形成されるMOS容量がキヤ
パシタとして用いられるが、これはゲート電圧に
よつて容量地が変化すつという欠点を有しており
正確な容量比が要求されるスイツチトキヤパシタ
フイルタには不適当である。従つて、スイツチト
キヤパシタフイルタでは、２層の多結晶シリコン
プロセスを採用し、薄い酸化膜を介して併置され
る２層の多結晶シリコン間のを用いることが多
い。これにより安定した容量値をうることが可能
となる。以下、図を参照しつつ、従来の製造方法
を説明する。
第１図は２層の多結晶シリコンを用いたスイツ
チトキヤパシタフイルタの従来の製造方法を示す
ものである。まず、第１図ａのように単結晶シリ
コン基板１０１上にフイルド酸化膜１０２を形成
した後、ゲート酸化膜１０３を形成する。
チトキヤパシタフイルタの従来の製造方法を示す
ものである。まず、第１図ａのように単結晶シリ
コン基板１０１上にフイルド酸化膜１０２を形成
した後、ゲート酸化膜１０３を形成する。
次に、第１図ｂのように第１層目の多結晶シリ
コン１０４，１０５を形成する。１０４はMOS
型トランジスタのゲート電極であり、１０５は２
層多結晶シリコンキヤパシタの下部電極である。
その後、不純物拡散層１０６を形成すると共に、
第１層目のと結晶シリコン１０４，１０５にも不
純物をドープする。次に、第１図ｃのように、２
層多結晶シリコンキヤパシタの容量酸化膜となる
酸化膜１０７を形成する。これは、第１層目の多
結晶シリコンを熱酸化することにより形成され
る。その後、キヤパシタの上部電極となり第２層
目の多結晶シリコン１０８を形成する。次に、第
１図ｄのように層間絶縁膜１０９を形成した後、
コンタクトホールを開口し、アルミニユウム１１
０、パツシベーシヨン膜１１１を形成する。
コン１０４，１０５を形成する。１０４はMOS
型トランジスタのゲート電極であり、１０５は２
層多結晶シリコンキヤパシタの下部電極である。
その後、不純物拡散層１０６を形成すると共に、
第１層目のと結晶シリコン１０４，１０５にも不
純物をドープする。次に、第１図ｃのように、２
層多結晶シリコンキヤパシタの容量酸化膜となる
酸化膜１０７を形成する。これは、第１層目の多
結晶シリコンを熱酸化することにより形成され
る。その後、キヤパシタの上部電極となり第２層
目の多結晶シリコン１０８を形成する。次に、第
１図ｄのように層間絶縁膜１０９を形成した後、
コンタクトホールを開口し、アルミニユウム１１
０、パツシベーシヨン膜１１１を形成する。
ところで、多結晶シリコンの熱酸化膜は、高温
雰囲気中で酸化するほど良質な酸化膜が得られ
る。従つて、２層多結晶シリコン間の酸化膜１０
７は、通常、1000〜1100℃の高温雰囲気中で形成
される。このため、ソース・ドレインの不純物拡
散層１０６が大幅に広がる等の欠点を有してい
る。従来の方法で製造した半導体装置で形成され
るスイツチングキヤパシタは (1) MOS型トランジスタでパンチスルーが起こ
りやすくなる。
雰囲気中で酸化するほど良質な酸化膜が得られ
る。従つて、２層多結晶シリコン間の酸化膜１０
７は、通常、1000〜1100℃の高温雰囲気中で形成
される。このため、ソース・ドレインの不純物拡
散層１０６が大幅に広がる等の欠点を有してい
る。従来の方法で製造した半導体装置で形成され
るスイツチングキヤパシタは (1) MOS型トランジスタでパンチスルーが起こ
りやすくなる。
(2) パターンの微細化が難しい。
(3) 不純物拡散層の抵抗値が増大する。
など、種々の問題点が生じてくる。
［発明が解決しようとする課題］
本発明は、上記の欠点を除去する半導体装置と
ともに、より簡略なプロセスを提供するものであ
る。すなわち、信頼性が高く且つ微細な半導体集
積回路から構成されるスイツチングキヤパシタと
その製造方法を提供することを目的とする。
ともに、より簡略なプロセスを提供するものであ
る。すなわち、信頼性が高く且つ微細な半導体集
積回路から構成されるスイツチングキヤパシタと
その製造方法を提供することを目的とする。
［課題を解決するための手段］
上記目的を達成するための構成要件は以下の通
りである。
りである。
キヤパシタと金属絶縁膜半導体型トランジスタ
からなるスイツチトキヤパシタの製造方法におい
て、半導体基板上に第１フイールド絶縁膜及び第
２フイールド絶縁膜を形成する工程、前記第１フ
イールド絶縁膜上に形成された第１層目の第１多
結晶シリコン膜により前記キヤパシタの下部電極
を形成する工程、前記下部電極内に不純物を導入
する工程、前記第１フイールド絶縁膜と前記第２
フイールド絶縁膜の間の前記半導体基板表面と前
記下部電極表面とを同時に熱酸化することによ
り、前記半導体基板表面にゲート酸化膜となる第
１シリコン酸化膜を形成し、かつ前記下部電極表
面に前記キヤパシタの容量酸化膜となる第２シリ
コン酸化膜を形成する工程、第２層目の第２多結
晶シリコン膜により前記第１シリコン酸化膜上に
ゲート電極を形成するとともに、前記第２多結晶
シリコン膜を前記第２シリコン酸化膜で覆われて
いる前記下部電極上の一部と前記第１フイールド
絶縁膜表面の一部に延在させ前記キヤパシタの上
部電極を形成する工程、前記第２多結晶シリコン
膜に不純物を導入するとともに、前記ゲート電極
の両側の前記半導体基板中にソース領域及びドレ
イン領域を形成する工程、前記キヤパシタ上に層
間絶縁膜を形成する工程、前記第１フイールド絶
縁膜上に延在しかつ前記下部電極と前記上部電極
が積層していない領域の前記層間絶縁膜に前記下
部電極まで達する第１コンタクトホールを開口す
る工程、前記第１フイールド絶縁膜上に延在しか
つ前記下部電極と前記上部電極が積層していない
領域の前記層間絶縁膜に前記上部電極まで達する
第２コンタクトホールを開口する工程、前記層間
絶縁膜上に延在しかつ前記第１コンタクトホール
及び前記第２コンタクトホールで前記キヤパシタ
に接続するアルミニユウムの電極引出し線を形成
する工程からなることを特徴とする。
からなるスイツチトキヤパシタの製造方法におい
て、半導体基板上に第１フイールド絶縁膜及び第
２フイールド絶縁膜を形成する工程、前記第１フ
イールド絶縁膜上に形成された第１層目の第１多
結晶シリコン膜により前記キヤパシタの下部電極
を形成する工程、前記下部電極内に不純物を導入
する工程、前記第１フイールド絶縁膜と前記第２
フイールド絶縁膜の間の前記半導体基板表面と前
記下部電極表面とを同時に熱酸化することによ
り、前記半導体基板表面にゲート酸化膜となる第
１シリコン酸化膜を形成し、かつ前記下部電極表
面に前記キヤパシタの容量酸化膜となる第２シリ
コン酸化膜を形成する工程、第２層目の第２多結
晶シリコン膜により前記第１シリコン酸化膜上に
ゲート電極を形成するとともに、前記第２多結晶
シリコン膜を前記第２シリコン酸化膜で覆われて
いる前記下部電極上の一部と前記第１フイールド
絶縁膜表面の一部に延在させ前記キヤパシタの上
部電極を形成する工程、前記第２多結晶シリコン
膜に不純物を導入するとともに、前記ゲート電極
の両側の前記半導体基板中にソース領域及びドレ
イン領域を形成する工程、前記キヤパシタ上に層
間絶縁膜を形成する工程、前記第１フイールド絶
縁膜上に延在しかつ前記下部電極と前記上部電極
が積層していない領域の前記層間絶縁膜に前記下
部電極まで達する第１コンタクトホールを開口す
る工程、前記第１フイールド絶縁膜上に延在しか
つ前記下部電極と前記上部電極が積層していない
領域の前記層間絶縁膜に前記上部電極まで達する
第２コンタクトホールを開口する工程、前記層間
絶縁膜上に延在しかつ前記第１コンタクトホール
及び前記第２コンタクトホールで前記キヤパシタ
に接続するアルミニユウムの電極引出し線を形成
する工程からなることを特徴とする。
［作用］
コイルを使用しないアクテイブフイルタは、原
理的には集積回路が可能であるが、これに要求さ
れる素子値精度、コンデンサの容量値などが、現
在のモノリシツクIC技術では、経済的に実現不
可能であることから、アクテイブフイルタは、モ
ノリツシクICとしては実用的に至つていない。
理的には集積回路が可能であるが、これに要求さ
れる素子値精度、コンデンサの容量値などが、現
在のモノリシツクIC技術では、経済的に実現不
可能であることから、アクテイブフイルタは、モ
ノリツシクICとしては実用的に至つていない。
アクテイブフイルタは使用されている抵抗を、
コンデンサとスイツチに置き変えることによつ
て、基のアクテイブフイルタとほぼ同等の特性を
うることができる。これがスイツチングキヤパシ
タである。スイツチトキヤパシタでは、フイルタ
の定数が、コンデンサの容量比で決定されるとい
う特徴をもつている。
コンデンサとスイツチに置き変えることによつ
て、基のアクテイブフイルタとほぼ同等の特性を
うることができる。これがスイツチングキヤパシ
タである。スイツチトキヤパシタでは、フイルタ
の定数が、コンデンサの容量比で決定されるとい
う特徴をもつている。
従来のモノリツシクIC技術で製造されたコン
デンサは、その容量値が印加電圧で変動するとい
う欠点を有している。更に、設計ルールを微細化
した場合、コンデンサを構成する第１及び第２層
めの多結晶シリコンの膜厚が薄くなるので、コン
ダンサの電極引出し線であるアルミニユウムが前
記多結晶シリコンに拡散しパンチスルーが生じ易
くなり絶縁膜破壊の生じる確率が高くなり、コン
デンサの信頼性を著しく低下させることが生じ
る。
デンサは、その容量値が印加電圧で変動するとい
う欠点を有している。更に、設計ルールを微細化
した場合、コンデンサを構成する第１及び第２層
めの多結晶シリコンの膜厚が薄くなるので、コン
ダンサの電極引出し線であるアルミニユウムが前
記多結晶シリコンに拡散しパンチスルーが生じ易
くなり絶縁膜破壊の生じる確率が高くなり、コン
デンサの信頼性を著しく低下させることが生じ
る。
本発明は、２層多結晶シリコンからなるコンデ
ンサ（キヤパシタと同義語）のアルミニユウム引
出し電極を容量と関係なく且つフイールド酸化膜
上に形成された多結晶シリコン上に配設すること
により、設計ルールを微細化したコンデンサにお
いても、容量値の信頼性を高められ、高集積のス
イツチングキヤパシタを実用化することが可能と
なつた。
ンサ（キヤパシタと同義語）のアルミニユウム引
出し電極を容量と関係なく且つフイールド酸化膜
上に形成された多結晶シリコン上に配設すること
により、設計ルールを微細化したコンデンサにお
いても、容量値の信頼性を高められ、高集積のス
イツチングキヤパシタを実用化することが可能と
なつた。
［実施例］
本発明はフイールド酸化膜上に第１層目の多結
晶シリコンを形成する工程と、同一の熱酸化処理
により前記第１層目の多結晶シリコン上の酸化膜
とMOS型トランジスタのゲート酸化膜を同時に
形成する工程と、前記第１層目の多結晶シリコン
上の酸化膜上、及び前記ゲート酸化膜上に第２層
目の多結晶シリコンを形成する工程を含むことを
特徴とする半導体装置の製造方法を提供するもの
である。以下、図を参照しつつ、本発明を詳細に
説明する。
晶シリコンを形成する工程と、同一の熱酸化処理
により前記第１層目の多結晶シリコン上の酸化膜
とMOS型トランジスタのゲート酸化膜を同時に
形成する工程と、前記第１層目の多結晶シリコン
上の酸化膜上、及び前記ゲート酸化膜上に第２層
目の多結晶シリコンを形成する工程を含むことを
特徴とする半導体装置の製造方法を提供するもの
である。以下、図を参照しつつ、本発明を詳細に
説明する。
第２図は本発明の製造方法の実施例を示すもの
である。
である。
まず、第２図ａのように単結晶シリコン基板２
０１上にフイールド酸化膜２０２及び薄い酸化膜
２０３を形成した後、第１層目の多結晶シリコン
２０４を形成する。これは２層多結晶シリコンキ
ヤパシタの下部電極となるものである。その後、
この第１層目の多結晶シリコンには適当な不純物
がドープされる。
０１上にフイールド酸化膜２０２及び薄い酸化膜
２０３を形成した後、第１層目の多結晶シリコン
２０４を形成する。これは２層多結晶シリコンキ
ヤパシタの下部電極となるものである。その後、
この第１層目の多結晶シリコンには適当な不純物
がドープされる。
次に、第２図ｂのように、薄い酸化膜を除去し
た後、ゲート酸化膜２０５を形成する。この際、
同時に、第１層目の多結晶シリコン２０４上には
２層多結晶シリコンキヤパシタの容量酸化膜とな
る酸化膜２０６が形成される。次に、第２図ｃの
ように、第２層目の多結晶シリコン２０７，２０
８を形成する。２０７はMOS型トランジスタの
ゲート電極となり、２０８はキヤパシタの上部電
極となる。その後、不純物拡散層２０９を形成す
ると共に、第２層目の多結晶シリコン２０７，２
０８も不純物をドープする。次に、第２図ｄのよ
うに層間絶縁膜２１０を形成した後、コンタクト
ホールを開口し、アルミニユウム２１１をソー
ス・ドレイン上及びキヤパシタを構成する多結晶
シリコン上に、更にパツシベーシヨン膜２１２を
形成する。
た後、ゲート酸化膜２０５を形成する。この際、
同時に、第１層目の多結晶シリコン２０４上には
２層多結晶シリコンキヤパシタの容量酸化膜とな
る酸化膜２０６が形成される。次に、第２図ｃの
ように、第２層目の多結晶シリコン２０７，２０
８を形成する。２０７はMOS型トランジスタの
ゲート電極となり、２０８はキヤパシタの上部電
極となる。その後、不純物拡散層２０９を形成す
ると共に、第２層目の多結晶シリコン２０７，２
０８も不純物をドープする。次に、第２図ｄのよ
うに層間絶縁膜２１０を形成した後、コンタクト
ホールを開口し、アルミニユウム２１１をソー
ス・ドレイン上及びキヤパシタを構成する多結晶
シリコン上に、更にパツシベーシヨン膜２１２を
形成する。
アルミニユウム２１１はキヤパシタの容量とは
関係しない領域で且つフイールド絶縁膜上に配設
された多結晶シリコン２０４及び２０８上に接続
される。
関係しない領域で且つフイールド絶縁膜上に配設
された多結晶シリコン２０４及び２０８上に接続
される。
このようにして形成されトランジスタはMOS
型トランジスタである。そして、本発明の製造方
法で製造したキヤパシタをスイツチングするスイ
ツチの役割をこのトラジスタが果たすこともでき
ること、更にこれらのトランジスタ及びキヤパシ
タからスイツチトキヤパシタが構成されることは
言をまたないことである。
型トランジスタである。そして、本発明の製造方
法で製造したキヤパシタをスイツチングするスイ
ツチの役割をこのトラジスタが果たすこともでき
ること、更にこれらのトランジスタ及びキヤパシ
タからスイツチトキヤパシタが構成されることは
言をまたないことである。
［発明の効果］
上の説明から明かなように、本発明によれば２
層多結晶シリコン間の酸化膜２０６が形成された
後に、不純物拡散層２０９が形成されるため、従
来の製造方法が有するすべての問題点は解決され
る。これは、MOS型トランジスタのゲート酸化
膜と、キヤパシタの容量酸化膜とを同時に形成す
ることに起因している。また従来、特に清浄さが
要求されるゲート酸化工程及びキヤパシタ誘電体
形成工程が別々に行われていたのに対して、本発
明では同一工程ですむため、大幅な工程の簡略化
が達成できる。更に下部電極となる第１層多結晶
シリコン層への不純物導入後にキヤパシタの容量
酸化膜となる２層多結晶シリコン間の酸化膜２０
６が形成されるので酸化膜２０６へのダメージが
少なく、良質な膜を得ることが可能となり、キヤ
パシタの耐圧を向上させることが出来る。
層多結晶シリコン間の酸化膜２０６が形成された
後に、不純物拡散層２０９が形成されるため、従
来の製造方法が有するすべての問題点は解決され
る。これは、MOS型トランジスタのゲート酸化
膜と、キヤパシタの容量酸化膜とを同時に形成す
ることに起因している。また従来、特に清浄さが
要求されるゲート酸化工程及びキヤパシタ誘電体
形成工程が別々に行われていたのに対して、本発
明では同一工程ですむため、大幅な工程の簡略化
が達成できる。更に下部電極となる第１層多結晶
シリコン層への不純物導入後にキヤパシタの容量
酸化膜となる２層多結晶シリコン間の酸化膜２０
６が形成されるので酸化膜２０６へのダメージが
少なく、良質な膜を得ることが可能となり、キヤ
パシタの耐圧を向上させることが出来る。
一方、集積回路のパターンを微細化すると多結
晶シリコンの膜厚が薄くなり且つキヤパシタの層
間絶縁膜も薄くなるため、引出し配線であるアル
ミニユウムによる絶縁破壊が生じ易くなる。
晶シリコンの膜厚が薄くなり且つキヤパシタの層
間絶縁膜も薄くなるため、引出し配線であるアル
ミニユウムによる絶縁破壊が生じ易くなる。
しかし、本発明の製造方法で形成されたスイツ
チトキヤパシタは集積回路のパターンを微細化し
ても、キヤパシタの電極引出し配線であるアルミ
ニユウムとのコンタクト位置が、キヤパシタの容
量と関係しない多結晶シリコンで且つパンチスル
ーしても単結晶シリコン基板との絶縁性が保持で
きるフイールド絶縁膜上に配設されているので、
アルミニユウムによる絶縁破壊は生じない。
チトキヤパシタは集積回路のパターンを微細化し
ても、キヤパシタの電極引出し配線であるアルミ
ニユウムとのコンタクト位置が、キヤパシタの容
量と関係しない多結晶シリコンで且つパンチスル
ーしても単結晶シリコン基板との絶縁性が保持で
きるフイールド絶縁膜上に配設されているので、
アルミニユウムによる絶縁破壊は生じない。
以上、述べたように、本発明は多くの優れた効
果をゆうするものである。
果をゆうするものである。
第１図は従来の製造方法を示す図である。第２
図は本発明の製造方法を示す図である。 １０１……単結晶シリコン基板、１０２……フ
イールド酸化膜、１０３……ゲート酸化膜、１０
４，１０５……第１層目の多結晶シリコン、１０
６……不純物拡散層、１０７……酸化膜、１０８
……第２層目の多結晶シリコン、１０９……層間
絶縁膜、１１０……アルミニユウム、１１１……
パツシベーシヨン膜、２０１……単結晶シリコン
基板、２０２……フイールド酸化膜、２０３……
酸化膜、２０４……第１層目の多結晶シリコン、
２０５……ゲート酸化膜、２０６……酸化膜、２
０７……第２層目の多結晶シリコン、２０８……
第２層目の多結晶シリコン、２０９……不純物拡
散層、２１０……層間絶縁膜、２１１……アルミ
ニユウム、２１２……パツシベーシヨン膜。
図は本発明の製造方法を示す図である。 １０１……単結晶シリコン基板、１０２……フ
イールド酸化膜、１０３……ゲート酸化膜、１０
４，１０５……第１層目の多結晶シリコン、１０
６……不純物拡散層、１０７……酸化膜、１０８
……第２層目の多結晶シリコン、１０９……層間
絶縁膜、１１０……アルミニユウム、１１１……
パツシベーシヨン膜、２０１……単結晶シリコン
基板、２０２……フイールド酸化膜、２０３……
酸化膜、２０４……第１層目の多結晶シリコン、
２０５……ゲート酸化膜、２０６……酸化膜、２
０７……第２層目の多結晶シリコン、２０８……
第２層目の多結晶シリコン、２０９……不純物拡
散層、２１０……層間絶縁膜、２１１……アルミ
ニユウム、２１２……パツシベーシヨン膜。
Claims (1)
- １ キヤパシタと金属絶縁膜半導体型トランジス
タからなるスイツチトキヤパシタの製造方法にお
いて、半導体基板上に第１フイールド絶縁膜及び
第２フイールド絶縁膜を形成する工程、前記第１
フイールド絶縁膜上に形成された第１層目の第１
多結晶シリコン膜により前記キヤパシタの下部電
極を形成する工程、前記下部電極内に不純物を導
入する工程、前記第１フイールド絶縁膜と前記第
２フイールド絶縁膜の間の前記半導体基板表面と
前記下部電極表面とを同時に熱酸化することによ
り、前記半導体基板表面にゲート酸化膜となる第
１シリコン酸化膜を形成し、かつ前記下部電極表
面に前記キヤパシタの容量酸化膜となる第２シリ
コン酸化膜を形成する工程、第２層目の第２多結
晶シリコン膜により前記第１シリコン酸化膜上に
ゲート電極を形成するとともに、前記第２多結晶
シリコン膜を前記第２シリコン酸化膜で覆われて
いる前記下部電極上の一部と前記第１フイールド
絶縁膜表面の一部に延在させ前記キヤパシタの上
部電極を形成する工程、前記上部電極に不純物を
導入するとともに、前記ゲート電極の両側の前記
半導体基板中にソース領域及びドレイン領域を形
成する工程、前記キヤパシタ上に層間絶縁膜を形
成する工程、前記第１フイールド絶縁膜上に延在
しかつ前記下部電極と前記上部電極が積層してい
ない領域の前記層間絶縁膜に前記下部電極まで達
する第１コンタクトホールを開口する工程、前記
第１フイールド絶縁膜上に延在しかつ前記下部電
極と前記上部電極が積層していない領域の前記層
間絶縁膜に前記上部電極まで達する第２コンタク
トホールを開口する工程、前記層間絶縁膜上に延
在しかつ前記第１コンタクトホール及び前記第２
コンタクトホールで前記キヤパシタの前記下部電
極及び前記上部電極に接続するアルミニユウムの
電極引出し線を形成する工程からなることを特徴
とするスイツチトキヤパシタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56144858A JPS5846666A (ja) | 1981-09-14 | 1981-09-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56144858A JPS5846666A (ja) | 1981-09-14 | 1981-09-14 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5846666A JPS5846666A (ja) | 1983-03-18 |
| JPH0454385B2 true JPH0454385B2 (ja) | 1992-08-31 |
Family
ID=15372036
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56144858A Granted JPS5846666A (ja) | 1981-09-14 | 1981-09-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5846666A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2630874B2 (ja) * | 1991-07-29 | 1997-07-16 | 三洋電機株式会社 | 半導体集積回路の製造方法 |
| JP2705476B2 (ja) * | 1992-08-07 | 1998-01-28 | ヤマハ株式会社 | 半導体装置の製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5795658A (en) * | 1980-12-05 | 1982-06-14 | Nec Corp | Manufacture of semiconductor device |
-
1981
- 1981-09-14 JP JP56144858A patent/JPS5846666A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5795658A (en) * | 1980-12-05 | 1982-06-14 | Nec Corp | Manufacture of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5846666A (ja) | 1983-03-18 |
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