JP2558144B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2558144B2 JP2558144B2 JP63099563A JP9956388A JP2558144B2 JP 2558144 B2 JP2558144 B2 JP 2558144B2 JP 63099563 A JP63099563 A JP 63099563A JP 9956388 A JP9956388 A JP 9956388A JP 2558144 B2 JP2558144 B2 JP 2558144B2
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Description
【発明の詳細な説明】 〔概要〕 デジタルトランジスタとアナログトランジスタとが単
一のチップ上に共存する半導体装置の製造方法の改良に
関し、 アナログトランジスタを有する回路に必須な静電容量
の誘導体形成時の高温工程の影響を受けることなく、良
好な特性を有するデジタルトランジスタを形成しうるよ
うに改良した半導体装置の製造方法を提供することを目
的とし、 一導電型シリコン基板上に第1のゲート酸化膜を形成
し、該第1のゲート酸化膜上に第1の多結晶シリコン層
を形成し、該第1の多結晶シリコン層を選択的に除去し
て、アナログトランジスタのゲート電極と静電容量の下
層電極とを、同時に形成し、全面に酸化膜を形成し、こ
れを選択的に除去して、前記アナログトランジスタ上に
絶縁膜を形成するとともに、前記静電容量の下層電極の
上に誘電体を形成し、全面を酸化してデジタルトランジ
スタ形成領域に第2のゲート酸化膜を形成し、デジタル
トランジスタ形成領域にしきい値電圧コントロール用の
p型不純物を導入し、全面に第2の多結晶シリコン層を
形成し、該第2の多結晶シリコン層を選択的に除去し
て、デジタルトランジスタのゲート電極と前記静電容量
の上層電極とを形成する工程をもって構成される。
一のチップ上に共存する半導体装置の製造方法の改良に
関し、 アナログトランジスタを有する回路に必須な静電容量
の誘導体形成時の高温工程の影響を受けることなく、良
好な特性を有するデジタルトランジスタを形成しうるよ
うに改良した半導体装置の製造方法を提供することを目
的とし、 一導電型シリコン基板上に第1のゲート酸化膜を形成
し、該第1のゲート酸化膜上に第1の多結晶シリコン層
を形成し、該第1の多結晶シリコン層を選択的に除去し
て、アナログトランジスタのゲート電極と静電容量の下
層電極とを、同時に形成し、全面に酸化膜を形成し、こ
れを選択的に除去して、前記アナログトランジスタ上に
絶縁膜を形成するとともに、前記静電容量の下層電極の
上に誘電体を形成し、全面を酸化してデジタルトランジ
スタ形成領域に第2のゲート酸化膜を形成し、デジタル
トランジスタ形成領域にしきい値電圧コントロール用の
p型不純物を導入し、全面に第2の多結晶シリコン層を
形成し、該第2の多結晶シリコン層を選択的に除去し
て、デジタルトランジスタのゲート電極と前記静電容量
の上層電極とを形成する工程をもって構成される。
デジタルトランジスタとアナログトランジスタとが単
一のチップ上に共存する半導体装置の製造方法の改良に
関する。
一のチップ上に共存する半導体装置の製造方法の改良に
関する。
デジタルトランジスタは、高速化・高集積化の要求か
らショートチャンネル化し、他方、アナログトランジス
タはノイズ等の問題から比較的ロングチャンネルに形成
される傾向にある。これら2種類のトランジスタを単一
のチップ上に形成する従来技術について以下に説明す
る。アナログトランジスタ回路は、使用目的上静電容量
と抵抗とを必要とするから、静電容量も同時に形成する
工程を前提とする。
らショートチャンネル化し、他方、アナログトランジス
タはノイズ等の問題から比較的ロングチャンネルに形成
される傾向にある。これら2種類のトランジスタを単一
のチップ上に形成する従来技術について以下に説明す
る。アナログトランジスタ回路は、使用目的上静電容量
と抵抗とを必要とするから、静電容量も同時に形成する
工程を前提とする。
第6図参照 例えばp型シリコン基板1のpチャンネルトランジス
タ形成領域にn型不純物を導入してn型ウエル2を形成
し、次いで、LOCOS酸化をなして素子分離領域に厚い二
酸化シリコン膜3を形成する。
タ形成領域にn型不純物を導入してn型ウエル2を形成
し、次いで、LOCOS酸化をなして素子分離領域に厚い二
酸化シリコン膜3を形成する。
第7図参照 全面を酸化してゲート酸化膜を形成し、デジタルトラ
ンジスタ形成領域に、しきい値電圧コントロール用のp
型不純物をイオン注入した後、CVD法を使用して第1の
多結晶シリコン層を形成し、この第1の多結晶シリコン
層とゲート酸化膜とをフォトリソグラフィー法を使用し
てパターニングし、デジタルトランジスタ用ゲート電極
4とアナログトランジスタ用ゲート電極5と静電容量の
下層電極6とを、同時に形成する。
ンジスタ形成領域に、しきい値電圧コントロール用のp
型不純物をイオン注入した後、CVD法を使用して第1の
多結晶シリコン層を形成し、この第1の多結晶シリコン
層とゲート酸化膜とをフォトリソグラフィー法を使用し
てパターニングし、デジタルトランジスタ用ゲート電極
4とアナログトランジスタ用ゲート電極5と静電容量の
下層電極6とを、同時に形成する。
第8図参照 高温工程をもって全面を酸化し、デジタルトランジス
タ形成領域とアナログトランジスタ形成領域とに絶縁膜
7を形成して、デジタルトランジスタ用ゲート電極4の
絶縁膜とアナログトランジスタ用ゲート電極5の絶縁膜
と静電容量の下層電極6上に形成される高密度の誘電体
8とを、同時に形成する。
タ形成領域とアナログトランジスタ形成領域とに絶縁膜
7を形成して、デジタルトランジスタ用ゲート電極4の
絶縁膜とアナログトランジスタ用ゲート電極5の絶縁膜
と静電容量の下層電極6上に形成される高密度の誘電体
8とを、同時に形成する。
第9図参照 CVD法を使用して第2の多結晶シリコン層を形成し、
フォトリソグラフィー法を使用してパターニングし、静
電容量の誘電体8上に上層電極9を形成する。
フォトリソグラフィー法を使用してパターニングし、静
電容量の誘電体8上に上層電極9を形成する。
第10図参照 nチャンネルトランジスタ形成領域にはリン等のn型
不純物をイオン注入し、pチャンネルトランジスタ形成
領域にはボロン等のp型不純物をイオン注入して、それ
ぞれ、ソース・ドレインを形成し、 CVD法を使用して全面にPSG膜10を形成し、ソース・ド
レイン形成領域と静電容量と接続する領域とに電極形成
用開口を形成し、次いで、全面にアルミニウム膜を形成
した後パターニングしてデジタルトランジスタ用ソース
・ドレイン電極11とアナログトランジスタ用ソース・ド
レイン電極12と静電容量用電極13とを形成する。
不純物をイオン注入し、pチャンネルトランジスタ形成
領域にはボロン等のp型不純物をイオン注入して、それ
ぞれ、ソース・ドレインを形成し、 CVD法を使用して全面にPSG膜10を形成し、ソース・ド
レイン形成領域と静電容量と接続する領域とに電極形成
用開口を形成し、次いで、全面にアルミニウム膜を形成
した後パターニングしてデジタルトランジスタ用ソース
・ドレイン電極11とアナログトランジスタ用ソース・ド
レイン電極12と静電容量用電極13とを形成する。
アナログトランジスタには、使用目的上静電容量と抵
抗とが必要となる。静電容量を形成するには、誘電体と
して薄い高密度の二酸化シリコン膜を形成する必要があ
り、そのためには高温工程を必要とする。
抗とが必要となる。静電容量を形成するには、誘電体と
して薄い高密度の二酸化シリコン膜を形成する必要があ
り、そのためには高温工程を必要とする。
高温工程を使用すると、ショートチャンネルのpチャ
ンネル型デジタルトランジスタにイオン注入されている
p型不純物(このp型不純物は、n型チャンネルデジタ
ルトランジスタのしきい値電圧をコントロールするため
にイオン注入されるp型不純物が、同時にpチャンネル
型デジタルトランジスタにもイオン注入されたものであ
る)が、シリコン基板の深部にまで拡散し、電界効果が
作用しなくなってソース・ドレイン耐圧が低下する。
ンネル型デジタルトランジスタにイオン注入されている
p型不純物(このp型不純物は、n型チャンネルデジタ
ルトランジスタのしきい値電圧をコントロールするため
にイオン注入されるp型不純物が、同時にpチャンネル
型デジタルトランジスタにもイオン注入されたものであ
る)が、シリコン基板の深部にまで拡散し、電界効果が
作用しなくなってソース・ドレイン耐圧が低下する。
このように、デジタルトランジスタとアナログトラン
ジスタとを単一のチップに形成することは容易ではな
い。その理由は、従来技術においては、工程順が上記の
ように決まっていて、デジタルトランジスタが静電容量
の誘電体形成時の高温工程の影響を受けるからである。
ジスタとを単一のチップに形成することは容易ではな
い。その理由は、従来技術においては、工程順が上記の
ように決まっていて、デジタルトランジスタが静電容量
の誘電体形成時の高温工程の影響を受けるからである。
本発明の目的は、この欠点を解消することにあり、シ
ョートチャンネルのデジタルトランジスタとアナログト
ランジスタとを単一のチップ上に形成するときに、静電
容量の誘電体形成時の高温工程の影響を受けることな
く、良好な特性を有するデジタルトランジスタを形成し
うるようにした半導体装置の製造方法を提供することに
ある。
ョートチャンネルのデジタルトランジスタとアナログト
ランジスタとを単一のチップ上に形成するときに、静電
容量の誘電体形成時の高温工程の影響を受けることな
く、良好な特性を有するデジタルトランジスタを形成し
うるようにした半導体装置の製造方法を提供することに
ある。
上記の目的は、下記のいずれの方法によっても達成さ
れる。
れる。
第1の方法は、一導電型シリコン基板(1)上に第1
のゲート酸化膜(51)を形成し、該第1のゲート酸化膜
(51)上に第1の多結晶シリコン層を形成し、該第1の
多結晶シリコン層を選択的に除去して、アナログトラン
ジスタのゲート電極(5)と静電容量の下層電極(6)
とを、同時に形成し、全面に酸化膜を形成し、これを選
択的に除去して、前記アナログトランジスタ上に絶縁膜
(7)を形成するとともに、前記静電容量の下層電極
(6)の上に誘電体(8)を形成し、全面を酸化してデ
ジタルトランジスタ形成領域に第2のゲート酸化膜(1
4)を形成し、デジタルトランジスタ形成領域にしきい
値電圧コントロール用のp型不純物を導入し、全面に第
2の多結晶シリコン層を形成し、該第2の多結晶シリコ
ン層を選択的に除去して、デジタルトランジスタのゲー
ト電極(4)と前記静電容量の上層電極(9)とを形成
する工程を有することを特徴とする半導体装置の製造方
法であり、 第2の方法は、一導電型シリコン基板(1)上に第1
のゲート酸化膜(51)を形成し、該第1のゲート酸化膜
(51)上に第1の多結晶シリコン層を形成し、該第1の
多結晶シリコン層上の全面に酸化膜を形成し、該酸化膜
と前記第1の多結晶シリコン層と前記第1のゲート酸化
膜(51)とを選択的に除去して、アナログトランジスタ
のゲート電極(5)と絶縁膜(7)と静電容量の下層電
極(6)と誘電体(8)とを形成し、全面を酸化してデ
ジタルトランジスタ形成領域に第2のゲート酸化膜(1
4)を形成し、デジタルトランジスタ形成領域にしきい
値電圧コントロール用のp型不純物を導入し、全面に第
2の多結晶シリコン層を形成し、該第2の多結晶シリコ
ン層を選択的に除去して、デジタルトランジスタのゲー
ト電極(4)と前記静電容量の上層電極(9)とを形成
する工程を有することを特徴とする半導体装置の製造方
法であり、 第3の方法は、一導電型シリコン基板(1)上に第1
のゲート酸化膜(51)を形成し、該第1のゲート酸化膜
(51)上に第1の多結晶シリコン層を形成し、該第1の
多結晶シリコン層と前記第1のゲート酸化膜(51)とを
選択的に除去してアナログトランジスタのゲート電極
(5)と静電容量の下層電極(6)とを同時に形成し、
全面を酸化してデジタルトランジスタ形成領域に第2の
ゲート酸化膜(14)と、前記アナログトランジスタ上に
絶縁膜(7)と、前記静電容量の下層電極(6)上に誘
電体(8)とを同時に形成し、デジタルトランジスタ形
成領域にしきい値電圧コントロール用のp型不純物を導
入し、全面に第2の多結晶シリコン層を形成し、該第2
の多結晶シリコン層を選択的に除去して、デジタルトラ
ンジスタのゲート電極(4)と前記静電容量の上層電極
(9)とを形成する工程を有することを特徴とする半導
体装置の製造方法である。
のゲート酸化膜(51)を形成し、該第1のゲート酸化膜
(51)上に第1の多結晶シリコン層を形成し、該第1の
多結晶シリコン層を選択的に除去して、アナログトラン
ジスタのゲート電極(5)と静電容量の下層電極(6)
とを、同時に形成し、全面に酸化膜を形成し、これを選
択的に除去して、前記アナログトランジスタ上に絶縁膜
(7)を形成するとともに、前記静電容量の下層電極
(6)の上に誘電体(8)を形成し、全面を酸化してデ
ジタルトランジスタ形成領域に第2のゲート酸化膜(1
4)を形成し、デジタルトランジスタ形成領域にしきい
値電圧コントロール用のp型不純物を導入し、全面に第
2の多結晶シリコン層を形成し、該第2の多結晶シリコ
ン層を選択的に除去して、デジタルトランジスタのゲー
ト電極(4)と前記静電容量の上層電極(9)とを形成
する工程を有することを特徴とする半導体装置の製造方
法であり、 第2の方法は、一導電型シリコン基板(1)上に第1
のゲート酸化膜(51)を形成し、該第1のゲート酸化膜
(51)上に第1の多結晶シリコン層を形成し、該第1の
多結晶シリコン層上の全面に酸化膜を形成し、該酸化膜
と前記第1の多結晶シリコン層と前記第1のゲート酸化
膜(51)とを選択的に除去して、アナログトランジスタ
のゲート電極(5)と絶縁膜(7)と静電容量の下層電
極(6)と誘電体(8)とを形成し、全面を酸化してデ
ジタルトランジスタ形成領域に第2のゲート酸化膜(1
4)を形成し、デジタルトランジスタ形成領域にしきい
値電圧コントロール用のp型不純物を導入し、全面に第
2の多結晶シリコン層を形成し、該第2の多結晶シリコ
ン層を選択的に除去して、デジタルトランジスタのゲー
ト電極(4)と前記静電容量の上層電極(9)とを形成
する工程を有することを特徴とする半導体装置の製造方
法であり、 第3の方法は、一導電型シリコン基板(1)上に第1
のゲート酸化膜(51)を形成し、該第1のゲート酸化膜
(51)上に第1の多結晶シリコン層を形成し、該第1の
多結晶シリコン層と前記第1のゲート酸化膜(51)とを
選択的に除去してアナログトランジスタのゲート電極
(5)と静電容量の下層電極(6)とを同時に形成し、
全面を酸化してデジタルトランジスタ形成領域に第2の
ゲート酸化膜(14)と、前記アナログトランジスタ上に
絶縁膜(7)と、前記静電容量の下層電極(6)上に誘
電体(8)とを同時に形成し、デジタルトランジスタ形
成領域にしきい値電圧コントロール用のp型不純物を導
入し、全面に第2の多結晶シリコン層を形成し、該第2
の多結晶シリコン層を選択的に除去して、デジタルトラ
ンジスタのゲート電極(4)と前記静電容量の上層電極
(9)とを形成する工程を有することを特徴とする半導
体装置の製造方法である。
なお、前記のいずれの方法においても、ゲート電極と
静電容量電極とを構成する多結晶シリコン層に代えて、
多結晶シリコンとリフラクトリメタルシリサイドとの2
重層をもって構成することができる。
静電容量電極とを構成する多結晶シリコン層に代えて、
多結晶シリコンとリフラクトリメタルシリサイドとの2
重層をもって構成することができる。
デジタルトランジスタの特性劣化の要因は、pチャン
ネル型デジタルトランジスタにしきい値電圧コントロー
ル用にイオン注入されたp型不純物が、静電容量の誘電
体形成時の高温工程でシリコン基板の深部に拡散するこ
とである。
ネル型デジタルトランジスタにしきい値電圧コントロー
ル用にイオン注入されたp型不純物が、静電容量の誘電
体形成時の高温工程でシリコン基板の深部に拡散するこ
とである。
本発明においては、高温工程を先に終了しておいてか
ら、しきい値電圧コントロール用のp型不純物をイオン
注入するので、p型不純物がシリコン基板の深部に拡散
することがなく、ソース・ドレインの耐圧を低下させる
ことがない。
ら、しきい値電圧コントロール用のp型不純物をイオン
注入するので、p型不純物がシリコン基板の深部に拡散
することがなく、ソース・ドレインの耐圧を低下させる
ことがない。
なお、デジタルトランジスタのゲート電極とアナログ
トランジスタのゲート電極と静電容量の上層および下層
電極とを構成する多結晶シリコンに代えて、多結晶シリ
コンとリフラクトリメタルシリサイドとの2重層をもっ
て構成すれば、電極の電気抵抗を低減することができ
る。
トランジスタのゲート電極と静電容量の上層および下層
電極とを構成する多結晶シリコンに代えて、多結晶シリ
コンとリフラクトリメタルシリサイドとの2重層をもっ
て構成すれば、電極の電気抵抗を低減することができ
る。
以下、図面を参照しつゝ、本発明の三つの実施例に係
る半導体装置の製造方法について説明する。
る半導体装置の製造方法について説明する。
第1例 第2図参照 p型シリコン基板1のpチャンネルトランジスタ形成
領域にn型不純物を導入してn型ウエル2を形成する。
素子分離領域にチャンネルカット層(図示せず)を形成
した後、LOCOS酸化して素子分離領域に厚い二酸化シリ
コン膜3を形成し、次いで、全面を酸化して約500Å厚
の第1のゲート酸化膜51を形成し、その上にCVD法を使
用して第1の多結晶シリコン層を形成し、この第1の多
結晶シリコン層と第1のゲート酸化膜51とをフォトリソ
グラフィー法を使用して選択的に除去し、アナログトラ
ンジスタのゲート電極5と静電容量の下層電極6とを、
同時に形成する。
領域にn型不純物を導入してn型ウエル2を形成する。
素子分離領域にチャンネルカット層(図示せず)を形成
した後、LOCOS酸化して素子分離領域に厚い二酸化シリ
コン膜3を形成し、次いで、全面を酸化して約500Å厚
の第1のゲート酸化膜51を形成し、その上にCVD法を使
用して第1の多結晶シリコン層を形成し、この第1の多
結晶シリコン層と第1のゲート酸化膜51とをフォトリソ
グラフィー法を使用して選択的に除去し、アナログトラ
ンジスタのゲート電極5と静電容量の下層電極6とを、
同時に形成する。
第3図参照 高温工程をもって、全面に、厚さ約300Åの酸化膜を
形成し、デジタルトランジスタ形成領域からこれを除去
して、アナログトランジスタ形成領域に絶縁膜7と、静
電容量下層電極板6上に高密度の誘電体8とを形成す
る。
形成し、デジタルトランジスタ形成領域からこれを除去
して、アナログトランジスタ形成領域に絶縁膜7と、静
電容量下層電極板6上に高密度の誘電体8とを形成す
る。
第1a図参照 全面を酸化してデジタルトランジスタ領域に厚さ約20
0Åのデジタルトランジスタの第2のゲート酸化膜14を
形成する。デジタルトランジスタのしきい値電圧コント
ロール用のp型不純物をイオン注入する。
0Åのデジタルトランジスタの第2のゲート酸化膜14を
形成する。デジタルトランジスタのしきい値電圧コント
ロール用のp型不純物をイオン注入する。
第1b図参照 CVD法を使用して第2の多結晶シリコン層を形成し、
この第2の多結晶シリコン層とデジタルトランジスタの
第2のゲート酸化膜14とをフォトリソグラフィー法を使
用してパターニングし、デジタルトランジスタのゲート
電極4と、誘電体8上に静電容量の上層電極9とを形成
する。
この第2の多結晶シリコン層とデジタルトランジスタの
第2のゲート酸化膜14とをフォトリソグラフィー法を使
用してパターニングし、デジタルトランジスタのゲート
電極4と、誘電体8上に静電容量の上層電極9とを形成
する。
第4図参照 全面に酸化膜を形成した後、nチャンネルトランジス
タの形成領域にはn型不純物をイオン注入し、pチャン
ネルトランジスタの形成領域にはp型不純物をイオン注
入して、ソース・ドレインを形成し、次いで、PSG膜10
を形成し、ソース・ドレインと静電容量とに電極形成用
開口を形成し、全面にアルミニウム膜を形成した後フォ
トリソグラフィー法を使用してパターニングし、デジタ
ルトランジスタのソース・ドレイン電極11とアナログト
ランジスタ用ソース・ドレイン電極12と静電容量上用電
極13とを形成する。
タの形成領域にはn型不純物をイオン注入し、pチャン
ネルトランジスタの形成領域にはp型不純物をイオン注
入して、ソース・ドレインを形成し、次いで、PSG膜10
を形成し、ソース・ドレインと静電容量とに電極形成用
開口を形成し、全面にアルミニウム膜を形成した後フォ
トリソグラフィー法を使用してパターニングし、デジタ
ルトランジスタのソース・ドレイン電極11とアナログト
ランジスタ用ソース・ドレイン電極12と静電容量上用電
極13とを形成する。
第2例 第5図参照 p型シリコン基板1のチャンネルトランジスタ形成領
域にn型不純物を導入してn型ウエル2を形成する。素
子分離領域にチャンネルカット層(図示せず)を形成し
た後、LOCOS酸化して素子分離領域に厚い二酸化シリコ
ン膜3を形成し、次いで、全面を酸化して約500Å厚の
第1のゲート酸化膜51を形成し、その上にCVD法を使用
して第1の多結晶シリコン層を形成し、さらにその上に
酸化膜を形成し、この酸化膜と第1の多結晶シリコンと
ゲート酸化膜51とをフォトリソグラフィー法を使用して
選択的に除去し、アナログトランジスタのゲート電極5
と絶縁膜7と静電容量の下層電極6と誘電体8とを同時
に形成する。
域にn型不純物を導入してn型ウエル2を形成する。素
子分離領域にチャンネルカット層(図示せず)を形成し
た後、LOCOS酸化して素子分離領域に厚い二酸化シリコ
ン膜3を形成し、次いで、全面を酸化して約500Å厚の
第1のゲート酸化膜51を形成し、その上にCVD法を使用
して第1の多結晶シリコン層を形成し、さらにその上に
酸化膜を形成し、この酸化膜と第1の多結晶シリコンと
ゲート酸化膜51とをフォトリソグラフィー法を使用して
選択的に除去し、アナログトランジスタのゲート電極5
と絶縁膜7と静電容量の下層電極6と誘電体8とを同時
に形成する。
第1a図参照 全面を酸化してデジタルトランジスタ領域に厚さ約20
0Åのデジタルトランジスタの第2のゲート酸化膜14を
形成する。デジタルトランジスタのしきい値電圧コント
ロール用のp型不純物をイオン注入する。
0Åのデジタルトランジスタの第2のゲート酸化膜14を
形成する。デジタルトランジスタのしきい値電圧コント
ロール用のp型不純物をイオン注入する。
第3例 第2図再参照 p型シリコン基板1のpチャンネルトランジスタ形成
領域にn型不純物を導入してn型ウエル2を形成する。
素子分離領域にチャンネルカット層(図示せず)を形成
した後、LOCOS酸化して素子分離領域に厚い二酸化シリ
コン膜3を形成し、次いで、全面を酸化して約500Å厚
の第1のゲート酸化膜51を形成し、その上にCVD法を使
用して第1の多結晶シリコン層を形成し、この第1の多
結晶シリコン層と第1のゲート酸化膜51とをフォトリソ
グラフィー法を使用して選択的に除去し、アナログトラ
ンジスタのゲート電極5と静電容量の下層電極6とを、
同時に形成する。
領域にn型不純物を導入してn型ウエル2を形成する。
素子分離領域にチャンネルカット層(図示せず)を形成
した後、LOCOS酸化して素子分離領域に厚い二酸化シリ
コン膜3を形成し、次いで、全面を酸化して約500Å厚
の第1のゲート酸化膜51を形成し、その上にCVD法を使
用して第1の多結晶シリコン層を形成し、この第1の多
結晶シリコン層と第1のゲート酸化膜51とをフォトリソ
グラフィー法を使用して選択的に除去し、アナログトラ
ンジスタのゲート電極5と静電容量の下層電極6とを、
同時に形成する。
第1a図再参照 全面を酸化してデジタルトランジスタ形成領域に第2
のゲート酸化膜14と、アナログトランジスタ上に絶縁膜
7と静電容量の下層電極6上に誘電体8とを同時形成す
る。デジタルトランジスタのしきい値電圧コントロール
用のp型不純物をイオン注入する。
のゲート酸化膜14と、アナログトランジスタ上に絶縁膜
7と静電容量の下層電極6上に誘電体8とを同時形成す
る。デジタルトランジスタのしきい値電圧コントロール
用のp型不純物をイオン注入する。
なお、前記第1例、第2例および第3例において、ア
ナログトランジスタのゲート電極5と静電容量の下層電
極6とを構成する第1の多結晶シリコン層と、デジタル
トランジスタのゲート電極4と静電容量の上層電極9と
を構成する第2の多結晶シリコン層とに代えて、多結晶
シリコンとリフラクトリメタルシリサイドとの2重層を
もって構成してもよい。この場合には、電極抵抗が小さ
くなると云う効果が得られる。
ナログトランジスタのゲート電極5と静電容量の下層電
極6とを構成する第1の多結晶シリコン層と、デジタル
トランジスタのゲート電極4と静電容量の上層電極9と
を構成する第2の多結晶シリコン層とに代えて、多結晶
シリコンとリフラクトリメタルシリサイドとの2重層を
もって構成してもよい。この場合には、電極抵抗が小さ
くなると云う効果が得られる。
また、前記第1例、第2例および第3例において、ア
ナログトランジスタの方は、pチャンネル型のみでもn
チャンネル型のみでもコンプリメンタリ型でもよく、デ
ジタルトランジスタの方は、pチャンネル型とnチャン
ネル型とが共存することが必須である。
ナログトランジスタの方は、pチャンネル型のみでもn
チャンネル型のみでもコンプリメンタリ型でもよく、デ
ジタルトランジスタの方は、pチャンネル型とnチャン
ネル型とが共存することが必須である。
以上説明せるとおり、本発明に係る半導体装置の製造
方法においては、静電容量の誘電体を形成する高温工程
が終わってからデジタルトランジスタのしきい値電圧コ
ントロール用のp型不純物をイオン注入することとされ
ているので、p型不純物が深く拡散することがなく、p
チャンネル型デジタルトランジスタのソース・ドレイン
の耐圧を低下させることがない。
方法においては、静電容量の誘電体を形成する高温工程
が終わってからデジタルトランジスタのしきい値電圧コ
ントロール用のp型不純物をイオン注入することとされ
ているので、p型不純物が深く拡散することがなく、p
チャンネル型デジタルトランジスタのソース・ドレイン
の耐圧を低下させることがない。
従来技術を使用して製造されたゲート長が1.2μmで
あるデジタルトランジスタの場合、ソース・ドレイン間
の耐圧が8Vであったものが、本発明に係る半導体装置の
製造方法を使用して製造されたデジタルトランジスタの
場合には、ゲート長が0.9μmと短くなっても8Vの耐圧
が得られた。
あるデジタルトランジスタの場合、ソース・ドレイン間
の耐圧が8Vであったものが、本発明に係る半導体装置の
製造方法を使用して製造されたデジタルトランジスタの
場合には、ゲート長が0.9μmと短くなっても8Vの耐圧
が得られた。
なお、アナログトランジスタのゲート電極とデジタル
トランジスタのゲート電極と静電容量の上層および下層
電極とを構成する、多結晶シリコンに代えて、多結晶シ
リコンとリフラクトリメタルシリサイドとの2重層をも
って構成すれば、電極の電気抵抗を低減することができ
る。
トランジスタのゲート電極と静電容量の上層および下層
電極とを構成する、多結晶シリコンに代えて、多結晶シ
リコンとリフラクトリメタルシリサイドとの2重層をも
って構成すれば、電極の電気抵抗を低減することができ
る。
また、第1の発明(請求項1に対応)と第2の発明
(請求項2に対応)においては、静電容量の誘電体とデ
ジタルトランジスタのゲート酸化膜とが、それぞれ別工
程で形成されるので、両者の酸化膜の厚さを、それぞれ
自由に選定することができる。これに対し、第3の発明
(請求項3に対応)においては、静電容量の誘電体とデ
ジタルトランジスタのゲート酸化膜とが、同一工程で形
成されるので、両者の酸化膜の厚さを、それぞれ自由に
選定できないが、製造工程短縮の効果がある。
(請求項2に対応)においては、静電容量の誘電体とデ
ジタルトランジスタのゲート酸化膜とが、それぞれ別工
程で形成されるので、両者の酸化膜の厚さを、それぞれ
自由に選定することができる。これに対し、第3の発明
(請求項3に対応)においては、静電容量の誘電体とデ
ジタルトランジスタのゲート酸化膜とが、同一工程で形
成されるので、両者の酸化膜の厚さを、それぞれ自由に
選定できないが、製造工程短縮の効果がある。
第1a図、第1b図は、本発明の実施例に係る半導体装置の
製造方法の要旨に係る工程説明図である。 第2〜5図は、本発明の実施例に係る半導体装置の製造
方法の工程説明図である。 第6〜10図は、従来技術に係る半導体装置の製造方法の
工程説明図である。 1……一導電型シリコン基板(p型シリコン基板)、 2……n型ウエル、 3……二酸化シリコン膜、 4……デジタルトランジスタのゲート電極、 14……デジタルトランジスタのゲート絶縁膜、 5……アナログトランジスタのゲート電極、 51……アナログトランジスタのゲート絶縁膜、 6……静電容量の下層電極、 7……絶縁膜、 8……誘電体、 9……静電容量の上層電極、 10……PSG膜、 11……デジタルトランジスタのソース・ドレイン電極、 12……アナログトランジスタのソース・ドレイン電極、 13……静電容量の上層電極。
製造方法の要旨に係る工程説明図である。 第2〜5図は、本発明の実施例に係る半導体装置の製造
方法の工程説明図である。 第6〜10図は、従来技術に係る半導体装置の製造方法の
工程説明図である。 1……一導電型シリコン基板(p型シリコン基板)、 2……n型ウエル、 3……二酸化シリコン膜、 4……デジタルトランジスタのゲート電極、 14……デジタルトランジスタのゲート絶縁膜、 5……アナログトランジスタのゲート電極、 51……アナログトランジスタのゲート絶縁膜、 6……静電容量の下層電極、 7……絶縁膜、 8……誘電体、 9……静電容量の上層電極、 10……PSG膜、 11……デジタルトランジスタのソース・ドレイン電極、 12……アナログトランジスタのソース・ドレイン電極、 13……静電容量の上層電極。
Claims (4)
- 【請求項1】一導電型シリコン基板(1)上に第1のゲ
ート酸化膜(51)を形成し、 該第1のゲート酸化膜(51)上に第1の多結晶シリコン
層を形成し、該第1の多結晶シリコン層を選択的に除去
して、アナログトランジスタのゲート電極(5)と静電
容量の下層電極(6)とを、同時に形成し、 次いで、全面に酸化膜を形成し、これを選択的に除去し
て、前記アナログトランジスタ上に絶縁膜(7)を形成
するとともに、前記静電容量の下層電極(6)の上に誘
電体(8)を形成し、 次いで、全面を酸化してデジタルトランジスタ形成領域
に第2のゲート酸化膜(14)を形成し、 次いで、デジタルトランジスタ形成領域にしきい値電圧
コントロール用のp型不純物を導入し、 次いで、全面に第2の多結晶シリコン層を形成し、該第
2の多結晶シリコン層を選択的に除去して、デジタルト
ランジスタのゲート電極(4)と前記静電容量の上層電
極(9)とを形成する 工程を有することを特徴とする半導体装置の製造方法。 - 【請求項2】一導電型シリコン基板(1)上に第1のゲ
ート酸化膜(51)を形成し、 該第1のゲート酸化膜(51)上に第1の多結晶シリコン
層を形成し、該第1の多結晶シリコン層上の全面に酸化
膜を形成し、該酸化膜と前記第1の多結晶シリコン層と
前記第1のゲート酸化膜(51)とを選択的に除去して、
アナログトランジスタのゲート電極(5)と絶縁膜
(7)と静電容量の下層電極(6)と誘電体(8)とを
同時に形成し、 次いで、全面を酸化してデジタルトランジスタ形成領域
に第2のゲート酸化膜(14)を形成し、 次いで、デジタルトランジスタ形成領域にしきい値電圧
コントロール用のp型不純物を導入し、 次いで、全面に第2の多結晶シリコン層を形成し、該第
2の多結晶シリコン層を選択的に除去して、デジタルト
ランジスタのゲート電極(4)と前記静電容量の上層電
極(9)とを形成する 工程を有することを特徴とする半導体装置の製造方法。 - 【請求項3】一導電型シリコン基板(1)上に第1のゲ
ート酸化膜(51)を形成し、 該第1のゲート酸化膜(51)上に第1の多結晶シリコン
層を形成し、該第1の多結晶シリコン層と前記第1のゲ
ート酸化膜(51)とを選択的に除去してアナログトラン
ジスタのゲート電極(5)と静電容量の下層電極(6)
とを同時に形成し、 次いで、全面を酸化してデジタルトランジスタ形成領域
に第2のゲート酸化膜(14)と、前記アナログトランジ
スタ上に絶縁膜(7)と、前記静電容量の下層電極
(6)上に誘電体(8)とを同時に形成し、 次いで、デジタルトランジスタ形成領域にしきい値電圧
コントロール用のp型不純物を導入し、 次いで、全面に第2の多結晶シリコン層を形成し、該第
2の多結晶シリコン層を選択的に除去して、デジタルト
ランジスタのゲート電極(4)と前記静電容量の上層電
極(9)とを形成する 工程を有することを特徴とする半導体装置の製造方法。 - 【請求項4】前記アナログトランジスタのゲート電極
(5)と前記静電容量の下層電極(6)とを構成する第
1の多結晶シリコン層と、前記デジタルトランジスタの
ゲート電極(4)と前記静電容量の上層電極(9)とを
構成する第2の多結晶シリコン層とに代えて、多結晶シ
リコンとリフラクトリメタルシリサイドとの二重層をも
って構成することを特徴とする、請求項1、2、また
は、3記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63099563A JP2558144B2 (ja) | 1988-04-22 | 1988-04-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63099563A JP2558144B2 (ja) | 1988-04-22 | 1988-04-22 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH01270341A JPH01270341A (ja) | 1989-10-27 |
JP2558144B2 true JP2558144B2 (ja) | 1996-11-27 |
Family
ID=14250609
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63099563A Expired - Fee Related JP2558144B2 (ja) | 1988-04-22 | 1988-04-22 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2558144B2 (ja) |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58192357A (ja) * | 1982-05-07 | 1983-11-09 | Hitachi Ltd | 半導体装置 |
JPS62183160A (ja) * | 1986-02-07 | 1987-08-11 | Hitachi Ltd | 半導体集積回路装置 |
JPS6323348A (ja) * | 1986-12-18 | 1988-01-30 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1988
- 1988-04-22 JP JP63099563A patent/JP2558144B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JPH01270341A (ja) | 1989-10-27 |
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Date | Code | Title | Description |
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LAPS | Cancellation because of no payment of annual fees |