JPH0770607B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0770607B2 JPH0770607B2 JP61061246A JP6124686A JPH0770607B2 JP H0770607 B2 JPH0770607 B2 JP H0770607B2 JP 61061246 A JP61061246 A JP 61061246A JP 6124686 A JP6124686 A JP 6124686A JP H0770607 B2 JPH0770607 B2 JP H0770607B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- polycrystalline
- gate
- semiconductor
- sio
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔概要〕 本発明の半導体装置は、半導体基板上に第１のゲート絶
縁膜が形成され、該第１のゲート絶縁膜上に第１の多結
晶半導体膜，シリサイド膜，第２の多結晶半導体膜から
なる三層構造のゲート電極が形成され、該ゲート電極上
に第２のゲート絶縁膜が形成され、該第２のゲート絶縁
膜上に半導体膜が形成されていることを特徴としてい
る。このようにゲート電極のシリサイド膜は第１の多結
晶半導体膜と第２の多結晶半導体膜によって挟まれて形
成されているので、第１のゲート絶縁膜と第２のゲート
絶縁膜の双方のゲート絶縁膜の耐圧の劣化を防止するこ
とができる。
縁膜が形成され、該第１のゲート絶縁膜上に第１の多結
晶半導体膜，シリサイド膜，第２の多結晶半導体膜から
なる三層構造のゲート電極が形成され、該ゲート電極上
に第２のゲート絶縁膜が形成され、該第２のゲート絶縁
膜上に半導体膜が形成されていることを特徴としてい
る。このようにゲート電極のシリサイド膜は第１の多結
晶半導体膜と第２の多結晶半導体膜によって挟まれて形
成されているので、第１のゲート絶縁膜と第２のゲート
絶縁膜の双方のゲート絶縁膜の耐圧の劣化を防止するこ
とができる。
本発明は半導体製造方法に関するものであり、更に詳し
く言えばゲート電極の上側と下側の両方にゲート絶縁膜
が形成されるゲート電極の構造に関するものである。
く言えばゲート電極の上側と下側の両方にゲート絶縁膜
が形成されるゲート電極の構造に関するものである。
第３図は、従来例に係るスタックト（積層）CMOS構造の
半導体装置の断面図（日名エレクトロニクスP257,no.37
9,1985.10.7）である。図において31はＰ型Si基板,2は
アイソレーション用のフィールドSiO2膜であり、33はＰ
型Si基板31上に形成されるFETのゲートSiO2膜である。
また34はゲート電極としての第１層多結晶Si膜,35はゲ
ート電極34の上側に形成されるゲートSiO2膜であり、36
は第２層の多結晶Si膜である。
半導体装置の断面図（日名エレクトロニクスP257,no.37
9,1985.10.7）である。図において31はＰ型Si基板,2は
アイソレーション用のフィールドSiO2膜であり、33はＰ
型Si基板31上に形成されるFETのゲートSiO2膜である。
また34はゲート電極としての第１層多結晶Si膜,35はゲ
ート電極34の上側に形成されるゲートSiO2膜であり、36
は第２層の多結晶Si膜である。
このようにスタックトCMOS構造の半導体装置は、共通電
極として使用される電極の上側にｐチャネルFETを形成
し、また該電極の下側にｎチャネルFETを形成するもの
であるから、高集積化が可能となる。
極として使用される電極の上側にｐチャネルFETを形成
し、また該電極の下側にｎチャネルFETを形成するもの
であるから、高集積化が可能となる。
ところで、半導体基板上に形成されるFETのゲート電極
を抵抗値の低いシリサイド膜で形成することにより、FE
Tの動作の高速化を図ることは知られており、また該FET
のゲートSiO2膜の耐圧の劣化を防止するため、該シリサ
イド膜とゲートSiO2膜との間に多結晶Si膜を形成するこ
とも知られている。
を抵抗値の低いシリサイド膜で形成することにより、FE
Tの動作の高速化を図ることは知られており、また該FET
のゲートSiO2膜の耐圧の劣化を防止するため、該シリサ
イド膜とゲートSiO2膜との間に多結晶Si膜を形成するこ
とも知られている。
しかしかかる構造の電極をスタックトCMOS構造のような
共通電極として用いる場合に適用すると、Si基板上に形
成されるFETのゲートSiO2膜の耐圧の劣化を防止するこ
とはできても上層の多結晶Si膜に形成されるFETのゲー
トSiO2膜の耐圧の劣化を防止することはできない。
共通電極として用いる場合に適用すると、Si基板上に形
成されるFETのゲートSiO2膜の耐圧の劣化を防止するこ
とはできても上層の多結晶Si膜に形成されるFETのゲー
トSiO2膜の耐圧の劣化を防止することはできない。
本発明はかかる従来の問題点に鑑みて創作されたもので
あり、上下両面に形成されるゲート絶縁膜のいずれに対
してもゲート絶縁膜の耐圧が良好で、かつ高速動作が可
能な電極構造を備える半導体装置の提供を目的とする。
あり、上下両面に形成されるゲート絶縁膜のいずれに対
してもゲート絶縁膜の耐圧が良好で、かつ高速動作が可
能な電極構造を備える半導体装置の提供を目的とする。
第１図は本発明の半導体装置の原理構成を示す断面図で
ある。11は半導体基板であり、12はその上に形成された
第１のゲート絶縁膜である。また13は第１の多結晶半導
体膜,14はシリサイド膜,15は第２の多結晶半導体膜であ
り、これらの三層構造の膜によってゲート電極が形成さ
れている。16は第２のゲート絶縁膜であり、17は半導体
膜である。
ある。11は半導体基板であり、12はその上に形成された
第１のゲート絶縁膜である。また13は第１の多結晶半導
体膜,14はシリサイド膜,15は第２の多結晶半導体膜であ
り、これらの三層構造の膜によってゲート電極が形成さ
れている。16は第２のゲート絶縁膜であり、17は半導体
膜である。
すなわち三層構造のゲート電極は、半導体基板１上に作
成されるFETと半導体膜17に形成されるFETの共通の電極
となっている。
成されるFETと半導体膜17に形成されるFETの共通の電極
となっている。
また、第２図（ｈ）は本発明の半導体装置の構造を更に
具体的に示す図であり、半導体基板（Ｐ型Si基板21）上
に第１のゲート絶縁膜（ゲートSiO2膜23）が形成され、
該第１のゲート絶縁膜上に第１の多結晶半導体膜（多結
晶Si膜24）、シリサイド膜（MoSi2膜25）、第２の多結
晶半導体膜（多結晶Si膜26）からなる三層構造のゲート
電極が形成され、該ゲート電極の側壁にサイドウオール
絶縁膜（SiO2膜27）が形成され、前記ゲート電極上に第
２のゲート絶縁膜（ゲートSiO2膜28）が形成され、該第
２のゲート絶縁膜上に非単結晶の半導体膜（多結晶Si膜
213,214）が形成されている。
具体的に示す図であり、半導体基板（Ｐ型Si基板21）上
に第１のゲート絶縁膜（ゲートSiO2膜23）が形成され、
該第１のゲート絶縁膜上に第１の多結晶半導体膜（多結
晶Si膜24）、シリサイド膜（MoSi2膜25）、第２の多結
晶半導体膜（多結晶Si膜26）からなる三層構造のゲート
電極が形成され、該ゲート電極の側壁にサイドウオール
絶縁膜（SiO2膜27）が形成され、前記ゲート電極上に第
２のゲート絶縁膜（ゲートSiO2膜28）が形成され、該第
２のゲート絶縁膜上に非単結晶の半導体膜（多結晶Si膜
213,214）が形成されている。
本発明の半導体装置は三次元的にFETが形成されるもの
であるから高集積化が可能である。
であるから高集積化が可能である。
またゲート電極の抵抗は多結晶半導体のみで構成される
ものより低いので、高速動作が可能である。
ものより低いので、高速動作が可能である。
第２図（ｈ）に示す半導体装置によれば、シリサイド膜
（MoSi2膜25）が第１の多結晶半導体膜（多結晶Si膜2
4）と第２の多結晶半導体膜（多結晶Si膜26）との間に
挟み込まれているので、第１のゲート絶縁膜（ゲートSi
O2膜23）と第２のゲート絶縁膜（ゲートSiO2膜28）の双
方の耐圧に劣化を防止することができる。
（MoSi2膜25）が第１の多結晶半導体膜（多結晶Si膜2
4）と第２の多結晶半導体膜（多結晶Si膜26）との間に
挟み込まれているので、第１のゲート絶縁膜（ゲートSi
O2膜23）と第２のゲート絶縁膜（ゲートSiO2膜28）の双
方の耐圧に劣化を防止することができる。
また、第１の多結晶半導体膜（多結晶Si膜24）、シリサ
イド膜（MoSi2膜25）及び第２の多結晶半導体膜（多結
晶Si膜26）からなる三層構造のゲート電極は、サイドウ
オール絶縁膜（SiO2膜27）により非単結晶の半導体膜
（多結晶Si膜213,214）と電気的に絶縁されている。
イド膜（MoSi2膜25）及び第２の多結晶半導体膜（多結
晶Si膜26）からなる三層構造のゲート電極は、サイドウ
オール絶縁膜（SiO2膜27）により非単結晶の半導体膜
（多結晶Si膜213,214）と電気的に絶縁されている。
次に図を参照しながら本発明の実施例について説明す
る。第２図（ａ）〜（ｈ）は本発明の電極構造を備える
FETの製造工程を示す断面図である。
る。第２図（ａ）〜（ｈ）は本発明の電極構造を備える
FETの製造工程を示す断面図である。
（１）第２図（ａ）は公知のプロセスにより形成される
半導体装置の断面図であり、21はＰ型Si基板,22はLOCOS
法により形成されるアイソレーション用の厚いフィール
ドSiO2膜,23は膜厚が約500ÅのゲートSiO2膜である。
半導体装置の断面図であり、21はＰ型Si基板,22はLOCOS
法により形成されるアイソレーション用の厚いフィール
ドSiO2膜,23は膜厚が約500ÅのゲートSiO2膜である。
（２）次にCVD技術により膜厚約1500Åの多結晶Si膜を
形成し、さらにCVD技術又はスパッタ技術により膜厚約2
000ÅのMoSi2膜を形成する。なお、MoSi2膜のほかWSi2
膜やTiSi2膜などのその他のシリサイド膜であってもよ
い。次いでCVD技術により多結晶Si膜を結成した後にパ
ターニングすることにより、同図（ｂ）に示すようなMo
Si2膜25を多結晶Si膜24,26によって挟む三層構造のゲー
ト電極を形成する。
形成し、さらにCVD技術又はスパッタ技術により膜厚約2
000ÅのMoSi2膜を形成する。なお、MoSi2膜のほかWSi2
膜やTiSi2膜などのその他のシリサイド膜であってもよ
い。次いでCVD技術により多結晶Si膜を結成した後にパ
ターニングすることにより、同図（ｂ）に示すようなMo
Si2膜25を多結晶Si膜24,26によって挟む三層構造のゲー
ト電極を形成する。
（３）次いでCVD技術により膜厚約2000ÅのSiO2間を形
成した後に異方性エッチングにより該SiO2膜を除去する
ことにより、同図（ｃ）に示すように、ゲート電極の側
壁にゲートSiO2膜23より厚いSiO2膜27を形成する。
成した後に異方性エッチングにより該SiO2膜を除去する
ことにより、同図（ｃ）に示すように、ゲート電極の側
壁にゲートSiO2膜23より厚いSiO2膜27を形成する。
（４）次に同図（ｄ）に示すように、熱酸化することに
より多結晶Si膜26の表面およびＰ型Si基板21の表面にそ
れぞれ膜質の良好な膜厚約500AのSiO2膜28,29を形成す
る。
より多結晶Si膜26の表面およびＰ型Si基板21の表面にそ
れぞれ膜質の良好な膜厚約500AのSiO2膜28,29を形成す
る。
（５）次いで同図（ｅ）に示すように、ヒ素イオン（As
+）を打ち込んでソース・ドレインとしてのＮ型不純物
領域211を形成する。
+）を打ち込んでソース・ドレインとしてのＮ型不純物
領域211を形成する。
（６）次いでドレイン側のＮ型不純物領域211の部分のS
iO2膜29をエッチングして同図（ｆ）に示すように開口
部212を形成する。
iO2膜29をエッチングして同図（ｆ）に示すように開口
部212を形成する。
（７）次に同図（ｇ）に示すように、比較的濃度の低い
リンドープのＮ型多結晶Si膜213を形成する。
リンドープのＮ型多結晶Si膜213を形成する。
（８）次いで同図（ｈ）に示すように、Ｎ型多結晶Si膜
213に選択的にボロンをドープし、ソース・ドレインと
してのＰ型不純物領域214を形成する。
213に選択的にボロンをドープし、ソース・ドレインと
してのＰ型不純物領域214を形成する。
このように本発明の実施例に係るスタックトCMOS構造の
半導体装置の電極は低抵抗値のMoSi2膜25を多結晶Si膜2
4,26によって挟む構造をしているので、ゲート電極の低
抵抗化によってFETの高速動作が可能であることとも
に、ゲートSiO2膜23,28の耐圧の劣化の防止によってFET
の信頼度の向上を図ることができる。また電極の側壁は
ゲートSiO2膜23,28よりも厚いSiO2膜27によって被覆し
ているので、MoSi2膜とＰ型多結晶Si膜213との間に耐厚
劣化防止用の多結晶Si膜が形成されていなくてもゲート
SiO2膜の耐圧（劣化していなときの耐圧）よりも大きく
することが可能である。
半導体装置の電極は低抵抗値のMoSi2膜25を多結晶Si膜2
4,26によって挟む構造をしているので、ゲート電極の低
抵抗化によってFETの高速動作が可能であることとも
に、ゲートSiO2膜23,28の耐圧の劣化の防止によってFET
の信頼度の向上を図ることができる。また電極の側壁は
ゲートSiO2膜23,28よりも厚いSiO2膜27によって被覆し
ているので、MoSi2膜とＰ型多結晶Si膜213との間に耐厚
劣化防止用の多結晶Si膜が形成されていなくてもゲート
SiO2膜の耐圧（劣化していなときの耐圧）よりも大きく
することが可能である。
なお実施例では多結晶Si膜213にFETを形成する場合につ
いて述べたが、単結晶化Si膜にFETを形成する場合にも
適用可能である。
いて述べたが、単結晶化Si膜にFETを形成する場合にも
適用可能である。
以上説明したように、本発明によればゲート電極はシリ
サド膜を有しているので、抵抗が低く高速動作が可能で
ある。また該シリサイド膜は多結晶半導体膜によって挟
まれているので、上側と下側の両面にゲート絶縁膜を形
成する場合にも双方のゲート絶縁膜の耐圧の劣化を防止
することができる。
サド膜を有しているので、抵抗が低く高速動作が可能で
ある。また該シリサイド膜は多結晶半導体膜によって挟
まれているので、上側と下側の両面にゲート絶縁膜を形
成する場合にも双方のゲート絶縁膜の耐圧の劣化を防止
することができる。
第１図は本発明の原理構成を示す断面図、 第２図は本発明の電極構造を備えるFETの製造工程を示
す断面図、 第３図は従来例を説明する断面図である。 （符号の説明） 第１図において 11……半導体基板、 12……第１のゲート絶縁膜、 13……第１の多結晶半導体膜、 14……シリサイド膜、 15……第２の多結晶半導体膜、 16……第２のゲート絶縁膜、 17……半導体膜。 第２図において、 21……Ｐ型Si基板、 22,23,27,28,29……SiO2膜、 24,26……多結晶Si膜、 25……MoSi2膜， 211……Ｎ型不純物領域、 212……開口部 213……Ｎ型多結晶Si膜、 214……Ｐ型不純物領域。
す断面図、 第３図は従来例を説明する断面図である。 （符号の説明） 第１図において 11……半導体基板、 12……第１のゲート絶縁膜、 13……第１の多結晶半導体膜、 14……シリサイド膜、 15……第２の多結晶半導体膜、 16……第２のゲート絶縁膜、 17……半導体膜。 第２図において、 21……Ｐ型Si基板、 22,23,27,28,29……SiO2膜、 24,26……多結晶Si膜、 25……MoSi2膜， 211……Ｎ型不純物領域、 212……開口部 213……Ｎ型多結晶Si膜、 214……Ｐ型不純物領域。
Claims (1)
- 【請求項１】半導体基板上に第１のゲート絶縁膜が形成
され、該第１のゲート絶縁膜上に第１の多結晶半導体
膜、シリサイド膜、第２の多結晶半導体膜からなる三層
構造のゲート電極が形成され、該ゲート電極の側壁にサ
イドウオール絶縁膜が形成され、前記ゲート電極上に第
２のゲート絶縁膜が形成され、該第２のゲート絶縁膜上
に非単結晶の半導体膜が形成されていることを特徴とす
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61061246A JPH0770607B2 (ja) | 1986-03-19 | 1986-03-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61061246A JPH0770607B2 (ja) | 1986-03-19 | 1986-03-19 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62217654A JPS62217654A (ja) | 1987-09-25 |
| JPH0770607B2 true JPH0770607B2 (ja) | 1995-07-31 |
Family
ID=13165680
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61061246A Expired - Fee Related JPH0770607B2 (ja) | 1986-03-19 | 1986-03-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0770607B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0247870A (ja) * | 1988-08-10 | 1990-02-16 | Nec Corp | 半導体装置の製造方法 |
| JP2841444B2 (ja) * | 1989-03-31 | 1998-12-24 | ソニー株式会社 | Ｃｍｏｓの製法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62115860A (ja) * | 1985-09-10 | 1987-05-27 | テキサス インスツルメンツ インコ−ポレイテツド | 縦方向に集積化した半導体装置を形成する方法 |
-
1986
- 1986-03-19 JP JP61061246A patent/JPH0770607B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62217654A (ja) | 1987-09-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0166003B1 (en) | Semiconductor integrated circuit | |
| US4980306A (en) | Method of making a CMOS device with trench isolation device | |
| US5841173A (en) | MOS semiconductor device with excellent drain current | |
| US6630718B1 (en) | Transistor gate and local interconnect | |
| JPH06326273A (ja) | 半導体記憶装置 | |
| JPH10173072A (ja) | 半導体装置の製造方法および半導体装置 | |
| JPH02246264A (ja) | 半導体装置およびその製造方法 | |
| JPH0770607B2 (ja) | 半導体装置 | |
| JPH04323851A (ja) | 半導体装置 | |
| JP3013628B2 (ja) | 半導体装置 | |
| JP3125929B2 (ja) | 半導体装置の製造方法 | |
| JP4076725B2 (ja) | 半導体装置及びその製造方法 | |
| JPH0730104A (ja) | 半導体装置及びその製造方法 | |
| JPH0645614A (ja) | 読出し専用半導体メモリの製造方法 | |
| JP2996694B2 (ja) | 半導体スタックトｃｍｏｓ装置の製造方法 | |
| JPS6129148B2 (ja) | ||
| JPH01764A (ja) | 半導体装置 | |
| JPH0666438B2 (ja) | 半導体装置の製造方法 | |
| JP2500924B2 (ja) | 半導体装置 | |
| JP2558144B2 (ja) | 半導体装置の製造方法 | |
| JPH0746698B2 (ja) | 半導体装置の製造方法 | |
| JP3264402B2 (ja) | 半導体装置 | |
| JPH04170066A (ja) | 半導体集積回路装置の製造方法 | |
| JP2553231B2 (ja) | 半導体装置及びその製造方法 | |
| JPH065754B2 (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |