JPH0368173A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0368173A JPH0368173A JP1203474A JP20347489A JPH0368173A JP H0368173 A JPH0368173 A JP H0368173A JP 1203474 A JP1203474 A JP 1203474A JP 20347489 A JP20347489 A JP 20347489A JP H0368173 A JPH0368173 A JP H0368173A
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 27
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- 239000013078 crystal Substances 0.000 claims 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
- H01L29/66333—Vertical insulated gate bipolar transistors
- H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体基板の両主面に形成された電流を制御
するＭＯＳＦＥＴのチャネルが、−主面から掘られた溝
の板面に垂直な壁面に沿って形成される半導体装置に関
する。
するＭＯＳＦＥＴのチャネルが、−主面から掘られた溝
の板面に垂直な壁面に沿って形成される半導体装置に関
する。
たて型の電力用ＭＯＳＦＥＴや絶縁ゲートバイポーラト
ランジスタ （ＩＧＢＴ）のような表面効果素子の導通
状態での抵抗を小さくするために、半導体基板の一生面
側に形成されるＭＯＳＦＥＴを従来のブレーナ構造から
トレンチ（溝）構造にしたものが提案されている。第２
図は表面効果素子におけるブレーナ構造を示し、ｎ−層
１の表面部にｐベース層２が間隔をあけて形成され、そ
のｐベース層２の表面部にｎ゛ソース領域３が形成され
ている。ｐベース層２の中央部にはｐ”層４が形成され
、工ξンタ端子Ｅ （またはソース端子）に接続された
金属電極５はそのｐ゛層４ｎ゛ソース領域３に接触して
いる。ｐベース層２のｎ−層ｌとｎ゛ソース饅域３には
さまれた領域１０にチャネルを形成するために、ゲート
酸化膜６を介して多結晶シリコンゲート７が設けられて
いる。ゲート７は絶縁膜８に覆われ、ゲート端子Ｇに接
続されている。第３図は表面効果素子におけるトレンチ
構造を示し、第２図のブレーナ構造に対心する部分には
同一の符号が付されている。この場合は、ｐベース層２
がゲート酸化膜６を介してトレンチ９をはさんでおり、
多結晶シリコンゲート７はトレンチ９の中を埋めている
。このゲート７への電圧印加によりチャネルは、表面層
に形成されたｎ９ソース１３とｎ−層ｌとの間のｐベー
ス層２のトレンチ９の基板面に垂直な内面に沿った部分
１０に形成される。第３図に示したトレンチ構造は、明
らかにブレーナ構造よりも実効的な表面積が大きくとれ
るために、表面効果素子における素子の抵抗を小さくで
きる０例えばＩ Ｅ Ｄ ＭＢ２（１９８７年Ｔｎｔｅ
ｒｒｉａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃ
ｅｓ Ｍｅｅｔｉｎｇ！ｉ事録）Ｐ６７４にＨ，Ｒ，Ｃ
ｂａｎｇ らが、トレンチ構造の密度を多くすると素子
抵抗が小さくできたことを報告している。
ランジスタ （ＩＧＢＴ）のような表面効果素子の導通
状態での抵抗を小さくするために、半導体基板の一生面
側に形成されるＭＯＳＦＥＴを従来のブレーナ構造から
トレンチ（溝）構造にしたものが提案されている。第２
図は表面効果素子におけるブレーナ構造を示し、ｎ−層
１の表面部にｐベース層２が間隔をあけて形成され、そ
のｐベース層２の表面部にｎ゛ソース領域３が形成され
ている。ｐベース層２の中央部にはｐ”層４が形成され
、工ξンタ端子Ｅ （またはソース端子）に接続された
金属電極５はそのｐ゛層４ｎ゛ソース領域３に接触して
いる。ｐベース層２のｎ−層ｌとｎ゛ソース饅域３には
さまれた領域１０にチャネルを形成するために、ゲート
酸化膜６を介して多結晶シリコンゲート７が設けられて
いる。ゲート７は絶縁膜８に覆われ、ゲート端子Ｇに接
続されている。第３図は表面効果素子におけるトレンチ
構造を示し、第２図のブレーナ構造に対心する部分には
同一の符号が付されている。この場合は、ｐベース層２
がゲート酸化膜６を介してトレンチ９をはさんでおり、
多結晶シリコンゲート７はトレンチ９の中を埋めている
。このゲート７への電圧印加によりチャネルは、表面層
に形成されたｎ９ソース１３とｎ−層ｌとの間のｐベー
ス層２のトレンチ９の基板面に垂直な内面に沿った部分
１０に形成される。第３図に示したトレンチ構造は、明
らかにブレーナ構造よりも実効的な表面積が大きくとれ
るために、表面効果素子における素子の抵抗を小さくで
きる０例えばＩ Ｅ Ｄ ＭＢ２（１９８７年Ｔｎｔｅ
ｒｒｉａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃ
ｅｓ Ｍｅｅｔｉｎｇ！ｉ事録）Ｐ６７４にＨ，Ｒ，Ｃ
ｂａｎｇ らが、トレンチ構造の密度を多くすると素子
抵抗が小さくできたことを報告している。
第２図および第３図の素子においてｐベース層２とソー
ス領域３とを短絡させる低抵抗領域４は、ｎ″領域３．
ｐベース層２＋ ｎ−層１からなる寄生トランジスタの
バイポーラ効果を抑えるためのものである。第４図にｎ
チャネルＩ ＧＢＴの等価回路を示し、ｎチャネルＭＯ
３ＦＥＴ２１のドレインがｐｎｐバイポーラトランジス
タ２２のペースに接続されている。ｎｐｎトランジスタ
２３が前記寄生トランジスタであり、ペースショート抵
抗２４がトランジスタ２３が動作するのを防止している
。電力用ＭＯＳ Ｆ ＥＴにおいても同様である。もし
も、このトランジスタのペース電位が上がってトランジ
スタ２３が導通すると、トランジスタ２３と２２によっ
てｆ！威されるサイリスタが動作し、ｔｉ流をＭＯ３Ｆ
ＥＴ２１で切ることが不可能になる。これがいわゆるラ
ンチアップという現象である。すなわち、ペースショー
ト抵抗２４は、ラッチアンプを防止するためについてい
る。
ス領域３とを短絡させる低抵抗領域４は、ｎ″領域３．
ｐベース層２＋ ｎ−層１からなる寄生トランジスタの
バイポーラ効果を抑えるためのものである。第４図にｎ
チャネルＩ ＧＢＴの等価回路を示し、ｎチャネルＭＯ
３ＦＥＴ２１のドレインがｐｎｐバイポーラトランジス
タ２２のペースに接続されている。ｎｐｎトランジスタ
２３が前記寄生トランジスタであり、ペースショート抵
抗２４がトランジスタ２３が動作するのを防止している
。電力用ＭＯＳ Ｆ ＥＴにおいても同様である。もし
も、このトランジスタのペース電位が上がってトランジ
スタ２３が導通すると、トランジスタ２３と２２によっ
てｆ！威されるサイリスタが動作し、ｔｉ流をＭＯ３Ｆ
ＥＴ２１で切ることが不可能になる。これがいわゆるラ
ンチアップという現象である。すなわち、ペースショー
ト抵抗２４は、ラッチアンプを防止するためについてい
る。
（発明が解決しようとする課題〕
第５図（ａｌ〜＋ｆ）は第３図に示したトレンチ型素子
の製造工程を示し、第３図と共通の部分には同一の符号
が付されている０図（８）においては、ｎ−シリコン基
板ｌにｐベース１ｉ２およびｎ゛ソース層３拡散により
形成する０図（１））においてはこの基板の一面からｎ
−層１に達する溝（トレンチ）９をエツチングにより形
成する０図（Ｃ１においては、基板を酸化してゲート酸
化膜６を形成し、その上に減圧ＣＶＤ等の方法で多結晶
シリコン７０を堆積する０図（ｄ）においては、多結晶
シリコン７０をエソチバフク等の方法で平坦にし、溝９
の開口面までエツチングしてゲート７にしたのち、レジ
スト１１をマスクにしてペースショート抵抗層４を形成
するための不純物１２を導入する１図（ａｌにおいては
、熱拡散によりｐ゛層４形成する０図ｆｆ）においては
、ゲート７の上からｐ゛層４上までをｗＡ＆ｉ膜８によ
り被覆する。このあと、絶縁ｌＩ！８のない領域でソー
ス層３およびｐ゛層４接触する金ｒＩ１．！極を設ける
。
の製造工程を示し、第３図と共通の部分には同一の符号
が付されている０図（８）においては、ｎ−シリコン基
板ｌにｐベース１ｉ２およびｎ゛ソース層３拡散により
形成する０図（１））においてはこの基板の一面からｎ
−層１に達する溝（トレンチ）９をエツチングにより形
成する０図（Ｃ１においては、基板を酸化してゲート酸
化膜６を形成し、その上に減圧ＣＶＤ等の方法で多結晶
シリコン７０を堆積する０図（ｄ）においては、多結晶
シリコン７０をエソチバフク等の方法で平坦にし、溝９
の開口面までエツチングしてゲート７にしたのち、レジ
スト１１をマスクにしてペースショート抵抗層４を形成
するための不純物１２を導入する１図（ａｌにおいては
、熱拡散によりｐ゛層４形成する０図ｆｆ）においては
、ゲート７の上からｐ゛層４上までをｗＡ＆ｉ膜８によ
り被覆する。このあと、絶縁ｌＩ！８のない領域でソー
ス層３およびｐ゛層４接触する金ｒＩ１．！極を設ける
。
上記の工程での問題は、第５図＋ｄ＋に示すようにＣＶ
Ｄなどにより堆積した多結晶シリコン７０を平坦にして
溝９内にのみ埋めこむ際、多結晶シリコンゲート７の平
坦性が得にくいことである。平坦にするには、通常ドラ
イエツチングで全面エツチングする。このとき、第６図
のＡ部に示すように多結晶シリコンゲート７の表面が荒
れることと、Ｂ部に示すように多結晶シリコンゲート７
とシリコン基板の９層２．ｎ″Ｉｗ３との境界が異常に
エツチングされることが発生する。このような形状では
絶縁膜８をＣＶＤなどにより形成するとき、その被覆が
うまくできず、荒れた部分にピンホールが多発したり、
膜質異常が発生したりする。こうして、絶縁膜８の絶縁
性が著しく損なわれる。
Ｄなどにより堆積した多結晶シリコン７０を平坦にして
溝９内にのみ埋めこむ際、多結晶シリコンゲート７の平
坦性が得にくいことである。平坦にするには、通常ドラ
イエツチングで全面エツチングする。このとき、第６図
のＡ部に示すように多結晶シリコンゲート７の表面が荒
れることと、Ｂ部に示すように多結晶シリコンゲート７
とシリコン基板の９層２．ｎ″Ｉｗ３との境界が異常に
エツチングされることが発生する。このような形状では
絶縁膜８をＣＶＤなどにより形成するとき、その被覆が
うまくできず、荒れた部分にピンホールが多発したり、
膜質異常が発生したりする。こうして、絶縁膜８の絶縁
性が著しく損なわれる。
このような問題は導電形を逆にしてｐチャネルＭＯ３Ｆ
ＥＴＩＩＩ造を表面に形成したトレンチ型素子において
も同様に存在する。
ＥＴＩＩＩ造を表面に形成したトレンチ型素子において
も同様に存在する。
本発明の目的は、上記の問題を解決し、トレンチ内にゲ
ートを形成する多結晶シリコンの表面に絶縁膜の被覆性
を損なう荒れが生じない半導体装置を提供することにあ
る。
ートを形成する多結晶シリコンの表面に絶縁膜の被覆性
を損なう荒れが生じない半導体装置を提供することにあ
る。
ｃ！Ｉａを解決するための手段〕
上記の目的の達成のために、本発明の半導体装置は、第
−導電形の低不純物濃度層の上に第二導電形の層および
第−導電形の高不純物濃度層が積層された半導体基板の
第−導電形の高不純物濃度層側の面から第−導電形の低
不純物濃度層に達する溝および前記面からその溝から離
れて選択的に形威された第二導電形の高不純物濃度領域
ならびに前記溝に絶縁膜を介して充填された多結晶シリ
コンからなるゲートを有する半導体装置において、ゲー
トと一体に形威され、ゲート上方から第二導電形の高不
純物濃度領域の縁部上方まで達する多結晶シリコン層を
備えたものとする。
−導電形の低不純物濃度層の上に第二導電形の層および
第−導電形の高不純物濃度層が積層された半導体基板の
第−導電形の高不純物濃度層側の面から第−導電形の低
不純物濃度層に達する溝および前記面からその溝から離
れて選択的に形威された第二導電形の高不純物濃度領域
ならびに前記溝に絶縁膜を介して充填された多結晶シリ
コンからなるゲートを有する半導体装置において、ゲー
トと一体に形威され、ゲート上方から第二導電形の高不
純物濃度領域の縁部上方まで達する多結晶シリコン層を
備えたものとする。
溝を充填してゲートを形威する多結晶シリコンが溝の開
口面より上方にも存在するため、溝開口面に平坦面を有
するようにエツチングする必要が−ないので、平坦化に
伴う多結晶シリコン表面の荒れなどの問題が発生するこ
とがない、さらに第一導電形の高不純物濃度層の上には
り出した多結晶シリコン層は、ベースシロート抵抗のた
めの第二導電形の高不純物濃度領域形成のための不純物
導入マスクとして役立つ。
口面より上方にも存在するため、溝開口面に平坦面を有
するようにエツチングする必要が−ないので、平坦化に
伴う多結晶シリコン表面の荒れなどの問題が発生するこ
とがない、さらに第一導電形の高不純物濃度層の上には
り出した多結晶シリコン層は、ベースシロート抵抗のた
めの第二導電形の高不純物濃度領域形成のための不純物
導入マスクとして役立つ。
第１図（ａｌ〜ｔｅ＋は一実施例のトレンチ型素子の製
造工程を示し、第３図、第５図と共通の部分には同一の
符号が付されている０図ｆａｌ、 Ｃｂｌ、 ｆｃ）は
第５図（ａ）、 （ｂ）、 （Ｃ１と全く同一の工程で
ある。図ｆｄ）においては、図示しないレジストマスク
を被着して多結晶シリコンをバターニングし、基板面上
の多結晶シリコン層７１を形威したのち、この多結晶シ
リコン層７１をマスクにして不純物１１を導入する。溝
９の中に充填されている多結晶シリコンはゲート７を形
威する。このあと、熱拡散によりベースシッート抵抗と
してのｐ゛層４形威し、多結晶シリコン層７１の上から
９９層４の上までを絶縁膜８により被覆することにより
、第１図（θ）に示す素子ができ上がる。この工程を第
５図に示した従来の工程と比較すると、多結晶シリコン
７０のバターニングのためのフォト工程は追加されるが
、バターニングされた多結晶シリコン７１７１をマスク
としてベースシッート抵抗を形成できるので、フォト工
程を増加させないですむ。
造工程を示し、第３図、第５図と共通の部分には同一の
符号が付されている０図ｆａｌ、 Ｃｂｌ、 ｆｃ）は
第５図（ａ）、 （ｂ）、 （Ｃ１と全く同一の工程で
ある。図ｆｄ）においては、図示しないレジストマスク
を被着して多結晶シリコンをバターニングし、基板面上
の多結晶シリコン層７１を形威したのち、この多結晶シ
リコン層７１をマスクにして不純物１１を導入する。溝
９の中に充填されている多結晶シリコンはゲート７を形
威する。このあと、熱拡散によりベースシッート抵抗と
してのｐ゛層４形威し、多結晶シリコン層７１の上から
９９層４の上までを絶縁膜８により被覆することにより
、第１図（θ）に示す素子ができ上がる。この工程を第
５図に示した従来の工程と比較すると、多結晶シリコン
７０のバターニングのためのフォト工程は追加されるが
、バターニングされた多結晶シリコン７１７１をマスク
としてベースシッート抵抗を形成できるので、フォト工
程を増加させないですむ。
第１図に示した製造工程は、ｎチャネルのたて型ＭＯＳ
ＦＥＴおよびＩ ＧＢＴに対して共通であるが、導電形
を逆にすればｐチャネルのたて型ＭＯＳＦＥＴおよびＩ
ＧＢＴに対してそのまま適用できる。
ＦＥＴおよびＩ ＧＢＴに対して共通であるが、導電形
を逆にすればｐチャネルのたて型ＭＯＳＦＥＴおよびＩ
ＧＢＴに対してそのまま適用できる。
〔発明の効果〕
本発明によれば、トレンチ内に多結晶シリコンを充填し
てゲートを形成する際、基板面より上に堆積される多結
晶シリコン層のゲートの上方とその周囲の部分をそのま
ま残すことにより、従来の素子の基板面まで平坦化され
る多結晶シリコンゲートの表面荒れの問題がなくなり、
しかも基板面上の多結晶シリコン層がベースシ璽−ト抵
抗形成のためのマスクとして利用できるため、工程数の
増加も伴わない。
てゲートを形成する際、基板面より上に堆積される多結
晶シリコン層のゲートの上方とその周囲の部分をそのま
ま残すことにより、従来の素子の基板面まで平坦化され
る多結晶シリコンゲートの表面荒れの問題がなくなり、
しかも基板面上の多結晶シリコン層がベースシ璽−ト抵
抗形成のためのマスクとして利用できるため、工程数の
増加も伴わない。
第１図＋８）〜（８）は本発明の一実施例のトレンチ型
素子の製造工程を順次示す断面図、第２図は従来のブレ
ーナ型表面効果素子の要部断面図、第３図は従来のトレ
ンチ型表面効果素子の要部断面図、第４図はＩ ＧＥＴ
の等価回路図、第５図（ａｌ〜（ｆｌは第３図に示すト
レンチ型素子の製造工程を順次示す断面図、第６図は第
５図の工程において生ずる問題を示す断面図である。 １：ｎ−シリコン基板、２：ｐベース層、３：ｎ°ソー
ス層、４：９１層（ベースシタート抵抗）、６：ゲート
酸化膜、７：ゲート、７１：多結晶シリコン層。 第１図 第４ 図 Ｘ′−１ 第２図 第３図 第５図
素子の製造工程を順次示す断面図、第２図は従来のブレ
ーナ型表面効果素子の要部断面図、第３図は従来のトレ
ンチ型表面効果素子の要部断面図、第４図はＩ ＧＥＴ
の等価回路図、第５図（ａｌ〜（ｆｌは第３図に示すト
レンチ型素子の製造工程を順次示す断面図、第６図は第
５図の工程において生ずる問題を示す断面図である。 １：ｎ−シリコン基板、２：ｐベース層、３：ｎ°ソー
ス層、４：９１層（ベースシタート抵抗）、６：ゲート
酸化膜、７：ゲート、７１：多結晶シリコン層。 第１図 第４ 図 Ｘ′−１ 第２図 第３図 第５図
Claims (1)
- １）第一導電形の低不純物濃度層の上に第二導電形の層
および第一導電形の高不純物濃度層が積層された半導体
基板の第一導電形の高不純物濃度層側の面から第一導電
形の低不純物濃度層に達する溝および前記面からその溝
から離れて選択的に形成された第二導電形の高不純物濃
度領域ならびに前記溝に絶縁膜を介して充填された多結
晶シリコンからなるゲートを有するものにおいて、ゲー
トと一体に形成され、ゲート上方から第二導電形の高不
純物濃度領域の縁部上方まで達する多結晶シリコン層を
備えたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1203474A JPH0368173A (ja) | 1989-08-05 | 1989-08-05 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1203474A JPH0368173A (ja) | 1989-08-05 | 1989-08-05 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0368173A true JPH0368173A (ja) | 1991-03-25 |
Family
ID=16474742
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1203474A Pending JPH0368173A (ja) | 1989-08-05 | 1989-08-05 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0368173A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5583065A (en) * | 1994-11-23 | 1996-12-10 | Sony Corporation | Method of making a MOS semiconductor device |
| US5864159A (en) * | 1994-12-13 | 1999-01-26 | Mitsubishi Denki Kabushiki Kaisha | Insulated gate semiconductor device structure to prevent a reduction in breakdown voltage |
| KR100354618B1 (ko) * | 2000-11-29 | 2002-09-30 | 기아자동차주식회사 | 차량 바디마운팅 |
| KR100383996B1 (ko) * | 2000-12-28 | 2003-05-14 | 현대자동차주식회사 | 프레임 바디 차량의 바디 마운팅 구조 |
| US9608071B2 (en) | 2012-02-14 | 2017-03-28 | Toyota Jidosha Kabushiki Kaisha | IGBT and IGBT manufacturing method |
-
1989
- 1989-08-05 JP JP1203474A patent/JPH0368173A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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