JPS6145396B2 - - Google Patents

Info

Publication number
JPS6145396B2
JPS6145396B2 JP51048967A JP4896776A JPS6145396B2 JP S6145396 B2 JPS6145396 B2 JP S6145396B2 JP 51048967 A JP51048967 A JP 51048967A JP 4896776 A JP4896776 A JP 4896776A JP S6145396 B2 JPS6145396 B2 JP S6145396B2
Authority
JP
Japan
Prior art keywords
region
source
diffusion
drain
base
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP51048967A
Other languages
English (en)
Other versions
JPS52132684A (en
Inventor
Akyasu Ishitani
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP4896776A priority Critical patent/JPS52132684A/ja
Priority to US05/790,089 priority patent/US4072975A/en
Priority to CA276,873A priority patent/CA1083262A/en
Priority to NL7704633A priority patent/NL7704633A/xx
Priority to GB17580/77A priority patent/GB1556276A/en
Priority to FR7713104A priority patent/FR2349958A1/fr
Priority to DE19772719314 priority patent/DE2719314A1/de
Publication of JPS52132684A publication Critical patent/JPS52132684A/ja
Publication of JPS6145396B2 publication Critical patent/JPS6145396B2/ja
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/145—Shaped junctions
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/167—Two diffusions in one hole

Description

【発明の詳細な説明】 本発明は絶縁ゲート形電界効果トランジスタ
（MIS−FET）に係わる。
近時、パワー用MIS−FETが注目されるに至
つている。このパワー用MIS−FETの特徴は、
ドレイン電流の温度係数が負で、熱暴走がないこ
と、入力インピーダンスが高いこと、高速スイツ
チングが可能であること、エンハンスメントモー
ドが得やすいこと等が挙げられている。
パワー用に適したMIS−FETとして２重拡散
形縦形構造を有するものが提案されている。これ
は半導体基体がドレイン領域を構成するものであ
り、単位面積当りの電流密度を大きく取り易いと
いう利点を有する。
この２重拡散形縦形構造のMIS−FETとして
は、例えば第１図に示す如くＮ形を有しドレイン
領域を構成する半導体基体１の一方の主面１ａに
臨んでＰ形のベース領域即ちチヤンネル形成領域
２が選択的拡散によつて形成され、このベース領
域２上に選択的にＮ形のソース領域３が例えば選
択的拡散によつて形成されてなる。そして、基体
１の主面１ａ側よりソース領域３及びベース領域
２を横切る深さをもつてエツチング等によつてＶ
字状溝５が形成され、このＶ字状溝５内にゲート
絶縁層６が被着され、このゲート絶縁層６上にゲ
ート電極７が被着されてなる。一方、ドレイン領
域４となる基体１の他方の主面１ｂに臨んで高濃
度領域４Ａが設けられこれよりドレイン端子Ｄが
導出されるようになされている。又、８はソース
領域３とベース領域２上が跨がつて被着されたソ
ース電極で、Ｓ及びＧはソース端子及びゲート端
子を示す。
このような構成によるMIS−FETは、ベース
領域２の、エツチング溝５内に被着されたゲート
絶縁層６と接する部分にチヤンネル９が形成され
るものであるが、この場合のチヤンネル長即ちチ
ヤンネル９を挾んで対向するソース領域３及びド
レイン領域４間の間隔は、ベース領域２とソース
領域３の拡散の深さの差によつて規定されるの
で、両領域２及び３の拡散の深さを選定すること
によつて十分小なるチヤンネル長を得ることがで
きる。
ところがこのような構成によるMIS−FETに
於いて、その溝５を形成するための作業は、著し
く煩雑で、又特性の均一なMIS−FETを再現性
良く得ることが難しいという欠点がある。
このような欠点を回避するものとして、第２図
に示すプレナー形構成を有する２重拡散形縦形構
造のMIS−FETが考えられる。第２図に於いて
第１図と対応する部分には同一符号を付して重複
説明は省略するも、この場合、ベース領域２のパ
ターンは櫛形或いはメツシユ状に形成し、ベース
領域２によつて挾まれるも基体１の主面１ａに臨
んで延在するドレイン領域４の部分４ａが形成す
るようになされ、ベース領域２内にはソース領域
３が選択拡散によつて形成されるも、この場合、
領域２及び領域３の選択的拡散の拡散窓は、部分
４ａと対向する側の縁部に於ては共通としてその
拡散を行ない両領域２及び３の拡散の深さの差に
よつて両者間の間隔を規定するようになされ、こ
こにゲート絶縁層６を介してゲート電極７が被着
されるようになされる。又、領域２内のソース領
域３の一部には欠除部３ａが形成され、この欠除
部３ａを通じてベース領域２の一部が基体１の主
面１ａに臨むようになされ、この部分に於いてソ
ース電極８がベース領域２とソース領域３間上に
跨がつて被着されるようになす。
このような構成によるMIS−FETは、第１図
に説明した溝５が形成されないので、この溝５を
形成する場合に伴う欠点を回避するものである
が、反面信頼性が低い等の諸欠点を有する。その
理解を容易にするために第３図を参照して第２図
の構成を有するMIS−FETの製法の一例を詳細
に説明しよう。
まず、第３図Ａに示す如く例えばＮ形のドレイ
ン領域４を構成する半導体基体１を設ける。この
半導体基体１はその一主面１ａに臨んでドレイン
領域４の比較的低い不純物濃度の領域を構成する
半導体層１１ａが形成され、他方の主面１ｂに臨
んでドレイン領域４の高不純物濃度領域４Ａを構
成する高濃度半導体層１１ｂが形成されてなる。
基体１の表面には、例えばSiO2よりなる拡散マ
スクとなり得る絶縁層１０が被着され主面１ａ側
の絶縁層１０にはベース領域を拡散するための拡
散窓１０ａを例えば櫛歯状パターンに形成する。
そして、第３図Ｂに示す如く、基体１の半導体
層１１ａに、主面１ａ側より拡散窓１０ａを通じ
てＰ形の不純物を選択的に拡散してベース領域２
を形成する。この拡散に際し符号１０Ａを付して
示す如くベース領域２上に拡散窓１０ａを閉塞し
て酸化物膜より成る絶縁層１０が再び生成され
る。
次に第３図Ｃに示す如く絶縁層１０の特に部分
１０Ａに於いてソース領域の拡散窓１０ｂを穿設
する。
次いで第３図Ｄに示す如く拡散窓１０ｂを通じ
てＮ形の不純物を高濃度に拡散してソース領域３
を形成する。この場合第３図Ｃに示した拡散窓１
０ｂのベース領域２の周辺と対向する側の縁部
は、第３図Ａに示したベース領域２の拡散のため
の窓１０ａの縁部と一致するように形成するも窓
１０ｂ内に絶縁層１０の部分１０Ａの一部が残存
し、ベース領域２内に形成されたソース領域３の
一部に欠除部３ａが形成され、この欠除部を通じ
てベース領域２の一部が主面１ａに臨むようにす
る。
次に第３図Ｅに示す如くベース領域２によつて
挾まれ基体１の主面１ａに臨んで延在するドレイ
ン領域４の部分４ａと、これと対向するソース領
域３との間に於けるベース領域２上の絶縁層１０
（図示の例では部分４ａ上の絶縁層１０を含ん
で）除去する。
次に第３図Ｆに示す如く絶縁層１０が除去され
た部分にゲート絶縁層６を所要の厚味に被着し、
これの上にゲート電極７を被着すると共に、一方
絶縁層１０に、ソース領域３上と、その欠除部３
ａを通じて主面１ａに臨むベース領域２上に跨が
つてソース電極窓を形成し、こゝにソース電極８
を被着する。
斯くすれば第２図について説明したMIS−
FETが構成される。この場合ベース領域２拡散
領域３の拡散の深さ（横方向の深さの差）に基づ
いてソース領域３及ドレイン領域４の部分４ａ間
に形成されるチヤンネル９のチヤンネル長が規定
される。
ところがこのような構成によるMIS−FETに
於ては、ソース領域３の拡散にあたつて第３図Ｃ
について説明したようにベース領域２の拡散時に
生じた薄い酸化物膜１０Ａをマスクとしてソース
領域の欠除部３ａを形成すると、この薄い酸化物
膜１０Ａにはピンホールが生じ勝ちであるため
に、そのマスク効果が不充分でソース領域３の欠
除部３ａが完全に形成されず、ベース領域２がソ
ース電極８下に完全に臨むことができない場合が
生ずる。このような場合には、ベース領域２とソ
ース領域３とのソース電極８による短絡が低抵抗
を以つて行なわれない場合が生ずる。このような
欠点を回避するためにはソース領域３の欠除部３
ａを形成するためのマスクとしての絶縁層１０Ａ
上に、ソース領域３の拡散に先立つてこの部分の
厚さを補充する厚い酸化膜を形成するとか、或い
は窒化シリコン膜Si3N4膜等を被着することが考
えられるが、この場合その製法が面倒となり窓１
０ａと１０ｂのチヤンネルを規定する側の縁部を
一致して形成させることが難かしいとか、又
Si3N4を爾後除去する作業が著しく煩雑である等
という欠点が生じる。
又、ベース領域２及びソース領域３に跨がつて
被着形成するソース電極８は他の電極と同様にア
ルミニウムAlによつて形成するを普通とする
が、この場合Alのベース領域２中へのマイグレ
ーシヨンによつて、これがベース領域２を突き抜
けてこれの下のドレイン領域４に達し、実質的に
ソース電極８がソースドレイン間を短絡してしま
うという事故を発生せしめたり、更にソース領域
３が高濃度であるがために結晶欠陥を発生せし
め、之によつて異常拡散を生じ、このソース領域
３がベース領域２を横切つてこれの下のドレイン
領域４に達する如き部分的拡散が生じ易く、ソー
ス・ドレイン間を短絡する等の事故が発生し易
い。
本発明はこれら欠点を回避し、又ゲート保護用
の逆接続ダイオードをMIS−FETの形成と共に
形成することができるようにした新規な絶縁ゲー
ト形電界効果トランジスタMIS−FETを提供せ
んとするものである。
次に、本発明によるMIS−FETの一例を説明
するに、その理解を容易にするために第４図を参
照してその製法の一例と共に詳細に説明しよう。
この例に於いてはＮ形のMIS−FETに本発明
を適用した場合を示す。まず第４図Ａに示す如
く、ドレイン領域２０を構成する半導体基体２１
を設ける。この半導体基体２１は、その一方の主
面２１ａに臨む側に於ては、比較的低い不純物濃
度を有するも他方の主面２１ｂに臨む面に於ては
高濃度ドレイン領域２０Ａを形成する高濃度の半
導体層を有してなる。このような半導体基体２１
を得る製造方法としては例えば領域２０Ａを構成
する高濃度のＮ形サブストレイト上にこれと同導
電形のＮ形の比較的低い不純物濃度を有する半導
体層を例えば15μｍの厚味を以つてエピタキシヤ
ル成長することによつて形成しうる。そして、こ
の基体２１の表面にSiO2等よりの拡散マスクと
なりうる絶縁層２２を被着し主面２１ａ上の絶縁
層２２に対してフオトエツチングを行なつてベー
ス拡散用の拡散窓２２ａを例えばメツシユ状或い
は格子状パターンに形成する。又、この窓２２ａ
の形成と同時にその側方に他の拡散窓２２a′を穿
設する。
これら窓２２ａ及び２２a′を通じてＰ形の不純
物を選択的に拡散して第４図Ｂに示す如く、ベー
ス領域の枠領域２３と保護ダイオードのアノード
領域２４を夫々比較的高い濃度、例えば表面濃度
が1018／cm3オーダ以上の濃度を以つて形成する。
この枠領域２３のパターンは、第５図にその一部
の拡大上面図を示すように複数の透孔２３ａを有
するメツシユ状パターンに形成し得、之に伴つて
第４図Ａに示した拡散窓２２ａのパターンはメツ
シユ状になし得る。
次に、第４図Ｃに示す如く、絶縁層２２と領域
２３及び２４の拡散時に生じた酸化物層を除去し
て、基体２１の面２１ａ上にSiO2等の後述する
不純物の選択的ドープのマスクとなり得る厚い絶
縁層２５を被着形成し、フオトエツチングによつ
て領域２４上に、対の窓２５ａ及び２５ｂを穿設
すると共に、枠領域２３の各透孔部２３ａ上に跨
がつて窓２５ｃを穿設する。
そして、第４図Ｄに示す如く、窓２５ａ，２５
ｂ，２５ｃを通じて露出した基体２１の面２１ａ
上に例えばSiO2層２６を介して耐酸化性即ち酸
素に対してマスク効果を有するマスク層例えば窒
化シリコンSi3N4層２７を全面的に被着し、さら
にこれの上にこのマスク層２７に対して選択的エ
ツチングのマスクとなり得るSiO2の如きマスク
層２８を被着する。
次にSi3N4層２７を第４図Ｅに示す如く、部分
的に残してエツチング除去する。このエツチング
は、層２８に対して周知のフオトエツチングを所
要のパターンを以つて行ない、これをマスクとし
てその下のSi3N4層３７をエツチングする。
第６図は、厚い絶縁層２５及びマスク層２８の
パターンを示す拡大上面図で、厚い絶縁層２５の
窓２５ｃは、その縁部が枠領域２３の全外周部に
於いて所要の巾Ｗだけ内側に位置するように且つ
枠領域２３の透孔２３ａとは所要の距離ｄを隔て
るようにする。又、マスク層２７には、枠領域２
３の透孔２３ａの周辺をとり囲む例えば四角還状
の窓２７ａを形成する。
次に第４図Ｆに示す如く、厚い絶縁層２５と、
マスク層２７とを共通のマスクとして例えば薄い
SiO2層２６を貫通してイオン注入法によつてＰ
形の不純物と、Ｎ形の不純物とを選択的にドープ
してその蒸気中で熱処理を施す。かくして厚い絶
縁層２５の窓２５ｃ内のマスク層２７の窓２７ａ
を通じて、還状のＰ形のベース領域２９と、之の
上に之より浅いソース領域３０とを形成する。
又、之等領域２９及び３０の形成と同時に、厚い
絶縁層２５の窓２５ａ及び２５ｂを通じて、領域
２４上にＰ形の領域３１ａ及び３１ｂと、Ｎ形の
カソード領域３２ａ及び３２ｂが形成される。
尚、この場合ベース領域２９は、枠領域２３上か
らこの枠領域２３の各透孔２３ａ上に差渡る如く
形成され、且つこの透孔２３ａの中心部には領域
２９が形成されざる部分即ち透孔２９ａが形成さ
れるように、マスク層２７の窓２７ａの寸法及び
位置を設定する。又、このベース領域２９の濃度
は、枠領域２３に比し十分低い濃度の例えば1015
〜1017／cm3に選定し、一方、之の上に形成するソ
ース領域３０は、1020／cm3オーダに選定し得る。
上述したようにベース領域２９の不純物濃度は低
く選ばれるので、この領域２９の形成と同時に形
成した領域３１ａ及び３１ｂは、高濃度のアノー
ド領域２４の濃度によつて決定され、領域３１ａ
及び３１ｂによつてこの部分の濃度が実質的に殆
んど影響されない。又、上述した例ではイオン注
入によつて不純物のドープを行つた場合で、この
場合その不純物イオンの打ち込みエネルギーを適
当に選定することによつて、薄いSiO2層２６を
介して不純物のドーピングを行うことができる
が、この不純物のドープを拡散法によつて形成す
る場合は、各窓２５ａ，２５ｂ，２７ａ内の
SiO2層２６を除去し置く。
尚、ここに枠領域２３の深さは、例えば５〜７
μｍに、ベース領域２９の深さは２〜３μｍにソ
ース領域３０の深さは１μｍ程度に選び得る。
その後、第４図Ｇに示す如く、マスク層２７及
び２６をエツチング除去する。この場合第４図Ｆ
の熱処理に於てマスク層２７が形成されない部分
には厚い酸化物層２５が形成されているのでマス
ク層２７下の薄いSiO2より成るマスク層２６を
エツチング終了する時点で、そのエツチングを停
止すれば厚い酸化物層即ち絶縁層２５が残り各ベ
ース領域間の表面が外部に露出する。
次に第４図Ｈに示す如くこの露出した表面にゲ
ート絶縁層３３、例えばSiO2を所要の厚味に被
着する。
次に第４図Ｉに示す如くゲート絶縁層３３上に
ゲート電極３４を被着形成すると共に、ベース枠
領域２３上の特にベース領域２９及びソース領域
３０間上の絶縁層３３を除去し、此処にソース電
極３５をオーミツクに被着する。又、２つのカソ
ード領域３２ａ及び３２ｂに夫々電極３６ａ及び
３６ｂを被着する。斯くして一方の電極３６ｂを
ゲート電極３４に接続し、他方の電極３６ａをソ
ース電極３５に電気的に接続する。又、ドレイン
領域２０の高濃度領域２０Ａ即ち基体１の裏面２
１ａ側にドレイン電極３７を被着する。
かくすれば、本発明による絶縁ゲート形電界効
果トランジスタ３８が得られる。即ち、半導体基
体２１の両主面２１ａ及び２１ｂに差渡つて臨む
ドレイン領域２０が形成され、基体２１の一方の
主面２１ａに臨んで高濃度の枠領域２３が形成さ
れると共に、この主面２１ａに臨んで枠領域２３
に連接し、且つこの枠領域２３の透孔２３ａ上に
延在するベース領域２９が形成され、この透孔２
３ａ内に延在する部分に於いてベース領域２９と
ドレイン領域２０間にPN接合Ｊが形成され、ベ
ース領域２９上には之によつてとり囲まれる如く
ソース領域３０が形成されたMIS−FET構成と
なる。この本発明構成によるMIS−FETは、そ
の主面２１ａに形成されるソース領域３０と、ド
レイン領域２０との間のベース領域２９の表面の
チヤンネルのチヤンネル長Ｌは、両領域３０及び
２９の横方向の深さの差によつて規定され、この
チヤンネル長Ｌを0.5μｍ程度にも小となし得る
所謂２重拡散形を有し、且つ縦形の構造を有す
る。そして、MIS−FETと共に基体２１に、ア
ノード領域２４を共通として２つのカソード領域
３２ａ及び３２ｂが形成されてこのダイオードが
バツクトウバツクに接続された保護ダイオード
DSが形成された構成となる。
上述したように本発明によれば、２重拡散形で
縦型構造を有するにもかかわらず、何ら溝が形成
されないので溝を形成することに伴う冒頭に述べ
た欠点を回避し得ると共に、更にソース電極３５
下には高濃度の枠領域２３が存在しているので、
つまり、ソース電極３５下にはこれより広面積で
電極３５の被着部の全域を含む面積の枠領域２３
が存在しているので、ソース及びベース間の短絡
部の電気抵抗を充分小となし得る。
又、ソース電極３５とこれの下のドレイン領域
２０との間には、比較的深い即ち厚みの大なる枠
領域２３が存在しているために、ソース電極３５
のマイグレーシヨンによつて、ソース−ドレイン
間が短絡する虞れはない。
尚、枠領域２３は、ソース領域３０下のできる
だけ広範囲に亘つて配置されることが望ましく、
かくすることによつて、ソース領域３０とドレイ
ン領域２０との間の大部分の域に亘つて枠領域２
３が存在しているためにソース領域３０に異常拡
散が生じてもこれによつてソース・ドレイン間が
短絡する事故を効果的に回避することができる。
又、何ら工程数を増加させることなくMIS−
FETの製造と共にその保護用ダイオードＤsを構
成し得る利益もある。
尚、図示した例は、Ｎチヤンネル形MIS−
FETに本発明を適用した場合であるが、各部の
導電形を図示とは逆導電形となしてＰチヤンネル
形とすることもできるなど種々の変型変更をなし
得ることは付言を要しないところであろう。
【図面の簡単な説明】
第１図は従来の２重拡散形縦形構造によるMIS
−FETの略線的拡大断面図、第２図は本発明の
説明に供するプレナー形の２重拡散形縦形MIS−
FETの略線的拡大断面図、第３図ＡないしＦは
第２図に示したMIS−FETの一製法の各工程に
於ける拡大断面図、第４図ＡないしＩは本発明に
よる絶縁ゲート形電界効果トランジスタの一製造
方法を示す各工程に於ける拡大断面図、第５図は
その枠領域のパターンを示す拡大上面図、第６図
はマスク層のパターンを示す拡大上面図である。 ２１は半導体基体、２０はドレイン領域、３０
はソース領域、２９はベース領域、２３は枠領
域、Ｄsは保護ダイオード、２４はそのアノード
領域、３２ａ及び３２ｂはそのカソード領域、３
５はソース電極、３７はドレイン電極、３３はゲ
ート絶縁層、３４はゲート電極である。

Claims (1)

    【特許請求の範囲】
  1. １ 半導体基体の両主面に臨む第１導電形のドレ
    イン領域と、上記半導体基体の一方の主面に臨む
    第２導電形の高不純物濃度の枠領域と、該枠領域
    に連接した枠領域に比べ低不純物濃度の第２導電
    形ベース領域と、上記枠領域内に形成された第１
    導電形のソース領域と、上記枠領域と上記ソース
    領域とを短絡するシース電極と、上記ベース領域
    上にゲート絶縁膜を介して設けられたゲート電極
    と、上記半導体基体の上記ドレイン領域に設けら
    れたドレイン電極とを有してなる絶縁ゲート形電
    界効果トランジスタにおいて、上記枠領域が、少
    くとも上記ソース電極と上記半導体基体とが接す
    る領域を全て含んで形成され、上記ベース領域が
    上記ドレイン領域とPN接合を有し、且つ上記ソ
    ース電極を取り囲んで形成されていることを特徴
    とする絶縁ゲート形電界効果トランジスタ。
JP4896776A 1976-04-29 1976-04-29 Insulating gate type field effect transistor Granted JPS52132684A (en)

Priority Applications (7)

Application Number Priority Date Filing Date Title
JP4896776A JPS52132684A (en) 1976-04-29 1976-04-29 Insulating gate type field effect transistor
US05/790,089 US4072975A (en) 1976-04-29 1977-04-22 Insulated gate field effect transistor
CA276,873A CA1083262A (en) 1976-04-29 1977-04-25 Inslated gate field effect transistor
NL7704633A NL7704633A (nl) 1976-04-29 1977-04-27 Veldeffecttransistor.
GB17580/77A GB1556276A (en) 1976-04-29 1977-04-27 Insulated gate field effect transistors
FR7713104A FR2349958A1 (fr) 1976-04-29 1977-04-29 Transistor a effet de champ a une gachette isolee
DE19772719314 DE2719314A1 (de) 1976-04-29 1977-04-29 Isolierschicht-feldeffekttransistor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP4896776A JPS52132684A (en) 1976-04-29 1976-04-29 Insulating gate type field effect transistor

Publications (2)

Publication Number Publication Date
JPS52132684A JPS52132684A (en) 1977-11-07
JPS6145396B2 true JPS6145396B2 (ja) 1986-10-07

Family

ID=12818038

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4896776A Granted JPS52132684A (en) 1976-04-29 1976-04-29 Insulating gate type field effect transistor

Country Status (7)

Country Link
US (1) US4072975A (ja)
JP (1) JPS52132684A (ja)
CA (1) CA1083262A (ja)
DE (1) DE2719314A1 (ja)
FR (1) FR2349958A1 (ja)
GB (1) GB1556276A (ja)
NL (1) NL7704633A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01116888U (ja) * 1988-02-01 1989-08-07

Families Citing this family (89)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4055884A (en) * 1976-12-13 1977-11-01 International Business Machines Corporation Fabrication of power field effect transistors and the resulting structures
JPS54144183A (en) * 1978-05-01 1979-11-10 Handotai Kenkyu Shinkokai Insulated gate type electrostatic induction transistor and semiconductor integrated circuit
US4199774A (en) * 1978-09-18 1980-04-22 The Board Of Trustees Of The Leland Stanford Junior University Monolithic semiconductor switching device
US4705759B1 (en) * 1978-10-13 1995-02-14 Int Rectifier Corp High power mosfet with low on-resistance and high breakdown voltage
JPS5553462A (en) * 1978-10-13 1980-04-18 Int Rectifier Corp Mosfet element
US5191396B1 (en) * 1978-10-13 1995-12-26 Int Rectifier Corp High power mosfet with low on-resistance and high breakdown voltage
DK157272C (da) * 1978-10-13 1990-04-30 Int Rectifier Corp Mosfet med hoej effekt
US4546370A (en) * 1979-02-15 1985-10-08 Texas Instruments Incorporated Monolithic integration of logic, control and high voltage interface circuitry
US5008725C2 (en) * 1979-05-14 2001-05-01 Internat Rectifer Corp Plural polygon source pattern for mosfet
US5130767C1 (en) * 1979-05-14 2001-08-14 Int Rectifier Corp Plural polygon source pattern for mosfet
DE3012185A1 (de) * 1980-03-28 1981-10-08 Siemens AG, 1000 Berlin und 8000 München Feldeffekttransistor
US4680853A (en) * 1980-08-18 1987-07-21 International Rectifier Corporation Process for manufacture of high power MOSFET with laterally distributed high carrier density beneath the gate oxide
US4593302B1 (en) * 1980-08-18 1998-02-03 Int Rectifier Corp Process for manufacture of high power mosfet laterally distributed high carrier density beneath the gate oxide
JPS5784178A (en) * 1980-11-14 1982-05-26 Fujitsu Ltd Field-effect transistor
JPS57141962A (en) * 1981-02-27 1982-09-02 Hitachi Ltd Semiconductor integrated circuit device
JPS5825264A (ja) * 1981-08-07 1983-02-15 Hitachi Ltd 絶縁ゲート型半導体装置
JPS58106870A (ja) * 1981-12-18 1983-06-25 Nissan Motor Co Ltd パワ−ｍｏｓｆｅｔ
DE3200660A1 (de) * 1982-01-12 1983-07-21 Siemens AG, 1000 Berlin und 8000 München Mis-feldeffekttransistor mit ladungstraegerinjektion
US4503598A (en) * 1982-05-20 1985-03-12 Fairchild Camera & Instrument Corporation Method of fabricating power MOSFET structure utilizing self-aligned diffusion and etching techniques
US4574209A (en) * 1982-06-21 1986-03-04 Eaton Corporation Split gate EFET and circuitry
US4571606A (en) * 1982-06-21 1986-02-18 Eaton Corporation High density, high voltage power FET
US4574208A (en) * 1982-06-21 1986-03-04 Eaton Corporation Raised split gate EFET and circuitry
DE3224618A1 (de) * 1982-07-01 1984-01-05 Siemens AG, 1000 Berlin und 8000 München Igfet mit ladungstraegerinjektion
US4532534A (en) * 1982-09-07 1985-07-30 Rca Corporation MOSFET with perimeter channel
US4489341A (en) * 1982-09-27 1984-12-18 Sprague Electric Company Merged-transistor switch with extra P-type region
FR2537780A1 (fr) * 1982-12-08 1984-06-15 Radiotechnique Compelec Dispositif mos fet de puissance a structure plane multicellulaire
US4974059A (en) * 1982-12-21 1990-11-27 International Rectifier Corporation Semiconductor high-power mosfet device
EP0119400B1 (en) * 1983-02-17 1987-08-05 Nissan Motor Co., Ltd. A vertical-type mosfet and method of fabricating the same
JPS59181679A (ja) * 1983-03-31 1984-10-16 Nippon Denso Co Ltd 半導体装置
JPH0612828B2 (ja) * 1983-06-30 1994-02-16 株式会社東芝 半導体装置
US4686554A (en) * 1983-07-02 1987-08-11 Canon Kabushiki Kaisha Photoelectric converter
JPH061816B2 (ja) * 1983-09-30 1994-01-05 日本電気株式会社 半導体装置の製造方法
US4618872A (en) * 1983-12-05 1986-10-21 General Electric Company Integrated power switching semiconductor devices including IGT and MOSFET structures
US4721986A (en) * 1984-02-21 1988-01-26 International Rectifier Corporation Bidirectional output semiconductor field effect transistor and method for its maufacture
US4837606A (en) * 1984-02-22 1989-06-06 General Electric Company Vertical MOSFET with reduced bipolar effects
US4587713A (en) * 1984-02-22 1986-05-13 Rca Corporation Method for making vertical MOSFET with reduced bipolar effects
US4783694A (en) * 1984-03-16 1988-11-08 Motorola Inc. Integrated bipolar-MOS semiconductor device with common collector and drain
US4672407A (en) * 1984-05-30 1987-06-09 Kabushiki Kaisha Toshiba Conductivity modulated MOSFET
US4599554A (en) * 1984-12-10 1986-07-08 Texet Corportion Vertical MOSFET with current monitor utilizing common drain current mirror
US4639754A (en) * 1985-02-25 1987-01-27 Rca Corporation Vertical MOSFET with diminished bipolar effects
US5309013A (en) * 1985-04-30 1994-05-03 Canon Kabushiki Kaisha Photoelectric conversion device
EP0229362B1 (en) * 1986-01-10 1993-03-17 General Electric Company Semiconductor device and method of fabrication
US4962411A (en) * 1986-03-21 1990-10-09 Nippondenso Co., Ltd. Semiconductor device with current detecting function
US4883767A (en) * 1986-12-05 1989-11-28 General Electric Company Method of fabricating self aligned semiconductor devices
US4761679A (en) * 1986-12-22 1988-08-02 North American Philips Corporation Complementary silicon-on-insulator lateral insulated gate rectifiers
US5105243A (en) * 1987-02-26 1992-04-14 Kabushiki Kaisha Toshiba Conductivity-modulation metal oxide field effect transistor with single gate structure
US5237186A (en) * 1987-02-26 1993-08-17 Kabushiki Kaisha Toshiba Conductivity-modulation metal oxide field effect transistor with single gate structure
JPH0821713B2 (ja) * 1987-02-26 1996-03-04 株式会社東芝 導電変調型ｍｏｓｆｅｔ
JP2653095B2 (ja) * 1988-04-22 1997-09-10 富士電機株式会社 伝導度変調型ｍｏｓｆｅｔ
US4988632A (en) * 1990-01-02 1991-01-29 Motorola, Inc. Bipolar process using selective silicon deposition
GB2241827B (en) * 1990-02-23 1994-01-26 Matsushita Electric Works Ltd Method for manufacturing optically triggered lateral thyristor
JP2715399B2 (ja) * 1990-07-30 1998-02-18 株式会社デンソー 電力用半導体装置
GB2257830B (en) * 1991-07-12 1995-04-05 Matsushita Electric Works Ltd Low output-capacity, double-diffused field effect transistor
US5243211A (en) * 1991-11-25 1993-09-07 Harris Corporation Power fet with shielded channels
IT1250233B (it) * 1991-11-29 1995-04-03 St Microelectronics Srl Procedimento per la fabbricazione di circuiti integrati in tecnologia mos.
US5323036A (en) * 1992-01-21 1994-06-21 Harris Corporation Power FET with gate segments covering drain regions disposed in a hexagonal pattern
JP3016298B2 (ja) * 1992-02-26 2000-03-06 日本電気株式会社 半導体装置
US5242841A (en) * 1992-03-25 1993-09-07 Texas Instruments Incorporated Method of making LDMOS transistor with self-aligned source/backgate and photo-aligned gate
DE4244272A1 (de) * 1992-12-28 1994-06-30 Daimler Benz Ag Feldeffektgesteuertes Halbleiterbauelement
JP2910489B2 (ja) * 1993-03-22 1999-06-23 日本電気株式会社 縦型二重拡散ｍｏｓｆｅｔ
EP0621636B1 (en) * 1993-04-21 1999-07-14 Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno Integrated structure protection device for the protection of logic-level power MOS devices against electro static discharges
US5395776A (en) * 1993-05-12 1995-03-07 At&T Corp. Method of making a rugged DMOS device
DE69327320T2 (de) * 1993-09-30 2000-05-31 Cons Ric Microelettronica Integrierte aktive Klammerungsstruktur für den Schutz von Leistungsanordnungen gegen Überspannungen, und Verfahren zu ihrer Herstellung
EP0665597A1 (en) * 1994-01-27 1995-08-02 Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe IGBT and manufacturing process therefore
DE69432407D1 (de) * 1994-05-19 2003-05-08 Cons Ric Microelettronica Integrierte Leistungsschaltung ("PIC") mit vertikalem IGB und Verfahren zur Herstellung derselben
EP0683521B1 (en) * 1994-05-19 2002-08-14 Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno Power integrated circuit ("PIC") structure, and manufacturing process thereof
EP0697739B1 (en) * 1994-08-02 2001-10-31 STMicroelectronics S.r.l. Insulated gate bipolar transistor
US5701023A (en) * 1994-08-03 1997-12-23 National Semiconductor Corporation Insulated gate semiconductor device typically having subsurface-peaked portion of body region for improved ruggedness
JPH08172139A (ja) * 1994-12-19 1996-07-02 Sony Corp 半導体装置製造方法
US5798554A (en) * 1995-02-24 1998-08-25 Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno MOS-technology power device integrated structure and manufacturing process thereof
US5869371A (en) * 1995-06-07 1999-02-09 Stmicroelectronics, Inc. Structure and process for reducing the on-resistance of mos-gated power devices
EP0768714B1 (en) * 1995-10-09 2003-09-17 Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe Construction method for power devices with deep edge ring
EP0772241B1 (en) * 1995-10-30 2004-06-09 STMicroelectronics S.r.l. High density MOS technology power device
EP0772242B1 (en) * 1995-10-30 2006-04-05 STMicroelectronics S.r.l. Single feature size MOS technology power device
EP0772244B1 (en) * 1995-11-06 2000-03-22 Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno MOS technology power device with low output resistance and low capacity and related manufacturing process
US6228719B1 (en) 1995-11-06 2001-05-08 Stmicroelectronics S.R.L. MOS technology power device with low output resistance and low capacitance, and related manufacturing process
EP0782201B1 (en) * 1995-12-28 2000-08-30 STMicroelectronics S.r.l. MOS-technology power device integrated structure
US5818084A (en) * 1996-05-15 1998-10-06 Siliconix Incorporated Pseudo-Schottky diode
KR100200485B1 (ko) * 1996-08-08 1999-06-15 윤종용 모스 트랜지스터 및 그 제조방법
US6140692A (en) * 1997-05-29 2000-10-31 Micron Technology, Inc. Isolated anti-fuse structure and method for fabricating same
EP0961325B1 (en) 1998-05-26 2008-05-07 STMicroelectronics S.r.l. High integration density MOS technology power device
KR20000000549A (ko) * 1998-06-01 2000-01-15 구자홍 가스방전표시장치의 게타구조
DE19840032C1 (de) 1998-09-02 1999-11-18 Siemens Ag Halbleiterbauelement und Herstellungsverfahren dazu
DE69838453D1 (de) * 1998-12-09 2007-10-31 St Microelectronics Srl Leistungsbauelement mit MOS-Gate für hohe Spannungen und diesbezügliches Herstellungsverfahren
KR100297705B1 (ko) 1999-03-29 2001-10-29 김덕중 낮은 온저항과 높은 항복전압을 갖는 전력용 반도체소자
US6245610B1 (en) * 1999-09-28 2001-06-12 United Microelectronics Corp. Method of protecting a well at a floating stage
US6819089B2 (en) * 2001-11-09 2004-11-16 Infineon Technologies Ag Power factor correction circuit with high-voltage semiconductor component
US6828609B2 (en) * 2001-11-09 2004-12-07 Infineon Technologies Ag High-voltage semiconductor component
US6979861B2 (en) * 2002-05-30 2005-12-27 Apd Semiconductor, Inc. Power device having reduced reverse bias leakage current

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4916236B1 (ja) * 1970-07-24 1974-04-20
US3711940A (en) * 1971-02-08 1973-01-23 Signetics Corp Method for making mos structure with precisely controlled channel length
JPS5123432B2 (ja) * 1971-08-26 1976-07-16

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01116888U (ja) * 1988-02-01 1989-08-07

Also Published As

Publication number Publication date
JPS52132684A (en) 1977-11-07
FR2349958A1 (fr) 1977-11-25
US4072975A (en) 1978-02-07
FR2349958B1 (ja) 1982-08-13
NL7704633A (nl) 1977-11-01
CA1083262A (en) 1980-08-05
DE2719314A1 (de) 1977-11-17
GB1556276A (en) 1979-11-21

Similar Documents

Publication Publication Date Title
JPS6145396B2 (ja)
JP2577330B2 (ja) 両面ゲ−ト静電誘導サイリスタの製造方法
JPS6084881A (ja) 大電力ｍｏｓ　ｆｅｔとその製造方法
US5100814A (en) Semiconductor device and method of manufacturing the same
JPH05299658A (ja) 半導体装置及びその製造方法
JP3329973B2 (ja) 半導体装置およびその製造方法
JPS5978576A (ja) 半導体装置およびその製造方法
JP3298472B2 (ja) 絶縁ゲート型半導体装置の製造方法
KR810000754B1 (ko) 절연게이트형 전계효과 트랜지스터
JP2000223708A (ja) 半導体装置
JPS6245710B2 (ja)
JPH0368173A (ja) 半導体装置
US5264381A (en) Method of manufacturing a static induction type switching device
JPH0213829B2 (ja)
JP2757872B2 (ja) 半導体装置及びその製造方法
JPH0282534A (ja) 縦型ｍｏｓｆｅｔ及びその製造方法
EP0851487A1 (en) Antimony-phosphor buried layer for a MOs FET or like semiconductor device, and method of fabrication
JPH05175238A (ja) 接合型電界効果トランジスタ
JPS5942979B2 (ja) 半導体装置の製造方法
JPS5855668B2 (ja) 半導体装置の製造方法
JP2765142B2 (ja) 半導体装置の製造方法
JPH0517713B2 (ja)
JPH0387072A (ja) 半導体装置
JPS61187273A (ja) 半導体装置
JPS6238870B2 (ja)