JPH061816B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH061816B2 JP58183431A JP18343183A JPH061816B2 JP H061816 B2 JPH061816 B2 JP H061816B2 JP 58183431 A JP58183431 A JP 58183431A JP 18343183 A JP18343183 A JP 18343183A JP H061816 B2 JPH061816 B2 JP H061816B2
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Description

【発明の詳細な説明】 本発明は縦型構造のMOSFET(以下、パワーMOS FETとい
う)と横型MOSFETとを単一半導体チップに集積化する方
法に関するものである。
従来パワーMOSFETを用いた回路は個別の部品を配線して
形成するか又はパワーMOSFET以外を集積回路といて形成
したものとパワーMOSFET単体とを結線して形成してい
た。かかる構成では製造コストも高くなる上に素子占有
面積も大きくならざるを得なかった。
本発明の目的はパワーMOSFETと横型MOSFETを用いた回路
を単一半導体チップ内に集積回路として形成する方法を
提供することにある。
本発明の半導体装置の製造方法は、一導電型の半導体層
の一主面に他の導電型の第1の半導体領域を選択的に形
成してパワーMOSFETの第1のベース領域と、一導電型の
第1の横型MOSFETのウェル領域と、他の導電型の第2の
横型MOSFETの第1のソース領域及び第1のドレイン領域
とを同時に形成する工程と、第1のベース領域を取り囲
み、かつ第1のベース領域の側面に接する第2のベース
領域と、第1のベース領域内の第2のソース領域と、第
1のドレイン領域内の第2のドレイン領域と、ウェル領
域内の周辺の第2の領域とを他の導電型で第1の半導体
領域より不純物濃度が高く第1の半導体領域よりも浅い
第2の半導体領域を形成することによって同時に形成す
る工程と、少なくとも第2のベース領域内にパワーM0SF
ETのソース領域をウェル領域内に第1の横型MOSFETのソ
ース・ドレイン領域を一導電型で半導体層より不純物濃
度が高く第2の半導体領域よりも浅い第3の半導体領域
を形成することによって同時に形成する工程と、パワー
MOSFETのゲート電極を形成する工程と、第1の横型MOSF
ETのゲート電極を形成する工程と、第2の横型MOSFETの
ゲート電極を形成する工程と、第1の横型MOSFETのソー
ス・ドレイン領域にそれぞれ接続する第1のソース電
極、ドレイン電極を形成する工程と、第2の横型MOSFET
の第2のソース、ドレイン領域にそれぞれ接続する第2
のソース、ドレイン電極を形成する工程と、パワーMOSF
ETのソース領域及び第1の領域に共通に接続する第3の
ソース電極を形成する工程とを有している。
本発明においては、パワーMOSFETと横型MOSFETとを同一
の拡散工程で形成する為に、まず第1の工程として、パ
ワーMOSFETの第1のベース領域と第1の横型MOSFETのウ
ェル領域と第2の横型MOSFETの第1のソース・ドレイン
領域を同時に形成している。
次に第2の工程としてパワーMOSFETの第1のベース領域
を取り囲み側面に接する部分と、第2の横型MOSFETのソ
ース・ドレイン領域内と、第1の横型MOSFETのウェル内
の周辺に、第1の工程の時と同じ導電型で不純物濃度を
高く、深さを浅くした領域を、第1の工程と同様、同時
に形成している。
なお、パワーMOSFETのベース領域を2工程で形成してい
るのは、ゲート付近では不純物濃度が高い半導体領域が
好ましいが比較的低濃度で深い領域を形成することによ
って高耐圧とする為である。また第1の横型MOSFETウェ
ル内周辺の高濃度領域は、チャンネルストッパーとして
の役割を果たす。第2の横型MOSFETの第1のソース・ド
レイン領域内の高濃度領域は、後に電極と接続する為の
オーミックコンタクトである。
第3の工程として、パワーMOSFETの少なくとも第2のベ
ース領域内と第1の横型MOSFETのウェル内に第1、第2
の工程と異なる導電型の不純物濃度が高く第2の工程よ
りも浅い半導体領域を形成する。パワーMOSFETの第2の
ベース領域内のものはソース領域であり、第1の横型MO
SFETのウェル内のものは、ソース・ドレイン領域であ
る。その後、酸化膜及び電極を形成することにより半導
体装置が完成する。尚第1,第2の工程において、新た
なウェル領域とその領域内の電極とのオーミックコンタ
クトとなる高濃度不純物領域を形成すれば、抵抗体も同
一工程にて形成することが可能である。
次に図面を参照して本発明をより詳細に説明する。
図は本発明の一実施例を説明するためのもので、まずN
型のシリコン基板1上にN型のシリコンエピタキシャ
ル層2を形成する。このシリコンエピタキシャル層2に
パワーMOSFETa、抵抗b、PチャンネルMOSFETcおよび
NチャンネルMOSFETdを形成する。
まず、シリコンエピタキシャル層2にP型の深い拡散層
3と拡散層11、ソース領域15、ドレイン領域16、
Pウェル24を同じ拡散工程で形成する。
次に、拡散層3と一部で重なるP型の浅い拡散層5及
び完全に重なる浅いP型の拡散層4とを形成し、これ
らと同じ拡散工程で、拡散層11には電極導出のための
型の拡散層12を形成し、ソース・ドレイン領域1
5,16内には電極導出のための拡散層17,18を形
成し、Pウェル24内には拡散層25,26を形成す
る。ここで拡散層25,26はチャンネルストッパーの
ためにPウェル24内の外辺部を取り囲む様に形成した
ものである。
次に拡散層5及び拡散層4の一部に重なつてN型拡散
層6を形成する。また、Pウェル24内には、Nのソ
ースおよびドレイン領域27,28を形成する。
その後、パワーMOSFETaにおいて、ゲート酸化膜7を拡
散層6,5およびその近辺のシリコンエピタキシャル層
2表面に形成し、その上にゲート電極としての多結晶シ
リコン層8を形成する。多結晶シリコン層8の表面には
酸化膜9を介してソース電極10を形成し、このソース
電極10が拡散層4と6とに接している。また、パワー
MOSFETaのドレインはシリコンエピタキシャル層2とシ
リコン基板1とで構成されシリコン基板1から外部に取
り出されている。
抵抗bにおいては、拡散層12に接続するように、電極
13,14を形成する。PチャンネルMOSFETcにおいて
は、ソース及びドレイン領域15,16間のシリコンエ
ピタキシャル層2表面にはゲート酸化膜19上に多結晶
シリコンのゲート電極20を形成する。ゲート電極20
はさらに酸化膜21でおおう。P型領域17,18に
はソース電極22およびドレイン電極23をそれぞれ抵
抗性接触させる。
NチャンネルMOSFETdにおいては、ソースおよびドレイ
ン領域27,28間のPウェル24表面にはゲート酸化
膜29を介してゲート電極30を形成し、その表面は酸
化膜31でおおう。ソース電極32をソース領域27
と、またドレイン領域33はドレイン領域28と抵抗性
接触させる。
これらパワーMOSFETa、抵抗b、Pチャンネル型MOSFET
cおよびNチャンネル型MOSFETdを互いに配線して回路
を構成する。
このように、本願発明によれば、同じ拡散工程で全ての
素子が形成されており、製造も大変容易で、製造コスト
も通常の集積回路の製造と異なることがなく個別部品で
形成するよりも安い。また集積回路化により回路構成の
小型化もできる。
【図面の簡単な説明】
図は本発明の一実施例を説明するための断面図である。 1…シリコン基板、2…シリコンエピタキシャル層、
3,4,5,6…拡散層、7…ゲート酸化膜、8…多結
晶シリコン層、9…酸化膜、10…ソース電極、11,
12…拡散層、13,14…電極、15…ソース領域、
16…ドレイン領域、17,18…P型領域、19…
ゲート酸化膜、20…多結晶シリコン層、21…酸化
膜、22…ソース電極、23…ドレイン電極、24…P
ウェル、25,26…P領域、27…ソース領域、2
8…ドレイン領域、29…ゲート酸化膜、30…多結晶
シリコン層、31…酸化膜、32…ソース電極、33…
ドレイン電極、a…パワーMOSFET、b…抵抗、c…Pチ
ャンネル型MOSFET、d…Nチャンネル型MOSFET。

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】一導電型の半導体層の一主面に他の導電型
    の第1の半導体領域を選択的に形成して、パワーMOS FE
    Tの第1のベース領域と、一導電型の第1の横型MOS FET
    のウェル領域と、他の導電型の第2の横型MOS FETの第
    1のソース領域及び第1のドレイン領域とを同時に形成
    する工程と、前記第1のベース領域を取り囲み、かつ前
    記第1のベース領域の側面に接する第2のベース領域
    と、前記第1のソース領域内の第2のソース領域と、前
    記第1のドレイン領域内の第2のドレイン領域と、前記
    ウェル領域内の周辺の第2の領域とを前記他の導電型で
    前記第1の半導体領域よりも不純物濃度が高く前記半導
    体領域よりも浅い第2の半導体領域を形成することによ
    って同時に形成する工程と、少なくとも前記第2のベー
    ス領域内に前記パワーMOS FETのソース領域を、前記ウ
    ェル領域内に前記第1の横型MOS FETのソース領域を、
    前記ウェル領域内に前記第1の横型MOS FETのソース、
    ドレイン領域を前記一導電型で前記半導体層より不純物
    濃度が高く前記第2の半導体領域よりも浅い第3の半導
    体領域を形成することによって同時に形成する工程と、
    前記パワーMOS FETのゲート電極を形成する工程と、前
    記第1の横型MOS FETのゲート電極を形成する工程と、
    前記第2の横型MOS FETのゲート電極を形成する工程
    と、前記第1の横型MOS FETのソース、ドレイン領域に
    それぞれ接続する第1のソース電極、ドレイン電極を形
    成する工程と、前記第2の横型MOE FETの第2のソー
    ス、ドレイン領域にそれぞれ接続する第2のソース、ド
    レイン電極を形成する工程と、前記パワーMOS FETの前
    記ソース領域及び前記第1の領域に共通に接続する第3
    のソース電極を形成する工程とを含むことを特徴とする
    半導体装置の製造方法。
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