JPH061816B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH061816B2 JP58183431A JP18343183A JPH061816B2 JP H061816 B2 JPH061816 B2 JP H061816B2 JP 58183431 A JP58183431 A JP 58183431A JP 18343183 A JP18343183 A JP 18343183A JP H061816 B2 JPH061816 B2 JP H061816B2
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Description

【発明の詳細な説明】 本発明は縦型構造のMOSFET（以下、パワーMOS FETとい
う）と横型MOSFETとを単一半導体チップに集積化する方
法に関するものである。
従来パワーMOSFETを用いた回路は個別の部品を配線して
形成するか又はパワーMOSFET以外を集積回路といて形成
したものとパワーMOSFET単体とを結線して形成してい
た。かかる構成では製造コストも高くなる上に素子占有
面積も大きくならざるを得なかった。
本発明の目的はパワーMOSFETと横型MOSFETを用いた回路
を単一半導体チップ内に集積回路として形成する方法を
提供することにある。
本発明の半導体装置の製造方法は、一導電型の半導体層
の一主面に他の導電型の第１の半導体領域を選択的に形
成してパワーMOSFETの第１のベース領域と、一導電型の
第１の横型MOSFETのウェル領域と、他の導電型の第２の
横型MOSFETの第１のソース領域及び第１のドレイン領域
とを同時に形成する工程と、第１のベース領域を取り囲
み、かつ第１のベース領域の側面に接する第２のベース
領域と、第１のベース領域内の第２のソース領域と、第
１のドレイン領域内の第２のドレイン領域と、ウェル領
域内の周辺の第２の領域とを他の導電型で第１の半導体
領域より不純物濃度が高く第１の半導体領域よりも浅い
第２の半導体領域を形成することによって同時に形成す
る工程と、少なくとも第２のベース領域内にパワーM0SF
ETのソース領域をウェル領域内に第１の横型MOSFETのソ
ース・ドレイン領域を一導電型で半導体層より不純物濃
度が高く第２の半導体領域よりも浅い第３の半導体領域
を形成することによって同時に形成する工程と、パワー
MOSFETのゲート電極を形成する工程と、第１の横型MOSF
ETのゲート電極を形成する工程と、第２の横型MOSFETの
ゲート電極を形成する工程と、第１の横型MOSFETのソー
ス・ドレイン領域にそれぞれ接続する第１のソース電
極、ドレイン電極を形成する工程と、第２の横型MOSFET
の第２のソース、ドレイン領域にそれぞれ接続する第２
のソース、ドレイン電極を形成する工程と、パワーMOSF
ETのソース領域及び第１の領域に共通に接続する第３の
ソース電極を形成する工程とを有している。
本発明においては、パワーMOSFETと横型MOSFETとを同一
の拡散工程で形成する為に、まず第１の工程として、パ
ワーMOSFETの第１のベース領域と第１の横型MOSFETのウ
ェル領域と第２の横型MOSFETの第１のソース・ドレイン
領域を同時に形成している。
次に第２の工程としてパワーMOSFETの第１のベース領域
を取り囲み側面に接する部分と、第２の横型MOSFETのソ
ース・ドレイン領域内と、第１の横型MOSFETのウェル内
の周辺に、第１の工程の時と同じ導電型で不純物濃度を
高く、深さを浅くした領域を、第１の工程と同様、同時
に形成している。
なお、パワーMOSFETのベース領域を２工程で形成してい
るのは、ゲート付近では不純物濃度が高い半導体領域が
好ましいが比較的低濃度で深い領域を形成することによ
って高耐圧とする為である。また第１の横型MOSFETウェ
ル内周辺の高濃度領域は、チャンネルストッパーとして
の役割を果たす。第２の横型MOSFETの第１のソース・ド
レイン領域内の高濃度領域は、後に電極と接続する為の
オーミックコンタクトである。
第３の工程として、パワーMOSFETの少なくとも第２のベ
ース領域内と第１の横型MOSFETのウェル内に第１、第２
の工程と異なる導電型の不純物濃度が高く第２の工程よ
りも浅い半導体領域を形成する。パワーMOSFETの第２の
ベース領域内のものはソース領域であり、第１の横型MO
SFETのウェル内のものは、ソース・ドレイン領域であ
る。その後、酸化膜及び電極を形成することにより半導
体装置が完成する。尚第１，第２の工程において、新た
なウェル領域とその領域内の電極とのオーミックコンタ
クトとなる高濃度不純物領域を形成すれば、抵抗体も同
一工程にて形成することが可能である。
次に図面を参照して本発明をより詳細に説明する。
図は本発明の一実施例を説明するためのもので、まずＮ
＋型のシリコン基板１上にＮ型のシリコンエピタキシャ
ル層２を形成する。このシリコンエピタキシャル層２に
パワーMOSFETａ、抵抗ｂ、ＰチャンネルMOSFETｃおよび
ＮチャンネルMOSFETｄを形成する。
まず、シリコンエピタキシャル層２にＰ型の深い拡散層
３と拡散層１１、ソース領域１５、ドレイン領域１６、
Ｐウェル２４を同じ拡散工程で形成する。
次に、拡散層３と一部で重なるＰ＋型の浅い拡散層５及
び完全に重なる浅いＰ＋型の拡散層４とを形成し、これ
らと同じ拡散工程で、拡散層１１には電極導出のための
Ｐ＋型の拡散層１２を形成し、ソース・ドレイン領域１
５，１６内には電極導出のための拡散層１７，１８を形
成し、Ｐウェル２４内には拡散層２５，２６を形成す
る。ここで拡散層２５，２６はチャンネルストッパーの
ためにＰウェル２４内の外辺部を取り囲む様に形成した
ものである。
次に拡散層５及び拡散層４の一部に重なつてＮ＋型拡散
層６を形成する。また、Ｐウェル２４内には、Ｎ＋のソ
ースおよびドレイン領域２７，２８を形成する。
その後、パワーMOSFETａにおいて、ゲート酸化膜７を拡
散層６，５およびその近辺のシリコンエピタキシャル層
２表面に形成し、その上にゲート電極としての多結晶シ
リコン層８を形成する。多結晶シリコン層８の表面には
酸化膜９を介してソース電極１０を形成し、このソース
電極１０が拡散層４と６とに接している。また、パワー
MOSFETａのドレインはシリコンエピタキシャル層２とシ
リコン基板１とで構成されシリコン基板１から外部に取
り出されている。
抵抗ｂにおいては、拡散層１２に接続するように、電極
１３，１４を形成する。ＰチャンネルMOSFETｃにおいて
は、ソース及びドレイン領域１５，１６間のシリコンエ
ピタキシャル層２表面にはゲート酸化膜１９上に多結晶
シリコンのゲート電極２０を形成する。ゲート電極２０
はさらに酸化膜２１でおおう。Ｐ＋型領域１７，１８に
はソース電極２２およびドレイン電極２３をそれぞれ抵
抗性接触させる。
ＮチャンネルMOSFETｄにおいては、ソースおよびドレイ
ン領域２７，２８間のＰウェル２４表面にはゲート酸化
膜２９を介してゲート電極３０を形成し、その表面は酸
化膜３１でおおう。ソース電極３２をソース領域２７
と、またドレイン領域３３はドレイン領域２８と抵抗性
接触させる。
これらパワーMOSFETａ、抵抗ｂ、Ｐチャンネル型MOSFET
ｃおよびＮチャンネル型MOSFETｄを互いに配線して回路
を構成する。
このように、本願発明によれば、同じ拡散工程で全ての
素子が形成されており、製造も大変容易で、製造コスト
も通常の集積回路の製造と異なることがなく個別部品で
形成するよりも安い。また集積回路化により回路構成の
小型化もできる。
【図面の簡単な説明】
図は本発明の一実施例を説明するための断面図である。 １…シリコン基板、２…シリコンエピタキシャル層、
３，４，５，６…拡散層、７…ゲート酸化膜、８…多結
晶シリコン層、９…酸化膜、１０…ソース電極、１１，
１２…拡散層、１３，１４…電極、１５…ソース領域、
１６…ドレイン領域、１７，１８…Ｐ＋型領域、１９…
ゲート酸化膜、２０…多結晶シリコン層、２１…酸化
膜、２２…ソース電極、２３…ドレイン電極、２４…Ｐ
ウェル、２５，２６…Ｐ＋領域、２７…ソース領域、２
８…ドレイン領域、２９…ゲート酸化膜、３０…多結晶
シリコン層、３１…酸化膜、３２…ソース電極、３３…
ドレイン電極、ａ…パワーMOSFET、ｂ…抵抗、ｃ…Ｐチ
ャンネル型MOSFET、ｄ…Ｎチャンネル型MOSFET。

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】一導電型の半導体層の一主面に他の導電型
    の第１の半導体領域を選択的に形成して、パワーMOS FE
    Tの第１のベース領域と、一導電型の第１の横型MOS FET
    のウェル領域と、他の導電型の第２の横型MOS FETの第
    １のソース領域及び第１のドレイン領域とを同時に形成
    する工程と、前記第１のベース領域を取り囲み、かつ前
    記第１のベース領域の側面に接する第２のベース領域
    と、前記第１のソース領域内の第２のソース領域と、前
    記第１のドレイン領域内の第２のドレイン領域と、前記
    ウェル領域内の周辺の第２の領域とを前記他の導電型で
    前記第１の半導体領域よりも不純物濃度が高く前記半導
    体領域よりも浅い第２の半導体領域を形成することによ
    って同時に形成する工程と、少なくとも前記第２のベー
    ス領域内に前記パワーMOS FETのソース領域を、前記ウ
    ェル領域内に前記第１の横型MOS FETのソース領域を、
    前記ウェル領域内に前記第１の横型MOS FETのソース、
    ドレイン領域を前記一導電型で前記半導体層より不純物
    濃度が高く前記第２の半導体領域よりも浅い第３の半導
    体領域を形成することによって同時に形成する工程と、
    前記パワーMOS FETのゲート電極を形成する工程と、前
    記第１の横型MOS FETのゲート電極を形成する工程と、
    前記第２の横型MOS FETのゲート電極を形成する工程
    と、前記第１の横型MOS FETのソース、ドレイン領域に
    それぞれ接続する第１のソース電極、ドレイン電極を形
    成する工程と、前記第２の横型MOE FETの第２のソー
    ス、ドレイン領域にそれぞれ接続する第２のソース、ド
    レイン電極を形成する工程と、前記パワーMOS FETの前
    記ソース領域及び前記第１の領域に共通に接続する第３
    のソース電極を形成する工程とを含むことを特徴とする
    半導体装置の製造方法。
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