JP3041043B2 - パワーｍｏｓｆｅｔトランジスタ回路 - Google Patents

パワーｍｏｓｆｅｔトランジスタ回路

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JP3041043B2 JP3501504A JP50150491A JP3041043B2 JP 3041043 B2 JP3041043 B2 JP 3041043B2 JP 3501504 A JP3501504 A JP 3501504A JP 50150491 A JP50150491 A JP 50150491A JP 3041043 B2 JP3041043 B2 JP 3041043B2
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ウィトゥリー・ジュニア・カール・フランク
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Description

【発明の詳細な説明】 技術分野 本発明は、パワーMOSFETトランジスタ回路に関し、特
に、電源への負荷中の直接短絡に対してトランジスタを
保護するための集積回路を有するパワーMOSFETトランジ
スタに関する。
背景技術 パワーMOSFETトランジスタの１つのタイプは垂直拡散
MOS（VDMOS）トランジスタである。かかるパワーMOSFET
トランジスタは、発明の名称「GATE SHIELD STRUCTUR
E FOR POWER MOS DEVICE」で1986年12月23日付けの
ニィールソン（J.M.S.Neilson）の米国特許第4,631,564
号に記載されている。
第１図に示したように、VDMOSトランジスタ10は基本
的に第１及び第２の対向主表面14と16を有するN-型のよ
うな１つの伝導形式の半導体材料の基板12からなる。第
２の主表面16にN+型のような１つの伝導形式の比較的高
導電率領域18（ドレーン領域と呼ばれる）が配置されて
いる。N+型ドレーン領域18に、第１の主表面14に延在す
るN-型延在ドレーン領域20が隣接している。
P-型のような逆伝導形式の複数の軽ドープド・ボデー
領域22が第１の表面から基板12内へ延在している。第１
の表面14における各ボデー領域22は六角形である。各ボ
デー領域22の境界内で第１の表明14から基板12内へN+型
のような１の伝導形式のソース領域24が延在している。
第１の表面において、各ソース領域24も六角形であっ
て、各ソース領域24の線部は第１の表面14においてチャ
ネル領域26の長さおよび幅を画定すべくそのそれぞれの
ボデー領域22の線部から一定の間隔を保っている。各ソ
ース領域24は環状である。そしてP+型補助ボデー領域28
はボデー領域22内のソース領域内に典型的にボデー領域
22の深さよりも大きい深さに延在している。
第１の表面14上のチャネル領域26の上には、表面14上
のゲート絶縁体30と該ゲート絶縁体30上のゲート電極32
からなる被絶縁ゲート電極が配置される。ゲート絶縁体
30は典型的に約500〜2000Åの厚さ範囲の二酸化ケイ素
からなり、ゲート電極32は典型的にドープされた多結晶
シリコンからなる。典型的にケイ酸塩ガラスからなる絶
縁層34は、ゲート電極32を上層から電気的に絶縁するた
めにゲート電極32の上にくる。ソース領域36は絶縁層34
の上にあって、ソース領域および補助ボデー領域と接触
するために第１の層14と接触する。ドレーン電極38は第
２の表面16上の高導電率領域18と接触する。ゲート電極
32への外部電気接触は、典型的に金属からなるゲート・
ボンド・パッド40によって行われる。
パワーMOSFETトランジスタの用途によって、電源の負
荷中の直接短絡に対してトランジスタを保護することが
望ましい場合がある。このために、パワーMOSFETに電流
制限回路（限流回路）が使用されてきた。第２図は、こ
のために使用されてきた回路の１つを示す。その回路は
回路のゲートと電源端子間のツェナーダイオードD1から
なる。バイポーラトランジスタQ1はそのコレクタをパワ
ーMOSFETQ2のゲートに接続し、そのエミッタを回路の電
源端子に接続している。バイポーラトランジスタQ1のベ
ースはMOSFETQ2の電源へ接続されている。電流検知抵抗
器R1imは、バイポーラトランジスタQ1のベースとエミッ
タを横断してMOSFETQ2の電源および回路の電源端子へ接
続される。抵抗器RgはMOSFETQ2のゲートと回路のゲート
端子間に接続されて、入力rc回路網の時定数を変えるこ
とによってデバイスの切換え速度を調整させる。ダイオ
ードD2はMOSFETQ2に形成された寄生ダイオードである。
この電流制限回路の操作において、ツェナーダイオー
ドD1はパワーMOSFETを静電放電から保護するために使用
される。制限抵抗器R1im間の電圧が十分大きくてバイポ
ーラトランジスタQ1のベース−エミッタ接合部分間の電
圧を与えてトランジスタQ1をターンオンできるように、
パワーMOSFETQ2における負荷電流が十分大きいときに電
流制限が得られる。トランジスタQ1がターンオンされる
と、パワーMOSFETQ2のゲート電圧はバイポーラトランジ
スタQ1を通して低下され、そして負荷電流が制限され
る。しかしながら、この電流制限回路に伴う問題点は、
電流制限抵抗器R1im間の電力が極めて高くなってその抵
抗器を加熱して回路の動作に悪影響を与えることであ
る。
従って、パワー制限抵抗器間のパワー損失がかなり低
い電流制限回路をパワーMOSFETに設けることが望まし
い。また、パワーMOSFETに集積できると共に、パワーMO
SFETの製造法と同一の方法を用いて作ることができる電
流制限回路をパワーMOSFETに設けることが望ましい。
発明の開示 本発明は、パワーMOSFETのソース領域のあるものが他
のソース領域の全てを接続する第１又は主ソース電極か
ら一定の間隔を有すると共に電気的に絶縁されている第
２のソース電極によって一緒に接続されているパワーMO
SFETに関する。これは、MOSFETの残りの部分よりも著し
く少数のソース領域を含む検知又はパイロット・グルー
プのソース領域を備えたMOSFETを提供する。
電流制限回路はMOSFETの第２のソース電極とゲート電
極間に接続されるので、電流制限回路はMOSFETに関係し
た電力の小部分しか消費しない。
さらに詳しくは、本発明は、第１および第２の対向表
面を有する１つの伝導形式の半導体材料の基板からなる
パワーMOSFETに関する。それらの表面間の基板にドレー
ン領域が延在する。逆の伝導形式の複数のボデー領域が
第１の表面から基板内へ延在し、１つの伝導形式の別の
ソース領域が各ボデー領域内の第１の表面から基板内へ
延在する。各ソース領域と第１の表面との切片は、その
それぞれのボデー領域と第１の表面との切片から一定の
間隔を有して、それらの間にチャネル領域を形成する。
導電性ゲートが第１の表面上にあって該第１の表面から
絶縁され、チャネル領域の上に延在する。第１の導電性
電極がゲートの上に延在して該ゲートから絶縁され、ソ
ース領域の一部と接触する。第２の導電性電極がゲート
の上に延在してゲートから絶縁され、第１の部分におけ
るよりも少数のソース領域を含むソース領域の第２の部
分と接触する。電流制限回路は第２の導電性電極とゲー
ト間に接続される。
図面の簡単な説明 第１図は従来技術のパワーMOSFETの一部分の斜視図で
ある。第２図は、従来技術のパワーMOSFET用電流制限回
路の略回路図である。第３図は、本発明のパワーMOSFET
の平面図である。第４図は、第３図に示したパワーMOSF
ETの一部分の拡大平面図である。第５図は、さらに第４
図に示したパワーMOSFETの一部分の拡大平面図である。
第６図は、第５図の線６−６についての断面図である。
第７図は、第５図の線７−７についての断面図である。
第８図は、第４図の線８−８についての断面図である。
第９図は、本発明のMOSFETの略回路図である。
発明の実施するための最良の形態 第３図と第６図に示すように、本発明のパワーMOSFET
42は第１図に示したVDMOS10に類似し、対向する第１お
よび第２の表面46と48を有するシリコンのような半導体
材料の基板44からなる。第２の表面48にはN+型で示した
１つの伝導形式の比較的高導電率領域50（ドレーン領域
と呼ぶ）が配置される。ドレーン領域50に隣接し、第１
の表面46へ延在するのは、N-型として示した１つの伝導
形式の低導電率領域（延在ドレーン領域と呼ぶ）であ
る。P-型として示した逆伝導形式の定間隔をもった複数
の低導電率ボデー領域54が第１の表面46から基板44内へ
延在している。各ボデー領域54は延在ドレーン領域52と
ボデー／ドレーン領域PN接合部を形成する。その第１の
表面46との切片（インタセプト）は六角形である。ボデ
ー領域54は第１の表面に沿って行と列に配列される。各
ボデー領域54の境界内で第１の表面46から基板44内に延
在するのは、N+型として示した１つの伝導形式の高導電
率ソース領域58であって、それはそのそれぞれのボデー
領域54とソース／ボデーPN接合部を形成する。各ソース
領域58とその関連ボデー領域54は一般にソース／ボデー
・セルと呼ばれる。第４図と第５図はソース／ボデー・
セルの全てを示していないが、ソース／ボデー・セルは
第３図に示したように基板全体に渡って延在することを
理解すべきである。それぞれのソース／ボデーPN接合部
60は第１の表面46においてそれぞれのボデー／ドレーン
PN接合部56から一定の間隔を保って、第１の表面46にお
けるボデー領域54でのチャネル領域62の長さおよび幅を
画定する。ソース領域58は環状であって、ソース／ボデ
ーPN接合部60の外側部は対応するボデー／ドレーンPN接
合部56のインタセプトと同心である六角形の形で第１の
表面46をインタセプトする。第１の表面46から各ボデー
領域54の中心部に延在し、環状ソース領域58に囲まれる
のは、P+型で示した逆伝導形式の高導電性の補助ボデー
領域である。補助ボデー領域64は、典型的にボデー領域
54の深さよりも大きい深さまで延在する。
第１の表面46上でチャネル領域62の上に、第１の表面
46上のゲート絶縁体66とゲート絶縁体66上のゲート電極
68からなる被絶縁ゲート電極が配置されている。ゲート
絶縁体66は典型的に約500〜2000Åの厚さ範囲の二酸化
ケイ素からなり、ゲート電極68は典型的にドープされた
多結晶シリコンからなる。典型的に、リンケイ酸塩ガラ
ス（PSG），ホウケイ酸塩ガラス（BSG）又はホウリンケ
イ酸塩ガラス（BPSG）のようなケイ酸塩ガラスからなる
絶縁層70がゲート電極68の上に載って、電極をオーバー
レイ層から電気的に絶縁する。第１のソース電極72は絶
縁層70の上に載って、ソース／ボデー・セルの第１の部
分のソース領域58と補助ボデー領域64と接触する。第２
のソース電極74が絶縁層70の上にきて、ソース／ボデー
・セルの第２の部分のソース領域58と補助ボデー領域64
と接触する。第２の部分に含まれるソース／ボデー・セ
ルの数は第１の部分におけるソース／ボデー・セルの数
より著しく少ない。典型的に、第２のソース電極74と接
触した第２の部分のソース／ボデー・セルの数は基板44
におけるソース／ボデー・セルの全数の約1/250であ
る。ソース／ボデー・セルの第２の部分は「パイロッ
ト」部分と呼ばれる。第１のソース電極72は、典型的
に、ソース／ボデー・セルを含まない第１の表面の１部
の上にくるソース接触パッド76へ延在する。ドレーン電
極78は第２の表面48の上にあってドレーン領域50と接触
する。
第３図，第４図及び第８図に示したように、Ｐ型とし
て示した逆の伝導形式の第１のウェル領域（well）80
は、いずれのソース／ボデー・セルを含まない第１の表
面46の部分の第１の表面46から基板44内へ延在する。Ｎ
型として示した１つの伝導形式の領域82は、第１の凹部
80内の第１の表面46から基板44内へ延在する。領域82は
ウェル領域80にツェナーダイオードD1を形成する設計に
なっている。典型的に金属のゲート・ボンドパッド88
は、ソース／ボデー・セルを含まず、第１のウェル領域
80を含み絶縁層70によって絶縁されている第１の表面44
の領域の上にくる。ゲート・ボンドパッド88は絶縁層70
における開口86に延在してツェナーダイオードD1の領域
82と接触する。
第４図，第５図および第７図に示したように、Ｐ型と
して示した逆の伝導形式の第２のウェル領域92は、ソー
ス／ボデー・セルを含まず、ツェナーダイオードD1を含
む第１の表面46の領域から一定の間隔を有する第１の表
面46の別の領域における第１の表面46から基板44内へ延
在する。Ｎ型として示した１つの伝導形式の複数の小領
域94は、第２のウェル領域内の第１の表面46から基板44
内へ延在する。Ｎ型として示した１つの伝導形式のより
大きな領域96は、第２のウェル領域92内の第１の表面46
から基板44内へ延在して、小領域94を囲む。ウェル領域
92と領域94および96は横バイポーラトランジスタQ1を形
成する。そしてその中で小領域94はエミッタであり、大
きい領域96はコレクタそしてウェル領域92はベースであ
る。絶縁層70が第２のウェル領域92の上に延在する。第
１のソース電極72は絶縁層70の開口100を介して延在し
てエミッタ領域94と接触し、コレクタ接点102は絶縁層7
0の開口104全体に延在してコレクタ領域と接触する。
第２のウェル領域92の上および絶縁層66の上に、レジ
スタRpを形成するドープされた多結晶シリコンの一定間
隔を保った複数の平行な狭いストリップ106が配置され
る。レジスタ・ストリップ106は絶縁層70によって被覆
されている。第２のソース電極74は第２のウェル領域に
および絶縁層70の開口108を介して延在して、その１端
でレジスタ・ストリップ106と接触する。第２のソース
電極74も絶縁層70の開口110を介して延在し、それによ
って第２のソース電極74をバイポーラトランジスタQ1の
ベースへ接触させる。第１のソース電極72は第２のウェ
ル領域92の上におよび絶縁層70の開口112を介して延在
して、その端部から一定間隔を有するレジスタ・ストリ
ップ106と接触する。第１のソース電極72もバイポーラ
トランジスタQ1のエミッタ接点98に接触する。ドープさ
れた多結晶シリコンのストリップ114は第１の表面46の
上に延在すると共に、第１のウェル領域80と第２のウェ
ル領域92間のソース／ボデー・セルを含まない第１の表
面46の領域を横断して第１の表面46から絶縁されてい
る。ストリップ114はレジスタRgを形成する。レジスタ
ストリップ114の一端は、ツェナーダイオードD1の片側
へ接続すべく第１のウェル領域80の上のゲート・ボンド
パッド88の部分へ接続される。レジスタ・ストリップ11
4の他端において、レジスタRgの他端がパワートランジ
スタQ2のゲートに接続されるように、接続体116はゲー
ト電極68へ延在すると共に該ゲート電極と接触する。接
続体116もレジスタRgがバイポーラトランジスタQ1のコ
レクタへ接続されるようにコレクタ接点102と接続して
いる。
上記の構造は、第９図に示したように限流回路を有す
るパワーMOSFETを提供する。第１のウェル領域80におけ
るＮ型領域82によって形成されたツェナーダイオードD1
は片側をゲートパッド88へ接続し、別側を第１のウェル
領域80を通して第１のソース電極72へ接続している。ス
トリップ114によって形成されたレジスタスRgの１端は
ゲート・ボンドパッド88へ接続され、レジスタスRgの他
端は接続体116によってパワーMOSFETQ2のゲート電極68,
およびコネクタ接点102を介してバイポーラトランジス
タQ1のコレクタへ接続される。第２のウェル領域92によ
って形成されたバイポーラトランジスタのベースは、第
２のソース電極74を介してソース／ボデー・セルのパイ
ロット部分のソース領域58へ接続される。バイポーラト
ランジスタQ1のベースおよびソース／ボデー・セルのパ
イロット部分のソース領域58も第２のソース電極74によ
ってレジスタスRpを形成するレジスタ・ストリップ106
の一端へ接続される。レジスタスRpの他端は第１のソー
ス電極72によってソース／ボデー・セルの第１の部分の
ソース領域58および電極パッド76のソースへ接続され
る。ソース／ボデー・セルの第１の部分のソース領域58
も第１のソース電極72によって、エミッタ接点98を介し
てバイポーラトランジスタQ1のエミッタ94およびツェナ
ーダイオードD1の別側へ接続される。ダイオードD2およ
びD3はパワーMOSFET構造物に形成された寄生であって、
デバイスになだれ電圧値を与える。
従って、本発明のパワーMOSFET42において、限流回路
はパワーMOSFETQ2のゲートとソース／ボデー・セルのパ
イロット部分のソース領域を横断して接続される。限流
回路は第２図に示した限流回路について記載したように
動作する。しかしながら、その回路はソース／ボデー・
セルのパイロット部分を横断して接続され、それがMOSF
ETにおけるセルの全数より著しく少ないセルを含むか
ら、バイポーラトランジスタQ1をターンオンするために
レジスタRp内を流れる電流は極めて小さい。従って、レ
ジスタRp内のワット損は極めて小さい。パワーMOSFET全
体に含まれるソース／ボデー・セルの数の1/250を含有
するパイロット部分を有するパワーMOSFETの場合のレジ
スタRp内のワット損は1/250になる。
パワーMOSFET42は、組み込まれた限流回路の種々の構
成要素を有するけれども、パワーMOSFETを作る標準の方
法の工程を用いて製造することができる。例えば、Ｐ型
伝導性の第１および第２のウェル領域80と92はＰ型伝導
性ボデー領域54と同時に成形される。ツェナーダイオー
ドD1のＮ型領域82およびバイポーラトランジスタQ1のＮ
型エミッタおよびコレクタ領域94と96はＮ型伝導性ソー
ス領域58と同時に成形される。レジスタRpを形成するス
トリップ106およびレジスタRgを形成するストリップ114
は、ゲート電極68を形成する同一のドープ多結晶シリコ
ン層から形成される。第２のソース電極74は第１のソー
ス電極72を形成する同じ層の伝導性材料から成形され
る。従って、限流回路を有するパワーMOSFET42を作るの
にさらに余分の工程を必要としない。
従って、本発明によってパワーMOSFETを含有する同一
基板に限流回路を形成しているパワーMOSFETが提供され
る。限流回路はMOSFETのソース領域のパイロット部分と
ゲート電極間に接続されるので、限流回路内で損失され
る電力は従来の回路に比べて著しく低下する。また、限
流回路はパワーMOSFETを作るために通常使用される工程
と同一工程を用いてパワーMOSFETに形成することができ
るので、限流回路をもったMOSFETの製造コストがパワー
MOSFETのみの製造コストに比べて実質的に増さない。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウィトゥリー・ジュニア・カール・フラ ンク アメリカ合衆国、ペンシルバニア州 18222、ドラムス、ボックス 1120、ア ールディー ２ (72)発明者 ネイルソン・ジョン・マーニング・サビ ッジ アメリカ合衆国、ペンシルバニア州 19403、ノーリスタウン、エジプト ロ ード 2620 (72)発明者 ジョーンズ・フレデリック・ピーター アメリカ合衆国、ペンシルバニア州 18707、マウンテントップ、ループ ロ ード （番地なし) (56)参考文献 特開 昭64−66970（ＪＰ，Ａ) 特開 昭63−265470（ＪＰ，Ａ) 特開 昭62−143450（ＪＰ，Ａ) 特開 平３−66169（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】第１および第２の表面（46,48）を有する
    １導電型の半導体材料の基板（44）と、 前記第１および第２の表面の間の前記基板（44）を通し
    て伸びるドレーン領域（50）と、 前記第１の表面（46）において前記基板（44）に間隔的
    に形成された逆導電型の複数のボデー領域（54）であっ
    て、それぞれがドレーン領域との間でボデー／ドレーン
    接合56を形成する複数のボデー領域（54）と、 前記第１の表面（46）の各ボデー領域（54）内において
    前記基板（44）に形成された１導電型のソース領域（5
    8）であって、前記第１の表面（46）に沿ってチャネル
    領域（62）を形成するように各ボデー領域のボデー／ド
    レーン接合（56）と間隔を有するそれぞれのボデー領域
    とソース／ボデー接合（60）を形成し、かつ、それぞれ
    のボデー領域（54）とともにソース／ボデーセルを形成
    するソース領域（58）と、 前記第１の表面（46）上においてそれから絶縁されてチ
    ャネル領域（62）にかかるように形成された導電性ゲー
    ト（68）と、 前記ゲート（68）上においてそれから絶縁されるととも
    に第１の部分のソース／ボデーセルに接触した第１の導
    電性電極（72）と、 前記ゲート（68）においてそれから絶縁されるとともに
    個数が前記第１の部分より少ない第２の部分のソース／
    ボデーセルに接触した第２の導電性電極（74）と、 コレクタ領域、エミッタ領域、およびベース領域を有し
    て前記基板の前記第１表面に形成されたバイポーラトラ
    ンジスタ（Q1）とを有するパワーMOSトランジスタにお
    いて、 前記基板の前記第１の表面に形成され、逆導電型の第１
    および第２の領域を有するツェナーダイオード（D1）で
    あって、前記基板（44）の前記第１の表面（46）に形成
    された逆導電型の第１のウェル領域（80）と、前記ウェ
    ル領域（80）内において前記第１の表面（46）に形成さ
    れた１導電型の領域（82）を有するツェナーダイオード
    （D1）と、 前記第１の表面上においてそれから絶縁された第１およ
    び第２の抵抗（Rg、Rp）であって、前記第１の表面（4
    6）上においてそれから絶縁された部分導電性材料のス
    トリップ（106,114）を含み、第２の抵抗（Rp）を形成
    するストリップ（106）はバイポーラトランジスタ（Q
    1）を含む逆導電型の第２のウェル領域（92）の上に位
    置するように構成された第１および第２の抵抗（Rg、R
    p）とを含み、 前記第１の抵抗（Rg）の一端はツェナーダイオード（D
    1）の片側に接続され、前記第１の抵抗（Rg）の他端は
    バイポーラトランジスタ（Q1）のコレクタとゲート（6
    8）に接続され、 前記第２の抵抗（Rp）の一端はバイポーラトランジスタ
    （Q1）のベースと第２の電極（74）に接続され、 バイポーラトランジスタ（Q1）のエミッタはツェナーダ
    イオード（D1）の他端と第１の電極（72）に接続されて
    いることを特徴とするパワーMOSトランジスタ。
  2. 【請求項２】前記バイポーラトランジスタ（Q1）はベー
    スとして作用するように前記基板（44）の前記第１の表
    面（46）に形成された逆導電型の前記第２のウェル領域
    （92）と、コレクタとして作用するように前記第２のウ
    ェル領域（92）内において前記基板（44）の前記第１の
    表面（46）に形成された１導電型の少くとも１つの領域
    （96）と、エミッタとして作用するように前記第２のウ
    ェル領域（92）内において前記基板（44）の前記第１の
    表面（46）に形成された１導電型の少くとも１つの領域
    （94）を有する請求の範囲１記載のパワーMOSトランジ
    スタ。
  3. 【請求項３】前記バイポーラトランジスタ（Q1）は前記
    ベース領域（92）において間隔を有して形成されたエミ
    ッタ領域（94）と、前記エミッタ領域（94）を包囲する
    コレクタ領域（96）を有する請求の範囲２記載のパワ−
    MOSトランジスタ。
  4. 【請求項４】前記第２の抵抗（Rp）は複数の導電性材料
    の間隔を有した複数のストリップ（106）を含む請求の
    範囲１〜３の１つに記載のパワ−MOSトランジスタ。
  5. 【請求項５】前記第１の抵抗（Rg）を形成するストリッ
    プ（114）は２つのウェル領域（80,92）の間に伸びる構
    成の請求の範囲１〜４の１つに記載のパワ−MOSトラン
    ジスタ。
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