JP2500802B2

JP2500802B2 - 半導体装置

Info

Publication number: JP2500802B2
Application number: JP60174138A
Authority: JP
Inventors: 一幸宮沢; 泰紀山口; 洋川本
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1985-08-09
Filing date: 1985-08-09
Publication date: 1996-05-29
Anticipated expiration: 2011-05-29
Also published as: JPS6235663A

Description

【発明の詳細な説明】〔技術分野〕本発明は、半導体装置に関し、特に半導体装置の入力
保護回路に適用して有効な技術に関するものである。

〔背景技術〕

半導体基板に形成される集積回路を半導体装置の外部
からのサージ電圧から保護するために、入力用のボンデ
ィングパッドと内部回路の入力terminalとの間に入力保
護回路（静電破壊防止回路）が設けられている。

入力保護回路はボンディングパッドに入る外部サージ
電圧の値を、N⁺型半導体領域からなる保護抵抗、および
クランプ用MOSFETによって順次下げている。これによっ
て、入力保護回路は、内部回路の入力部MOSFETのゲード
電極にかかる電圧をゲート絶縁膜の破壊電圧以下に抑え
ている。保護抵抗を形成するN⁺型半導体領域と半導体基
板との接合の逆方向ブレークダウン電圧が例えば約25
V、そしてクランプ用MOSFETのサーフェスブレークダウ
ン電圧が例えば約十数Ｖである。このため入力部のMOSF
ETのゲート電極に印加される電圧はゲート絶縁膜の破壊
電圧例えば約30V以下となる。したがって、外部サージ
電圧によって内部回路が破壊されることはない。

入力保護回路には、上記のように、外部サージ電圧が
直接印加されるので、それ自体の破壊電圧を十分高くす
る必要がある。

なお、入力保護回路については、たとえば、日経マグ
ロウヒル社、日経エレクトロニクス、1983年１月31日
号、p138に示されている。

本発明者は、入力保護回路の破壊電圧を向上させるた
めには、入力ボンディングパッドが保護抵抗である半導
体領域に接続する部分（入力コンタクト部）における接
合の破壊電圧を向上させれば良いことを見出した。しか
しながら、さらに本発明者が検討したところによれば、
入力コンタクト部の破壊電圧を向上させた場合には外部
サージ電圧（電流）のエネルギーは逃げ場がないので保
護抵抗を形成する半導体領域に流れ込み、この結果保護
抵抗を破壊する。本発明者は、入力コンタクト部からの
エネルギーを他の領域に逃がすために、入力コンタタク
ト部に寄生MOSFETを形成することを試みた。しかし、こ
の場合、寄生MOSFET自体が、大電流が流れることによっ
て、電流破壊し易いという問題点がある。

〔発明の目的〕

本発明の目的は、外部から加えられたエネルギによる
破壊の生ずる電圧を向上した半導体装置を提供すること
にある。

本発明の目的は、入力保護回路に入る外部からのエネ
ルギーを素子破壊を伴なわずに入力保護回路の外部に逃
がすことのできる半導体装置を提供することにある。

本発明の他の目的は、前記目的を達成すると共に、集
積度を向上できる半導体装置を提供することにある。

本発明の前記ならびにそのほかの目的と新規な特徴
は、本明細書の記述および添付図面からあきらかになる
であろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記のとおりである。

ボンディングパッドにスイッチ素子例えばラテラルト
ランジスタ又はMOSFET（gate insulated type field ef
fect transistor）が接続される。これらのコレクタま
たはエミッタ領域、ソースまたはドレイン領域は、内部
回路を構成するMOSFETのソースまたはドレイン領域より
深くかつ低い不純物濃度の半導体領域からなる。これら
のコレクタまたはエミッタ領域、ソースまたはドレイン
領域は、入力保護回路の抵抗の破壊を防止し、かつ、寄
生のラテラルトランジスタまたはMISFETの破壊をも防止
する。

〔第１実施例〕以下本発明の半導体装置の第１実施例を第１図から第
3B図を参照して説明する。第１図は第１実施例の電気的
等価回路を示し、第２図は第１実施例の平面図、第3A図
は第２図の切断線III−IIIに沿う断面図である。また、
第3B図は、半導体基板上では前記第２図の下方に相当す
る位置を示しており、第２図のIII−III線と平行な線に
沿った断面を示す断面図である。

第１図において、符号１は信号入力用のボンディング
パッドを示す。符号２は内部回路を示す。内部回路２
は、ＮチャネルMOSFETQ_NとＰチャネルMOSFETQ_Pからなる
相補型MIS回路で構成される。第１図において、内部回
路２の入力段のみが示され、他は省略している。

ボンディングパッド１と内部回路２との間には、入力
保護回路９及び寄生のラテラルトランジスタ10が設けら
れる。

入力保護回路９は抵抗３とダイオード形態に接続され
たMOSFETQ_Dとからなる。抵抗３の一端はボンディングパ
ッド１に接続され、他端はMOSFETQ_PとQ_Nのゲート電極に
接続されている。抵抗３の他端と回路の接地電位との間
には、MOSFETQ_Dが接続されている。MOSFETQ_Dは電圧クラ
ンプ用ダイオードとして働く。

寄生ラテラルトランジスタ10は、ボンディングパッド
１と基板との間に接続される。R_WおよびR_Sは、夫々寄生
ラテラルトランジスタ10を構成するウエル領域および半
導体基板の持つ抵抗である。V_subは基板の電位である。
V_subは、半導体装置が動作させられる間は回路の接地電
位V_SS（＝0V）または基板バイアス電圧V_BB（＝−2.5〜
−3.0V）とされる。半導体装置が動作されない間または
実装前は、V_subはフローティング状態である。

第１図に示す保護回路９及び寄生ラテラルトランジス
タは、第２及び第3A図に示すように形成される。

P^-型シリコン単結晶からなる半導体基板５の表面に
は、厚い（例えば9000オングストローム）SiO₂膜からな
るフィールド絶縁膜６が形成されている。フィールド絶
縁膜６はMOSFETや抵抗等の素子を形成すべき領域（活性
領域）を規定している。フィールド絶縁膜６下には、チ
ャネルストッパとしてのＰ型半導体領域４が形成されて
いる。ポリシリコンからなるMOSFETQ_Dのゲート電極12と
フィールド絶縁膜６とをマスクとしたひ素のイオン打込
みによって、N⁺型半導体領域7,8が形成されている。な
お、MOSFETQ_Dの形状は、その概略を示すのみにとどめて
いる。符号11はSiO₂膜からなるゲート絶縁膜である。N⁺
型半導体領域７は第１図に示した抵抗３を構成する。N⁺
型半導体領域７は、一端側の領域7aを入力コンタクト部
（パッド１と抵抗３との接続部）とし他端側の領域7bを
クランプ用MOSFETQ_Dのドレイン領域としている。N⁺型半
導体領域８はクランプ用MOSFETQ_Dのソース領域である。
抵抗３はMOSFETQ_Dのソース又はドレイン領域と同時に形
成される。半導体領域８には、第２図に示すように、ゲ
ート電極12が直接接続されている。

半導体基板５の所定の領域には、フィールド絶縁膜６
の形成前にあらかじめ、リンのイオン打込みおよび拡散
によってN^-型ウエル領域17,18が形成されている。後述
するが、ウエル領域17,18と同時に、半導体基板内に形
成されたウエル領域内にはＰチャネルMOSFETが形成され
る。ウエル領域17,18のシート抵抗は数ＫΩ／□程度で
ある。両ウエル領域17,18間の半導体基板表面には厚
い、たとえば、9000オングストロームのフィールド絶縁
膜６が形成されている。両ウエル領域17,18の表面部に
は、これらウエル領域17,18と同一導電型でこれらより
不純物濃度の高いN⁺型半導体領域が形成されている。ウ
エル領域18内には、半導体領域７（抵抗３）の入力コン
タクト部7aが形成されている。つまり、抵抗３の一部は
領域7a及び18からなる。ウエル領域17内にはN⁺型半導体
領域19aが形成されている。半導体領域19aは、半導体チ
ップの外周に形成されるガードリングとしてのN⁺型半導
体領域19の一部を突出させて形成したものである。半導
体領域19,19aはMOSFETQ_Dのソース又はドレイン領域と同
時に形成される。

寄生バイポーラトランジスタ10は、コレクタまたはエ
ミッタ領域がN^-型領域17または18からなり、ベース領域
がＰ型半導体基板５及びＰ型チャネルストッパ４からな
る。ウエル領域17,18は、ベース幅に相当する所定の距
離Ｌをおいて平行に対向している。ウエル領域17,18が
対向する長さＷは、寄生バイポーラトランジスタ10の動
作時の電流集中を避けるため、所定の長さが必要であ
る。N⁺型半導体領域7a,19aはN^-型ウエル領域17,18によ
って夫々囲まれている。ウエル領域18は、半導体領域７
のかなり多くの部分を囲んでいる。逆方向のブレークダ
ウン電圧を高くすることによって、抵抗３内の電圧降下
の大きくない部分の接合に電流が集中しないようにする
ためである。R_Wは、主として、ウエル領域17,18の持つ
抵抗によって決まる。半導体領域19は、基板の電位V_sub
とされる。

一方、内部回路２を構成するＮチャネル及びＰチャネ
ルMOSFETQ_N及びQ_Pは、第3B図に示すように形成される。

MOSFETQ_Pは、N^-型ウエル領域21内に形成される。ウエ
ル領域21はウエル領域17と18と同一工程で形成される。
ウエル領域17,18及び21は、例えば燐を125KeV,8×10¹²a
toms/cm²でイオン打込みすることによって、形成され
る。MOSFETQ_Pは、ゲート電極12（及びフィールド絶縁膜
６）をマスクとして用いたボロンのイオン打込みによっ
て形成されるP⁺型ソース，ドレイン領域を有する。

MOSFETQ_Nは、ホットキャリアの発生を押えるため、２
重ドレイン構造を有する。Ｎ型半導体領域23は、ゲート
電極12をマスクとして用いて、リンを50KeV,1×10¹⁴ato
ms/cm²でイオン打込みして形成する。N⁺型半導体領域24
は、ゲード電極12をマスクとして用いて、ひ素を80KeV,
5×10¹⁵atoms/cm²でイオン打込みして形成する。半導体
領域23は、半導体領域24より低い不純物濃度を有し、か
つ半導体領域24を覆う。

内部回路を構成するＮチャネルMOSFETのソース及びド
レイン領域は、半導体領域23及び24からなる。一方、保
護回路９を構成するMOSFET及び抵抗は、半導体領域24と
同一工程で形成されたN⁺型半導体領域７及び８からな
る。これは、保護回路９内のPN接合のブレークダウン電
圧を内部回路２内のそれより小さくするためである。こ
れによって、内部回路２に加わる電圧を小さくしてい
る。

半導体領域19及び19aは、半導体領域24と同一工程で
形成される。しかし、半導体領域19及び19aを、半導体
領域23及び24と同一工程で形成された２つの半導体領域
によって、形成してもよい。

符号13はたとえば、8000オングストロームのリンシリ
ケートガラス（PSG）からなる層間絶縁膜である。符号1
4,15及び25はアルミニウム配線であり、アルミニウムの
ボンディングパッド１と同時に形成される。配線14は、
ボンディングパッド１と、入力コンタクト部7aとをオー
ミック接続している。配線15は内部回路の入力段のMOSF
ETQ_P及びQ_Nに接続（図示せず）されている。また、N⁺型
半導体領域19は、図示しないアルミニウム配線によって
基板と同一の電位に接続されている。半導体領域19は、
図示しないが、半導体チップの周囲全体に渡って形成さ
れるガードリングである。ガードリング19は、面積が大
きいので、ボンディングパッド１からのサージ電圧（電
流）のエネルギーを吸収するのに充分な容量を有してい
る。符号16はプラズマCVDによって形成した窒化シリコ
ン膜からなる最終保護膜である。なお、第２図におい
て、絶縁膜11,13,16は省略してある。

本実施例によれば、第１に、入力ボンディングパッド
１はN⁺型半導体領域７（7a）に接続され、このN⁺型半導
体領域7aの下方にはN^-型ウエル領域18が形成されてい
る。従って、入力ボンディングパッドが接続される半導
体領域の下方には濃度の低いウエル領域が存在するの
で、ブレークダウン電圧（基板とのPN接合部に関して）
が向上する。つまり、入力コンタクト部7aにおけるPN接
合ブレークダウン電圧がほぼ100V位にまで向上してい
る。

第２に、一方のウエル領域18と、他方のウエル領域17
と、半導体基板５とでラテラル型のNPNバイポーラトラ
ンジスタが形成されている。このトランジスタは低濃度
のウエル領域17,18が電流制限抵抗として働く。このた
め、急激に大電流が流れてこれを破壊することなく、入
力ボンディングパッドからの外部サージ電圧のエネルギ
ーを逃がすことができる。従って、入力コンタクト部で
の逆方向ブレークダウン電圧を上げ、かつ、外部サージ
電圧のエネルギーを外部に逃がすことができる。この結
果、破壊耐圧の向上を達成できる。

ボンディングパッド１にICの外部から過大なエネルギ
ー（静電エネルギー）たとえば外部サージ電圧が印加さ
れた時、本実施例は次のように働く。

まず、正の電圧がボンディングパッド１に印加された
場合について示す。

外部からのエネルギーは、入力コンタクト部7aを通っ
て、半導体領域７に入る。半導体領域７内で、入力コン
タクト部7aに近い部分程、電圧降下が小さいので、半導
体基板５と半導体領域７との電位差は大きい。このよう
な部分をウエル領域18で囲むことによって、そのブレー
クダウン電圧を100V程度に高めている。したがって入力
コンタクト部に近い側での抵抗３の破壊、すなわちブレ
ークダウン時の電流集中による接合破壊を防止してい
る。ウエル領域18で覆われた領域７内で、ある程度電圧
降下させられた電圧は、MOSFETQ_D及び抵抗３の残りの部
分に加わる。

MOSFETQ_Dのサーフェイスブレークダウン電圧は十数V,
抵抗３（ウエル領域18で覆われていない部分）と基板５
との間の接合のそれは約30Vである。そこで、始めに、M
OSFETQ_Dがブレークダウンし、つづいて、抵抗３の一部
のPN接合がブレークダウンする。この結果、外部からの
エネルギーの一部は、保護回路９によって、吸収され
る。このエネルギーは基板５に吸収される。

基板５に吸収されたエネルギーは、基板内を電流とし
て流れる。すなわち、寄生ラテラルトランジスタ10のベ
ース電流となる。基板５の抵抗R_Sは９〜10のΩcmと大き
いので、基板電流が一定以上になると、基板５とウエル
領域17との間の接合が順バイアスされる。すなわち、ラ
テラルトランジスタ10のベース・エミッタ（Ｂ−Ｅ）接
合が順バイアスされることにより、ラテラルトランジス
タ10が導通する。この時のサージ電圧は約100Vである。
トランジスタ10の導通時、一時的に過大な電流が流れな
いように、電流は制限抵抗としてのウエル領域17,18の
持つ抵抗によって制限される。

以上のように、正のサージ電圧は、MOSFETQ_D，抵抗３
及びラテラルトランジスタ10によって吸収される。正の
サージ電圧は、その一部が基板５に吸収されラテラルト
ランジスタ10のベース電流となり、その大部分は導通し
た後のラテラルトランジスタ10によって、半導体領域19
に吸収される。半導体領域19の面積が大きいので、エネ
ルギーは分散されるので、サージ電圧を十分吸収でき
る。

次に、負のサージ電圧がボンディングパッド１に印加
された場合について示す。

この場合、ラテラルトランジスタ10は動作しない。ダ
イオード形態のMOSFETQ_D及び抵抗３と基板５との間のPN
接合が、夫々、順バイアスされる。この結果、基板５か
ら、MOSFETQ_D及び抵抗３を通して、ボンディングパッド
１に電流が流れる。

本実施例によれば、保護回路９に加えてラテラルトラ
ンジスタ10を設けたので、外部からのサージ電圧による
半導体装置の破壊を防止できる。

また、サージ電圧のうち、基板に流れる成分が少ない
ので、相補型MOS回路のラッチアップの防止に有効であ
る。

数十Ｖ程度の小さいサージ電圧であれば、保護回路９
のみで、十分そのエネルギーを吸収できる。

サージ電圧が極めて大きい場合、Ｐ型チャネルストッ
パ４の有無は、ラテラルトランジスタ10の動作にあまり
大きく影響しない。なお、チャネルストッパ４は、例え
ばボロンを60KeV,1×10¹³atoms/cm²でイオン打込みして
形成される。

〔第２実施例〕第４図〜第６図は本発明の第２実施例を示す。第４図
は第２実施例の電気的等価回路を示し、第５図は第２実
施例の平面図、第６図は第５図の切断線VI−VIに沿う断
面図である。なお、第６図において絶縁膜11,13,16は省
略してある。

第２実施例が第１実施例と異なる点は、入力ボンディ
ングパッド１が、ウエル領域17と18との間の層間絶縁膜
13およびフィールド絶縁膜６の上に延在していることで
ある。その他の構成はすべて第１実施例と同様であり、
同一符号を付しその説明を省略する。

第５図および第６図に示すように、入力ボンディング
パッド１の一部がウエル領域17と18との間の基板５の上
にあるフィールド絶縁膜６および層間絶縁膜13上に配設
されている。したがって、ウエル領域17,18からなるソ
ース，ドレイン領域と、絶縁膜6,13からなるゲート絶縁
膜と、ボンディングパッド１からなる寄生のMOSFET20が
形成される。

一般に寄生のMOSFETのしきい値電圧は十数Ｖと低い。
しかし、MOSFET20のしきい値は数十Ｖ以上と高い。さら
に、MOSFET20にはウエル領域17,18の持つ抵抗R_Wが、十
数〜数百Ωの抵抗として直列接続されたことになる。し
たがって、数十Ｖという低い電圧で大電流が流れて寄生
MOSFETが破壊することはない。

なお、本発明者が、この実施例について詳細に実験し
たところ、ウエル領域17から18への電流の有無に関して
は、MOSFET20としての働きより、寄生ラテラルトランジ
スタ（すなわち10）としての働きが支配的であることが
わかった。

本発明の半導体装置は、入力ボンディングパッドから
半導体素子への入力コンタクト部のブレークダウン電圧
を高め、さらに、入力コンタクト部にかかる外部サージ
電圧のエネルギーを直列抵抗（ウエル領域17,18）が両
端に接続されたスイッチング素子（寄生ラテラルNPNト
ランジスタ又は寄生MOSFET）を介して逃がしていること
がわかる。このため、保護抵抗の破壊を免れることがで
きる。

〔効果〕

（１）ボンディングパッドと、これに直接接続される半
導体素子との間にスイッチング素子を接続している。こ
のスイッチ素子によって前記半導体素子とは異なる部分
にボンディングパッドからのエネルギーを流すようにし
ている。これによって、前記半導体素子の破壊を防止で
きる。

（２）前記スイッチング素子とボンディングパッドとの
間、および前記スイッチング素子と固定電位あるいは基
板電位との間に、夫々、抵抗を直列に挿入している。こ
れによって、スイッチング素子の導通時の電流を制限
し、スイッチング素子の破壊を防止できる。

（３）前記スイッチング素子を内部回路のMOSFETのソー
ス，ドレインを構成する領域より低濃度の領域を用いて
構成している。これによって、スイッチング素子自体の
破壊耐圧を向上できる。

（４）前記（３）と同一の構成により、スイッチング素
子の導通電圧を数十Ｖという高い電圧に設定できる。

（５）前記（３）と同一の構成により、前記スイッチン
グ素子に直列接続される前記抵抗の一部を、特に独立の
素子として形成することなく、前記低濃度の領域を利用
して形成できる。

（６）前記スイッチング素子を、MOSFETをその内部に形
成するためのウエル領域を用いることによって、特に製
造プロセスを増加することなく形成できる。

（７）前記スイッチング素子を寄生の半導体素子を用い
て形成するとによって、特に独立の素子として形成する
必要がない。

（８）前記スイッチング素子の一端子を、半導体チップ
の外周を囲むガードリングに接続したことによって、ス
イッチング素子を流れる電流を十分に吸収できる。

（９）前記スイッチング素子を寄生のバイポーラトラン
ジスタを用いて構成し、そのベース領域の幅Ｌを制御す
ることにより、前記スイッチング素子の特性を制御でき
る。

（10）前記スイッチング素子を寄生のMOSFETを用いて構
成し、そのしきい値電圧およびサーフェスブレークダウ
ン電圧を制御するとにより、前記スイッチング素子の特
性を制御できる。

以上本発明者によってなされた発明を実施例にもとづ
き具体的に説明したが、本発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。

例えば、第７図〜第９図に示すように、本発明を適用
することができる。

第７図は、第3A図に対応する断面図であり、第3A図に
示すN^-型ウエル領域17を省略した例である。この場合、
入力コンタクト部7aと半導体基板５との間にはN^-型ウエ
ル領域18が設けられるので、前述の実施例と同様に、ブ
レークダウン電圧を高め、抵抗３の破壊を防止できる。
また、前記N^-型ウエル領域18、半導体基板５及び半導体
領域19aで寄生ラテラルバイポーラトランジスタ10を構
成しているので、入力コンタクト部7aに入力した過大エ
ネルギーは半導体領域19に十分吸収され、より抵抗３の
破壊を防止できる。さらに、前記寄生ラテラルバイポー
ラトランジスタ10の一方の動作領域のN^-型ウエル領域17
を削除したことにより、ウエル領域18と半導体領域19a
との間の離隔距離つまりベース幅を縮小し、寄生ラテラ
ルバイポーラトランジスタ10の占有面積を縮小できるの
で、半導体装置の集積度を向上できる。

第８図は、第3A図に対応する断面図であり、第3A図に
示すラテラルトランジスタ10内のチャネルストッパ４の
みを省略した例である。第８図のラテラルトランジスタ
10の動作は、第１実施例のそれと殆んど変りない。特
に、大きいサージ電圧に対しては差がない。

第９図は、ラテラルトランジスタ10のウエル領域17を
ガードリング19と独立して形成した例である。ウエル領
域17は、ウエル領域18に対しては第１実施例と同一の関
係にある。ラテラルトランジスタ10のコレクタまたはエ
ミッタ領域は、N^-型半導体領域17及びN⁺型半導体領域26
とからなる。領域26は、半導体領域23或は24、または半
導体領域23及び24と同一工程で形成される。領域26は、
配線27によって、領域19aつまり接地電位または基板バ
イアス電圧に接続される。領域26は領域19aに限定され
ず配線27によって電源電圧に接続することもできる。前
記配線27は配線14又はその上層の配線（図示しない）と
同時に形成されたアルミニウム配線である。この第９図
に示す実施例の効果は、前述と同様に、N^-型ウエル領域
18で抵抗３の破壊を防止できると共に、ウエル領域18、
半導体基板５及びウエル領域17で形成される寄生ラテラ
ルバイポーラトランジスタ10で過大エネルギーを吸収で
きる。さらに、ガードリングである半導体領域19から前
記寄生ラテラルバイポーラトランジスタ10の一方の動作
領域である領域26を離したので、この半導体領域19と寄
生ラテラルバイポーラトランジスタ10の一方の動作領域
である領域26との間の領域を有効利用することができ
る。この半導体領域19と領域26との間の領域は例えば電
源電圧が印加された配線（例えばアルミニウム配線）等
を延在させることができる。

なお、半導体領域７は、段かい的に、その幅を小さく
している。コンタクト部7aの面積を大きくして電流集中
を防いでいる。その上、コンタクト部7aと抵抗３との幅
の差が大きいので、角部への電界集中をさけるため、そ
の幅を少しずつ小さくしている。

内部回路２を構成するMOSFETは、第10図に示す構成で
あってよい。なお、第10図は、半導体基板上で第８図と
平行した断面を示す断面図であり、第10図と第８図との
関係は、第3B図と第3A図との関係に相当する。ホットキ
ャリアの発生を抑えるため、ＮチャネルMOSFETQ_NはLDD
（Lightly Doped Drain）構造を有する。このために、
ゲート電極12の両側に、SiO₂からなるサイドウォール絶
縁膜28が形成される。半導体領域29は、ゲート電極12を
マスクとした燐のイオン打込みによって、形成される。
半導体領域30は、ゲート電極12及びサイドウォール絶縁
膜28をマスクとした砒素のイオン打込みによって、形成
される。サイドウォール絶縁膜28は、ＰチャネルMOSFET
Q_Pのゲート電極12の両側にも、形成される。P⁺型半導体
領域31は、ゲート電極12及びサイドウォール絶縁膜28を
マスクとしたボロンのイオン打込みによって、形成され
る。この場合、半導体領域７及び８（及び19）は、領域
29と30のうちの高不純物濃度を持つ領域30と同一工程で
形成される。

内部回路２を構成するＮチャネルMOSFETのソース及び
ドレイン領域は、半導体領域７及び８と同一工程で形成
された領域のみからなっていてよい。また、他の構造の
ソース，ドレイン領域であってよい。

保護回路９は他の構成であってよい。抵抗３は、コン
タクト部のみを半導体領域7aとし、他は多結晶シリコン
からなる抵抗で構成してもよい。MOSFETQ_Dに加えて、PN
接合ダイオードを用いてよい。さらに、他の素子を保護
回路９を構成する素子として加えることもできる。

ウエル領域17,18に代えて他の半導体領域を用いても
よい。ウエル領域は、その内部にMOSFETが形成されるた
め、MOSFETのソース，ドレイン領域と同時に形成される
抵抗素子よりも接合深さが深くかつ不純物濃度が低い。
したがって、ボンディングパッドに直接接続される半導
体素子を構成する半導体領域よりも、接合深さが深く、
かつ不純物濃度が低い領域は、ウエル領域に代えて用い
ることができる。

また、各半導体領域は逆導電型であってもよい。

半導体領域19及び基板５の電位は、半導体装置の実装
基板への実装前または動作前はフローティングである。
一方、MOSFETQ_D及びQ_Nの電位も、動作前は接地電位に近
いフローティング状態にある。

半導体領域19の電位は、半導体装置が動作中は基板５
と同電位（例えばV_BB＝−2.0〜−3.0V）が望ましい。し
かし、回路の接地電位V_SS（＝0V）又は電源電圧V_CC（＝
5V）を、領域19に印加してもよい。

〔利用分野〕

CMOSデバイスに本発明を適用した場合が説明された
が、ウエル領域を形成するプロセスを追加すればＮチャ
ネルMOSFETのみからなる半導体装置にも適用できること
は明らかである。

入力用ボンディングパッドに対して、スイッチ素子
（ラテラルトランジスタまたはMOSFET）を用いた例のみ
を示したが、本発明は他の機能を有するボンディングパ
ッドに対しても適用できる。また、ボンディングパッド
以外でも、半導体装置の半導体チップ上の入出力端子に
対して本発明を適用できる。

【図面の簡単な説明】

第１図は本発明の実施例の入力保護回路等の電気的等価
回路図、第２図は第１図の入力保護回路のレイアウトの概略を示
す平面図、第3A図は第２図の切断線III−IIIに沿う断面図、第3B図は内部回路の構成を示す断面図、第４図は本発明の他の実施例の電気的等価回路図、第５図は第４図の実施例のレイアウトを示す平面図、第６図は第５図の切断線VI−VIに沿う断面図、第７図及び第８図は、夫々本発明の他の実施例を示す断
面図、第９図は本発明の他の実施例を示す平面図、第10図は本発明が適要される半導体装置の内部回路の構
成を示す断面図。 Q_N，Q_P……内部回路のMOSFET、Q_D……入力保護回路のMO
SFET、R_W……ウエルの抵抗、R_S……基板の抵抗、10,20
……寄生のスイッチ用トランジスタ、５……Ｐ型基板、
17,18,21……Ｎ型ウエル領域、7,8,24……N⁺型領域、23
……Ｎ型領域。

───────────────────────────────────────────────────── フロントページの続き (72)発明者川本洋青梅市今井2326番地株式会社日立製作所デバイス開発センタ内 (56)参考文献特開昭59−218764（ＪＰ，Ａ) 特開昭58−40863（ＪＰ，Ａ) 特開昭61−53761（ＪＰ，Ａ) 特開昭59−224164（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】信号が入力されるボンディングパッドと、
第１導電型の半導体基板に第２導電型のウエル領域を設
けた相補型の素子を有する内部回路との間に、上記ボン
ディングパッドと上記内部回路の入力段素子とに接続さ
れる第２導電型の第１半導体領域と、該第１半導体領域
の上記入力段素子側に接続し接地電位との間にダイオー
ド形態に接続されたFETとを有する入力保護回路を設け
た半導体装置であって、該第１半導体領域の少なくとも一部と上記半導体基板と
の間に、上記ウエル領域と同時に形成された第２導電型
の第２半導体領域を形成し、上記半導体基板の上記第２
半導体領域の周囲の一部の主面部に、該第２半導体領域
と所定間隔離隔され固定電位が印加される第２導電型の
第３半導体領域を形成し、該第３半導体領域と上記第２半導体領域と半導体基板と
によって寄生トランジスタを構成し、該トランジスタの
耐圧を上記入力保護回路の耐圧よりも高く設定し、サー
ジ電圧による上記第１半導体領域と半導体基板とのブレ
ークダウン時に、上記入力保護回路を構成する素子と、
半導体基板との間に流れる電流による電位の変動によっ
て、上記寄生トランジスタを導通させ上記サージ電圧を
吸収する構成としたことを特徴とする半導体装置。
【請求項２】半導体基板の周囲に形成されたガードリン
グの内側に、ボンディングパッド及び入力保護回路を介
してそれに接続される内部回路の入力段素子を有する半
導体装置において、第１導電型の半導体基板の主面部
に、前記ボンディングパッド及び前記内部回路の入力段
素子に接続される第２導電型の第１半導体領域を形成
し、該第１半導体領域の少なくとも一部と前記半導体基
板との間に、第２導電型で前記第１半導体領域に比べて
低い不純物濃度で形成された第２半導体領域を形成し、
前記半導体基板の前記第２半導体領域と前記ガードリン
グとの間の主面部に、前記第２半導体領域と所定間隔離
隔した、第２導電型の第３半導体領域を形成し、該第３
半導体領域の少なくとも一部と前記半導体基板との間
に、第２導電型で前記第３半導体領域に比べて低い不純
物濃度で、しかも固定電位に接続される第４半導体領域
を形成し、該第４半導体領域と前記第２半導体領域と半
導体基板とによって寄生トランジスタを構成し、前記第
１半導体領域と半導体基板とのPN接合のブレークダウン
によって半導体基板に流れる電流にて該寄生トランジス
タが導通する構成としたことを特徴とする半導体装置。