JPS6235663A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は、半導体装置に関し、特に半導体装置の入力保
護回路に適用して有効な技術に関するものである。

〔背景技術〕

半導体基板に形成される集積回路を半導体装置の外部か
らのサージ電圧から保護するために、入力用のポンディ
ングパッドと内部回路の入力ｔｅｒｍｉ−ｎａｌとの間
に入力保護回路（静電破壊防止回路）が設けられている
。

入力保護回路はポンディングパッドに入る外部サージ電
圧の値を、Ｎ＋型半導体領域からなる保護抵抗、および
クランプ用ＭＯ８ＦＥＴによって順次下げている。これ
によ〜て、入力保護回路は、内部回路の入力部ＭＯ８Ｆ
ＥＴのゲート電極にかかる電圧をゲート絶縁膜の破壊電
圧以下に抑えている。保護抵抗を形成するＮ＋型半導体
頌域と半導体基板との接合の逆方向ブレークダウン電圧
が例えば約２５Ｖ、そしてクランプ用ＭＯ８ＦＥＴのサ
ーフェスブレークダウン電圧が例λば約十数Ｖである。

このため入力部のＭＯＳＦＥＴのゲート電極に印加され
る電圧はゲート絶縁膜の破壊電圧例えば約３０Ｖ以下と
なる。したがって、外部サージ電圧によって内部回路が
破壊されることはない。

入力保護回路には、上記のように、外部サージ電圧が直
接印加されるので、それ自体の破壊電圧を十分高くてる
必要がある。

なお、入力保護回路については、たとえば、日経マグロ
ウヒル社、日経エレクトロニクス、１９８３年１月３１
日号、ｐ１３８に示されている。

本発明者は、入力保護回路の破壊電圧を向上させるため
には、入力ボンディングパッドが保護抵抗である半導体
領域に接続する部分（入力コンタクト部）における接合
の破壊電圧を向上させれば良いことを見出した。しかし
ながら、さらに本発□、編者が検討したところによれば
、入力コンタクトン′ 部の破壊電圧を向上させた場合には外部サージ電圧（電
流）のエネルギーは逃げ場がないので保護抵抗を形成す
る半導体領域に流れ込み、この結果保護抵抗を破壊する
。本発明者は、入力コンタクト部からのエネルギーを他
の領域に逃がすために、入力コンタクト部に寄生ＭＯ８
ＦＥＴを形成することを試みた。しかし、この場合、寄
生ＭＯ８ＦＥＴ自体が、大電流が流れることによって、
電流破壊し易いという問題点がある。

〔発明の目的〕

本発明の目的は、外部から加λられたエネルギによる破
壊の生ずる電圧を向上した半導体装置を提供することＫ
ある。

本発明の目的は、入力保護回路に入る外部からのエネル
ギーを素子破壊を伴なわずに入力保護回路の外部に逃が
すことのできる半導体装置を提供することにある。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述およびぢ５付図面からあきやかになるで
あろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。

ポンディングパッドにスイッチ素子例えばラテラルトラ
ンジスタ又はＭＯＳ　Ｆ　ＥＴ　（ｇａｔｅｉｎｓｕｌ
ａｔｅｄ　　ｔｙｐｅ　　ｆｉｅｌｄ　　ｅｆｆｅｃｔ
ｔｒａｎｓｉｓｔｏｒ　　）が接続される。これらのコ
レクタまたはエミッタ領域、ソースまたはドレイン領域
は、内部回路を構成するＭＯＳＦＥＴのソースまたはド
レイン領域より深くかつ低い不純物濃度の半導体領域か
らなる。これらのコレクタまたはエミッタ領域、ソース
またはドレイン領域は、入力保護回路の抵抗の破壊を防
止し、かつ、寄生のラテラルトランジスタまたはＭＩＳ
ＦＥＴの破壊をも防止する。

〔第１実施例〕 以下本発明の半導体装置の第１笑施例を第１図から第３
Ｂ図を参照して説明する。第１図は第１実施例の電気的
等価回路を示し、第２図は第１実施例の平面図、第３Ａ
図は第２図の切断縁ｇ−ｉに沿う断面図である。

第１図において、符号】は信号入力用のポンディングパ
ッドを示す。符号２は内部回路を示す。

内部回路２は、ＮチャネルＭＯ８ＦＥＴＱＮとＰチャネ
ルＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｐからなる相補型ＭＩＳ
回路で構成される。第１図Ｉにおいて、内部回路２の入
力段のみが示され、他は省略している。

ポンディングパッドｌと内部回路２との間には、入力保
護回路９及び寄生のラテラルトランジスタ１０が設けら
れる。

入力保護回路９は抵抗３とダイオード形態に接続された
ＭＯ８ＦＥＴＱＤとからなる。抵抗３の一端はポンディ
ングパッド１に接続され、他端はＭＩＳＦＥＴＱ、とＱ
Ｎのゲート電極に接続されている。抵抗３の他端と回路
の接地電位との間には、ＭＩＳＦＥＴＱＤが接続されて
いる。ＭＯ８ＦＥＴＱＤは電圧クランプ用ダイオードと
して働く。

寄生ラテラルトランジスタ１０は、ポンディングパッド
１と基板との間に接続される。ＲｗおよびＲ３は、夫々
寄生ラテラルトランジスタ】０を構成するウェル領域お
よび半導体基板の持つ抵抗である。Ｖｓｕｂは基板の電
位である。Ｖｓｕｂは、半導体装置が動作させられる間
は回路の接地電位Ｖ８８（＝ＯＶ）または基板バイアス
電圧ＶＢＢ（＝−２，５〜−３，ＯＶ）とされる。半導
体装置が動作されない間または実装前は、■、ｕｂはフ
ローティング状態である。

第１図に示す保護回路９及び寄生ラテラルトランジスタ
は、第２図及び第３Ａ図に示すように形成される。

Ｐ−型シリコン単結晶からなる半導体基板５０表面には
、厚い（例えば９０００オングストローム）　Ｓ　ｓ　
Ｏｔ膜からなるフィールド絶縁膜６が形成されている。

フィールド絶縁膜６はＭＯＳＦＥＴや抵抗等の素子を形
成すべき領域（活性領域）を規定している。フィールド
絶縁膜６下には、チャネルストッパとしてのＰ型半導体
領域４が形成されている。ポリシリコンからなるＭＯ８
ＦＥＴＱＤのゲート電極１２とフィールド絶縁膜６とを
マスクとしたひ素のイオン打込みによって、Ｎ＋型半導
体領域７．８が形成されている。なお、ＭＯ８ＦＥＴＱ
Ｄの形状は、その概略を示すのみにとどめている。符号
１１はＳ１０．膜からなるゲート絶縁膜である。Ｎ＋型
半導体領域７は第１図に示した抵抗３を構成する。Ｎ＋
型半導体領域７は、一端側の領域７ａを入力コンタクト
部（バッド１と抵抗３との接続部）とし他端側の領域７
ｂをクランプ用ＭＯ８ＦＥＴＱ、のドレイン領域として
いる。Ｎ＋型半導体領域８はクランプ用ＭＯ８ＦＥＴ４
のソース領域である。抵抗３はＭＯ８ＦＥＴＱＤのソー
ス又はトンイン領域と同時に形成される８半導体領域８
には、第２図に示すように、ゲート電極１２が直接接続
されている。

半導体基板５の所定の領域には、フィールド絶縁膜６の
形成前にあらかじめ、リンのイオン打込みおよび拡散に
よってＮ″″型ウェル領域１７．１８が形成されている
。後述するが、ウェル領域１７゜１８と同時に、半導体
基板内に形成されたウェル領域内にはＰチャネルＭＯ８
ＦＥＴが形成される。

ウェル領域１７．１８のシート抵抗は数にΩ／口程度で
ある。両つェル頒域１７．１８間の半導体基板表面には
厚い、たとえば、９０００オングストロームのフィール
ド絶縁膜６が形成されている。

両ウェル領域１７．１８の表面部には、これらウェル領
域１７．１８と同一導電型でこれらより不純物濃度の高
いＮ＋型半導体領域が形成されている。ウェル領域１８
内には、半導体領域７（抵抗３）の入力コンタクト部７
ａが形成されている。

つまり、抵抗３の一部は領域７ａ及び１８からなる。ウ
ェル領域１７内にはＮ　型半導体領域１９ａが形成され
ている。半導体領域１９ａは、半導体チップの外周に形
成されるガードリングとしてのＮ＋型半導体領域１９の
一部を突出させて形成したものである。半導体領域１９
　、１９　ａ！！ＭＯ８ＦＥＴＱＤのソース又はドレイ
ン領域Ｅ同時に形成される。

寄生バイポーラトランジスタ１０は、コレクタまたはエ
ミッタ領域がＮ−型領域１７または１８からなり、ベー
ス領域がＰ型半導体基板５及びＰ型チャネルストッパ４
からなる。ウェル領域１７゜】８は、ペース幅に相当て
る所定の距離りをおいて平行に対向している。ウェル領
域１７．１８が対向する長さＷは、寄生バイポーラトラ
ンジスタ１０の動作時の電流集中を避けるため、所定の
長さが必要である。Ｎ＋型半導体領域７ａｓ　１９ａは
Ｎ−型ウェル領域１７．１８によって夫々囲まれている
。ウェル領域１８は、半導体領域７のかなり多くの部分
を囲んでいる。逆方向のブレークダウン電圧を高くする
ことによって、抵抗３内の電圧降下の大きくない部分の
接合に電流が集中しないようにするためである。Ｒｗは
、主として、ウェル領域１７．１８の持つ抵抗によって
決まる。

半導体領域１９は、基板の電位Ｖｓｕｂとされる。

一方、内部回路２を構成するＮチャネル及びＰチャネル
ＭＯ８ＦＥＴＱＮ及びＱＰは、第３Ｂ図に示すように形
成される。

ＭＯ３ＦＥＴＱ、は、Ｎ−型ウェル領域２１内に形成さ
れる。ウェル領域２１はウェル領域１７と１８と同一工
程で形成される。ウェル領域１７．１８及び２１は、例
えば燐を１２５ＫｅＶ、８Ｘ１０”ａｔｏｍｓ／ｍ’で
イオン打込みすることによって、形成される。ＭＯ８Ｆ
ＥＴＱＰは、ゲート電極１２（及びフィールド絶縁膜６
）をマスクとして用いたボロンのイオン打込みによって
形成されるＰ＋型ソース、ドレイン領域を有する◇ ＭＯ８ＦＥＴＱＮは、ホットキャリアの発生を押えるた
め、２重ドレイン構造を有する。Ｎ型半導体領域２３は
、ゲート電極１２をマスクとして用いて、５０ＫｅＶ、
　Ｉ　Ｘ　１０”　ａｔｏｍｓ／ｍ’でイオン打込みし
て形成する。Ｎ　型半導体領域２４は、ゲート電極１２
をマスクとして用いて、８０ＫｅＶ。

５　Ｘ　１０”　ａｔｏｍｓ／　Ｃｄでイオン打込みし
て形成する。半導体領域２３は、半導体領域２４より低
い不純物濃度を有し、かつ半導体領域２４を覆う。

内部回路を構成するＮチャネルＭＯ８ＦＥＴのソース及
びドレイン領域は、半導体領域２３及び２４からなる。

一方、保護回路９を構成するＭＯＳＦＥＴ及び抵抗は、
半導体領域２４と同一工程で形成されたＮ＋型半導体領
域７及び８からなる。

これは、保護回路９内のＰＮ接合のブレークダウン電圧
を内部回路２内のそれより小さくするためである。これ
によって、内部回路２に加わる電圧を小さくしている。

半導体領域１９及び１９ａは、半導体領域２４と同一工
程で形成される。しかし、半導体領域１９及び１９ａを
、半導体領域２３及び２４と同一工程で形成された２つ
の半導体領域によって、形成してもよい。

符号１３はたとλば、５ｏｏｏオングストロームのリン
シリケートガラス（ＰＳＧ）からなる層間絶縁膜である
。符号１４．１５及び２５はアルミニウム配線であり、
アルミニウムのポンディングパッド】と同時に形成され
る。配線１４は、ボ力段のＭＯ８ＦＥＴＱ、及びＱＮに
接続（図示せず）されている。また、Ｎ“型半導体領域
１９は、図示しないアルミニウム配線によって基板と同
一の電位に接続されている。半導体領域１９は、図示し
ないが、半導体チップの周囲全体に渡って形成されるガ
ードリングである。ガードリンク１９は、面積が大きい
ので、ポンディングパッド】からのサージ電圧（１！流
）のエネルギーを吸収するのに充分な容量を有している
。符号１６はプラズマＣＶＤによって形成した窒化シリ
コン膜からなる最終保護膜である。なお、第２図におい
て、絶縁膜１１，１３．１６は省略しである。

本実施例によれば、第１に、入力ポンディングパッド１
はＮ＋型半導体価域７（７ａ）に接続され、このＮ＋型
半導体領域７ａの下方にはＮ−型ウェル領域１８が形成
されている。従って、入力ポンディングパッドが接続さ
れる半導体領域の下方には濃度の低いウェル領域が存在
するので、ブレークダウン電圧（基板とのＰＮ接合部に
関して）が向上する。つまり、入力コンタクト部７ａに
おけるＰＮ接合ブレークダウン電圧がほぼ１００ｖ位に
まで向上している。

第２に、一方のウェル領域１８と、他方のウェル領域】
７と、半導体基板５とでラテラル型のＮＰＮバイポーラ
トランジスタが形成されている。

このトランジスタは低濃度のウェル領域１７．１８が電
流制限抵抗として働く。このため、急激に大電流が流れ
てこれを破壊することなく、入力ボンディングパッドか
らの外部サージ電圧のエネルギーを逃がすことができる
。従って、入力コンタクト部での逆方向ブレークダウン
電圧を上げ、かつ、外部サージ電圧のエネルギーを外部
に逃がすことができる。この結果、破壊耐圧の向上を達
成できる。

ポンディングパッド１にＩＣの外部から過大なエネルギ
ー（静電エネルギー）たとえば外部サージ電圧が印加さ
れた時、本実施例は次のように働く。

まず、正の電圧がポンディングパッド１に印加された場
合について示す。

外部からのエネルギーは、入力コンタクト部７ａを通っ
て、半導体領域７に入る。半導体領域７内で、入力コン
タクト部７ａに近い部分径、電圧降下が小さいので、半
導体基板５と半導体領域７どの電位差は太きい。このよ
うな部分をウェル領域１８で囲むことによって、そのブ
レークダウン電圧を１００ｖ程度に高めている。したが
って入力コンタクト部に近い側での抵抗３の破壊、すな
わちブレークダウン時の電流集中による接合破壊を防止
している。ウェル領域１８で覆われた領域７内で、ある
程度電圧降下させられた電圧は、Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ
　Ｑ　Ｄ及び抵抗３の残りの部分に加わる。

Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　Ｄの５ｕｒｆａｃｅ　ｂｒ
ｅａｋｄｏｗｎｖｏｌｔａｇｅ　　は十数Ｖ、抵抗３（
ウェル領域１８で覆われていない部分）と基板５との間
の接合のそれは約３０ｖである。そこで、始めに、ＭＯ
８Ｆ　Ｅ　Ｔ　Ｑ　ｏがｂｒｅａｋｄｏｗｎ　Ｌ、つづ
いて、抵抗３の一部のＰＮ接合がｂｒｅａｋｄｏｗｎす
る。この結果、外部からのエネルギーの一部は、保護回
路９によって、吸収される。このエネルギーは基板５に
吸収される。

基板５に吸収されたエネルギーは、基板内を電流として
流れる。すなわち、寄生ラテラルトランジスタ】Ｏのベ
ース電流となる。基板５の抵抗Ｒ８は９〜１０Ω品と大
きいので、基板電流が一定以上になると、基板５とウェ
ル領域１７との間の接合が順バイアスされる。すなわち
、ラテラルトランジスタ１００ベース・エミッタ（Ｂ−
Ｅ）接合が順バイアスされることにより、ラテラルトラ
ンジスタ】０が導通する。この時のサージ電圧は約１０
０■である。トランジスタ１０の導通時、一時的に過大
な電流が流れないように、電流は制限抵抗としてのウェ
ル領域１７．１８の持つ抵抗によって制限される。

以上のように、正のサージ電圧は、ＭＯ８ＦＥＴＱＤ、
抵抗３及びラテラルトランジスタＩＯＫよって吸収され
る。正のサージ電圧は、その一部が基板５に吸収されラ
テラルトランジスタｌＯのペース電流となり、その大部
分は導通した後のラテラルトランジスタ１０によって、
半導体領域１９に吸収される。半導体領域１９の面積が
大きいので、エネルギーは分散されるので、サージ電圧
を十分吸収できる。

次に、負のサージ電圧がポンディングパッド１に印加さ
れた場合について示す。

この場合、ラテラルトランジスタ１０は動作しない。ダ
イオード形態のＭＯ８ＦＥＴＱＤ及び抵抗３と基板５と
の間のＰＮ接合が、夫々、順バイアスされる。この結果
、基板５から、ＭＯＳ　Ｆ　ＥＴＱＤ及び抵抗３を通し
て、ポンディングパッド１に電流が流れる。

本実施例によれば、保護回路９に加えてラテラルトラン
ジスタ】０を設けたので、外部からのす−ジ電圧による
半導体装置の破壊を防止できる。

また、サージ電圧の５”！−１、基板に流れる成分が少
ないので、相補型ＭＯ８回路のラッチアップの防止に有
効である。

数十Ｖ程度の小さいサージ電圧であれば、保護回路９の
みで、十分そのエネルギーを吸収できる。

サージ電圧が極めて大きい場合、Ｐ型チャネルストッパ
４の有無は、ラテラルトランジスタ】０の動作にあまり
大きく影響しない。なお、チャネルストッパ４は、例え
ばポロンを６０ＫｅＶ、Ｉ　Ｘ４０”ａｔｏｍｓ／ｍで
・ｆオン打込みして形成される。

〔第２実施例〕 第４図〜第６図は本発明の第２実施例を示す。

第４図は第２の実施例の電気的等価回路を示し、第５図
は第２実施例の平面図、第６図は第５図の切断線Ｖｌ−
Ｖｌに溢う断面図である。なお、第６図において絶縁膜
１１．１３．１６は省略しである。

第２実施例が第１実施例と異なる点は、入力ボンディン
グパッドｌが、ウェル領域１７と１８との間の眉間絶縁
膜】３およびフィールド絶縁膜６の上に延在しているこ
とである。その他の構成はすべて第１実施例と同様であ
り、同一符号を付しその説明を省略する。

第５図および第６図に示すように、入力ボンディングパ
ッド１の一部がウェル領域１７と１８との間の基板５の
上にあるフィールド絶縁膜６および層間絶縁膜１３上に
配設されている。したがって、ウェル領域１７．１８か
らなるソース、ドレイン領域と、絶縁膜６，１３からな
るゲート絶縁膜と、ポンディングパッドｌからなる寄生
のＭＯ８ＦＥＴ２０が形成される。

一般に寄生のＭＯＳＦＥＴのしきい値電圧は十数Ｖと低
い。しかし、ＭＯ８ＦＥＴ２０のしきい値は数十７以上
と高い。さらに、ＭＯ８ＦＥＴ２０にはウェル領域１７
．１８の持つ抵抗Ｒｗが、数十〜数百Ωの抵抗として直
列接続されたことになる。したがって、十数Ｖという低
い電圧で大電流が流れて寄生ＭＯ８ＦＥＴが破壊するこ
とはない。

なお、本発明者が、この実施例について詳細に実験した
ところ、ウェル領域１７から１８への電流の有無に関し
ては、ＭＯ８ＦＥＴ２０としての働きより、寄生ラテラ
ルトランジスタ（−ｆなわあ１０）としての働きが支配
的であることがわかった。

本発明の半導体装置は、入力ボンディングパッドから半
導体素子への入力コンタクト部のブレークダウン電圧を
高ぬ、さらに、入力コンタクト部にかかる外部サージ電
圧のエネルギーを直列抵抗（ウェル領域１７．１８）が
両端に接続されたスイッチング素子（寄生ラテラルＮＰ
Ｎトランジスタ又は寄生ＭＯ８ＦＥＴ）を介して逃がし
ていることがわかる。このため、保護抵抗の破壊を免れ
ることができる。

〔効　果〕

ｔｌｌ　　ポンディングパッドと、これに直接接続され
る半導体素子との間にスイッチング素子を接続している
。このヌイッチ素子によ−て前記半導体素子とは異なる
部分にポンディングパッドからのエネルギーを流すよう
にしている。これによｈて、前記半導体素子の破壊を防
止できる。

（２）前記スイッチング素子とポンディングパッドとの
間、および前記スイッチング素子と固定電位あるいは基
板電位との間に、夫々、抵抗を直列に挿入している。こ
れによって、スイッチング素子の導通時の電流を制限し
、スイッチング素子の破壊を防止できる。

（３１前記スイッチング素子を内部回路のＭＯＳＦＥＴ
のソース、ドレインを構成する領域より低濃度の領域を
用いて構成している。これによ−て、スイッチング素子
自体の破壊耐圧を向上できる。

（４１前記（３１と同一の構成により、スイッチング素
子の導通電圧を数十Ｖという高い電圧に設定できる。

（５）前記（３）と同一の構成により、前記スイッチン
グ素子に直列接続される前記抵抗の一部を、％に独立の
素子として形成することなく、前記低濃度の領域を利用
して形成できる。

（６）　　前記スイッチング素子を、ＭＯＳＦＥＴをそ
の内部に形成するためのウェル領域を用いることによっ
て、特に製造プロセスを増加することなく形成できる。

（７）前記スイッチング素子を寄生の半４体素子を用い
て形成することによ〜て、特に独立の素子として形成す
る必要がない口 （８）前記スイッチング素子の一端子を、半導体チップ
の外周を囲むカードリンクに接続したことによ−て、ス
イッチング素子を流れる電流を十分に吸収できる。

（９）前記スイッチング素子を寄生のバイポーラトラン
ジスタを用いて構成し、そのベーヌ領域の幅りを制御す
ることにより、前記スイッチング素子の特性を制御でき
る。

０Ｉ１１１　　前記スイッチング素子を寄生のＭＯＳＦ
ＥＴを用いて構成し、そのしきい値電圧およびサーフェ
スブレークダウン電圧を制御することにより、前記スイ
ッチング素子の特性を制御できる。

以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その装旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。

例えば、第７図〜第９図に示すように、本発明を適用す
ることができる。

第７図は、第３Ａ図に対応する断面図であり、第３Ａ図
に示すＮ−型ウェル領域１７を省略した例である。この
場合、制限抵抗Ｒｗが一つ省略され、かつ領域１９側で
の電界集中が急になる。したがって、上述の実施例より
はラテラルトランジスタ自体の破壊電圧が小さくされる
。

第８図は、第３Ａ図に対応する断面図であり、第３Ａ図
に示すラテラルトランジスタ１０内のチャネルストッパ
４のみを省略した例である。第８図のラテラルトランジ
スタ】０の動作は、第１実施例のそれと殆んど変りない
。特に、大きいサージ電圧に対しては差がない。

第９図は、ラテラルトランジスタ１０のウェル領域１７
をガードリング】９と独立して形成した例である。ウェ
ル領域】７は、ウェル領域】８に対しては第１実施例と
同一の関係にある。ラテラルトランジスタ】０のコレク
タまたはエミッタ領域は、Ｎ−型半導体領域】７及びＮ
＋型半導体領域２６とからなる。領域２６は半導体領域
２４または領域２３　ａｎｄ２４と同一の工程で形成さ
れる。

領域２６は、配線２７によって、領域１９ａに接続され
る。配線２７は、配線１４等と同時に形成されたアルミ
ニウム配線である。この実施例の効果は、第１実施例と
同一である。

なお、半導体領域７ば、段かい的に、その幅を小さくし
ている。コンタクト部７ａの面積を大きくして電流集中
を防いでいる。その上、コンタクト部７ａと抵抗３との
幅の差が大きいので、角部への電界集中をさけるため、
その幅を少しずつ小さくしている。

内部回路２を構成するＭＯＳＦＥＴは、第１０図に示す
構成であってよい。ホットキャリアの発生を抑えるため
、ＮチャネルＭ（＞５ＦＥＴＱＮはＬＤＤ（Ｌｉｇｈｔ
ｌｙ　　Ｄｏｐｅｄ　Ｄｒａｉｎ）構造を有する。この
ために、ゲートを極】２の両側に、Ｓｉｎ、からなるサ
イドウオール絶縁膜２８が形成される。半導体領域２９
は、ゲート［極］２をマスクとした燐のイオン打込みに
よって、形成される。半導体領域３０は、ゲート電極１
２及びサイドウオール絶縁膜２８をマスクとした砒素の
イオン打込みによって、形成される。サイドウオール絶
縁膜２８は、ＰチャネルＭＯ８ＦＥＴＱｐのゲート電極
１２０両側にも、形成される。Ｐ＋型半導体領域３１は
、ゲート電極１２及びサイドウオール絶縁膜２８をマス
クとしたボロンのイオン打込みによって、形成される。

この場合、半導体領域７及び８（及び］９）は、領域２
９と３０のうちの高不純物濃度を持つ領域３０と同一工
程で形成される。

内部回路２を構成するＮチャネルＭＯ８ＦＥＴのソース
及びドレイン領域は、半導体領域７及び８と同一工程で
形成された領域のみからなっていてよい。また、他の構
造のソース、ドレイン領域であってよい。

保護回路９は他の構成であってよい。抵抗３は、コンタ
クト部のみを半導体領域７ａとし、他は多結晶シリコン
からなる抵抗で構成してもよい。

ＭＯ８ＦＥＴＱＤに代えて、ＰＮ接合ダイオードを用い
てもよい。さらに、他の素子を保護回路９を構成する素
子として加λることもできる。

ウェル領域１７．１８に代λて他の半導体領域を用いて
もよい。ウェル領域は、その内部にＭＯＳＦＥＴが形成
されるため、ＭＯＳＦＥＴのソース、ドレイン領域と同
時に形成される抵抗素子よりも接合深さが深くかつ不純
物濃度が低い。したがって、ポンディングパッドに直接
接続される半導体素子を構成する半導体領域よりも、接
合深さが深く、かつ不純物濃度が低い領域は、ウェル領
域に代えて用いることができる。

また、各半導体領域は逆導電型であってもよい。

半導体領域１９及び基板５の電位は、半導体装置の実装
基板への実装前または動作前はフローティングである。

一方、ＭＯ８ＦＥＴＱＤ及びＱＮの電位も、動作前は接
地電位に近いフローティング状態にある。

半導体領域１９の電位は、半導体装置が動作中は基板５
と同を位１１．ｔばＶＢＢ＝−２，０〜−３，０Ｖ）が
望ましい。しかし、回路の接地電位ｖｓｓ（＝ＯＶ）又
は電源電圧ｖｃｃ（＝５ｖ）を、領域１９に印加しても
よい。

〔利用分野〕

ＣＭＯＳデバイスに本発明を適用した場合が説明された
が、ウェル領域を形成するプロセスを追加すればＮチャ
ネルＭＯ８ＦＥＴのみからなる半導体装置にも適用でき
ることは明らかである。

′素子（ラテラルトランジスタまたはＭＯＳＦＥＴ）を
用いた例のみを示したが、本発明は他の機能を有するポ
ンディングパッドに対しても適用できる。

また、ポンディングパッド以外でも、半導体装置の半導
体チップ上の入出力端子に対して本発明を適用できる。

【図面の簡単な説明】

第１図は本発明の実施例の入力保護回路等の電気的等価
回路図、 第３Ａ図は第２図の切断線１−ｉＶｃ沿う断面図、第３
Ｂ図は内部回路の構成を示す断面図、第４図は本発明の
他の実施例の電気的等価回路図、 第５図は第４図の尖施例のレイアウトを示す平面図、 第６図は第５図の切断線ＶＩ−Ｖｌに沿う断面図、第７
図及び第８図は、夫々本発明の他の実施例を示す断面図
、 第９図は本発明の他の実施例を示す平面図、第１０図は
本発明が適要される半導体装置の内部回路の構成を示す
断面図。 −ＱＮ・ＱＰ・・・内部回路のＭＯＳＦＥＴ、ＱＤ・・
・入力保護回路のＭＯＳＦＥＴ、Ｒｗ・・・ウェルの抵
抗、Ｒ８・・・基板の抵抗、１０．２０・・・寄生のス
イッチ用トランジスタ、５・・・Ｐ型基板、１７．１８
゜２】・・・Ｎ型ウェル領域、７．８．２４・・・Ｎ１
型領代理人　弁理士　　小　川　勝　男 第　　１　　図 第　　２　　図 第３Ａ図 第　　４　　図 第　　６　　図 第　　７　　図 第　　８　　図 第　　１０　図

Claims (1)

1. 【特許請求の範囲】 １、ＭＩＳＦＥＴと、前記ＭＩＳＦＥＴの破壊を防止す
   るための入力保護回路とを備えた半導体装置であって、 第１導電型の半導体基板内に形成され、前記入力保護回
   路を形成する抵抗の少なくとも一部であり、入力端子に
   接続された第２導電型の第１半導体領域と、 前記半導体基板内に形成され、前記第１半導体領域及び
   前記ＭＩＳＦＥＴのソースまたはドレイン領域より深く
   、かつ低い不純物濃度を有し、前記第１半導体領域を覆
   うように形成された第２導電型の第２半導体領域と、 前記半導体基板内に形成され、前記第２半導体領域と一
   定の距離をおいて対向するように形成された第２導電型
   の第３半導体領域とを有する半導体装置。 ２、前記ＭＩＳＦＥＴ＿ｓのソース及びドレイン領域は
   、第２導電型であり、高い不純物濃度を有する領域と低
   い不純物濃度を有する領域とからなり、前記第１半導体
   領域は、前記高不純物濃度領域と同一工程で形成される
   ことを特徴とする特許請求の範囲第１項記載の半導体装
   置。 ３、前記入力保護回路は、前記抵抗と、ダイオード形態
   に接続されたＭＩＳＦＥＴからなり、前記ダイオード形
   態のＭＩＳＦＥＴのソース及びドレイン領域は、前記高
   不純物濃度領域と同一工程で形成されることを特徴とす
   る特許請求の範囲第２項記載の半導体装置。 ４、前記ＭＩＳＦＥＴ＿ｓは２重ドレイン構造を有する
   ことを特徴とする特許請求の範囲第２項又は第３項のい
   ずれかに記載の半導体装置。 ５、前記ＭＩＳＦＥＴ＿ｓはＬｉｇｈｔｌｙ　Ｄｏｐｅ
   ｄＤｒａｉｎ構造を有することを特徴とする特許請求の
   範囲第２項又は第３項のいずれかに記載の半導体装置。 ６、前記半導体基板と前記第２及び第３半導体領域とか
   らなる半導体素子は、前記入力保護回路を構成する素子
   がブレークダウンした結果前記半導体基板内に生じた電
   流によって、導通することを特徴とする特許請求の範囲
   第１項記載の半導体装置。 ７、前記入力保護回路は、前記抵抗と、ダイオード形態
   に接続されたＭＩＳＦＥＴからなり、前記ブレークダウ
   ンは、前記ダイオード形態のＭＩＳＦＥＴのサーフェス
   ブレークダウン又は前記抵抗のブレークダウンであるこ
   とを特徴とする特許請求の範囲第６項記載の半導体装置
   。