JPS5840863A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS5840863A JPS5840863A JP56138823A JP13882381A JPS5840863A JP S5840863 A JPS5840863 A JP S5840863A JP 56138823 A JP56138823 A JP 56138823A JP 13882381 A JP13882381 A JP 13882381A JP S5840863 A JPS5840863 A JP S5840863A
- Authority
- JP
- Japan
- Prior art keywords
- impurity region
- layer
- wiring
- surge
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 29
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 239000012535 impurity Substances 0.000 claims description 77
- 238000009792 diffusion process Methods 0.000 abstract description 8
- 230000010354 integration Effects 0.000 abstract description 7
- 238000002955 isolation Methods 0.000 abstract description 2
- 230000001681 protective effect Effects 0.000 abstract 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 14
- 230000015556 catabolic process Effects 0.000 description 14
- 229910052710 silicon Inorganic materials 0.000 description 14
- 239000010703 silicon Substances 0.000 description 14
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 12
- 229910052782 aluminium Inorganic materials 0.000 description 12
- 239000010410 layer Substances 0.000 description 11
- 230000000694 effects Effects 0.000 description 6
- 239000000969 carrier Substances 0.000 description 4
- 230000007423 decrease Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000002159 abnormal effect Effects 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 230000002411 adverse Effects 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000002689 soil Substances 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 239000004927 clay Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- QSHDDOUJBYECFT-UHFFFAOYSA-N mercury Chemical compound [Hg] QSHDDOUJBYECFT-UHFFFAOYSA-N 0.000 description 1
- 229910052753 mercury Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000004321 preservation Methods 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Protection Of Static Devices (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置に関し、特に装置内に設けらｎる入
力保膜装置の改良に係る。
力保膜装置の改良に係る。
半導体装置には、例えば電源サージや静電気放電などに
よる過大入力から内部回路を保鰻するための入力保護装
置が設けらｔている。その１例として、ＭＯ８型半導体
装置に設けら八た入力保護袋Ｒ？：第１図（４）、（Ｂ
）に示す。
よる過大入力から内部回路を保鰻するための入力保護装
置が設けらｔている。その１例として、ＭＯ８型半導体
装置に設けら八た入力保護袋Ｒ？：第１図（４）、（Ｂ
）に示す。
これらの図において、１はｐ型シリコン基板である。該
ｐ型シリコン基板１の表面には素子間分離膜であるフィ
ールド酸化膜２が選択的に形成され、このフィールド酸
化Ｍ２に゛エリ相互に分離さＩｔたＭＯ８型トランジス
タ用素子領域、入力保護装置用素子領域、並びに拡散配
線層領域などが形成されている。ＭＯ８ｍトラン１）ス
タ用素子領域にはｎ＋型のソース領域３およびドレイン
領域４が形成され、そのチャンネル領域上にはゲート酸
化膜５を介して多結晶シリコンからなるゲート電極６が
形成されている。他方、入力保護装置用素子領域に１よ
ｎ生酒不純物領域１が形成され、該ｎ生型不純物領域の
一端部には前記ＭＯ８型トランジスタのゲート電極６が
ダイレクトコンタクトされている。また、ｎ十型不純物
領域７の仙端部には、全面に堆積されたＣＶＤ −８ｌ
Ｏ，ｌｉからなる層間絶縁膜８上にパターンニングさ
ｎ、ｆｔアルミニウム配線９がコンタクトホールな介し
てオーミック接続されている。該アルミニウム配線９は
図示しない入力側電極パッドに接続されている。なお、
図中１０は例えば拡散配線層として形成さｎ、六ｎ十型
不純物領域である。
ｐ型シリコン基板１の表面には素子間分離膜であるフィ
ールド酸化膜２が選択的に形成され、このフィールド酸
化Ｍ２に゛エリ相互に分離さＩｔたＭＯ８型トランジス
タ用素子領域、入力保護装置用素子領域、並びに拡散配
線層領域などが形成されている。ＭＯ８ｍトラン１）ス
タ用素子領域にはｎ＋型のソース領域３およびドレイン
領域４が形成され、そのチャンネル領域上にはゲート酸
化膜５を介して多結晶シリコンからなるゲート電極６が
形成されている。他方、入力保護装置用素子領域に１よ
ｎ生酒不純物領域１が形成され、該ｎ生型不純物領域の
一端部には前記ＭＯ８型トランジスタのゲート電極６が
ダイレクトコンタクトされている。また、ｎ十型不純物
領域７の仙端部には、全面に堆積されたＣＶＤ −８ｌ
Ｏ，ｌｉからなる層間絶縁膜８上にパターンニングさ
ｎ、ｆｔアルミニウム配線９がコンタクトホールな介し
てオーミック接続されている。該アルミニウム配線９は
図示しない入力側電極パッドに接続されている。なお、
図中１０は例えば拡散配線層として形成さｎ、六ｎ十型
不純物領域である。
計電極６とを接続する拡散配線層乃至拡散抵抗としての
機能を有するのみならず、ｐ型シリコン基板１との間の
ｐｎ接合にエリダイオードとして機能する（以下このダ
イオードを保護ダイオード１−１と呼ぶ）。そして、該
保護ダイオード７−１はその降伏電圧が前記ＭＯ８）ラ
ンジスタのゲート破壊電圧エリも低くなるように形成さ
れている。
機能を有するのみならず、ｐ型シリコン基板１との間の
ｐｎ接合にエリダイオードとして機能する（以下このダ
イオードを保護ダイオード１−１と呼ぶ）。そして、該
保護ダイオード７−１はその降伏電圧が前記ＭＯ８）ラ
ンジスタのゲート破壊電圧エリも低くなるように形成さ
れている。
従って、前記ＭＯ８）ランジスタのゲート破壊電圧エリ
も高い異常なサージ電圧が印加されると保護ダイオード
１−１にブレークダウンを生じてｐ型シリコン基板１側
に瞬間的に電流が流れ、この結果、内部回路を構成する
ＭＯＳ）ランジスタが前記サージ電圧によって破壊さｎ
るのを防止するようになっている。
も高い異常なサージ電圧が印加されると保護ダイオード
１−１にブレークダウンを生じてｐ型シリコン基板１側
に瞬間的に電流が流れ、この結果、内部回路を構成する
ＭＯＳ）ランジスタが前記サージ電圧によって破壊さｎ
るのを防止するようになっている。
ところで、上記ＭＯ８型半導体装置における入力保護装
置には次のような問題がある。即ち、ＭＯＢ型半導体装
置では、寄生ＭＯ８効果を防止する霞めにフィールド酸
化Ｍ２下のｐ型シリコン基板にｐ土製の浅いチーヤンネ
ルストッパ領域が形成され、しかも、このチャンネルス
トッパ領域はｐ型シリコン基板１に形成された総てのれ
−１−型不純物領域に対して自己整合的に形成されるの
が普通である。従って、第１図（Ｂ）の部分拡大図であ
る第２因に示すように、保護ダイオード１−１を構成す
るｎ十型不純物領域７は接合の浅い部分でｐ土製のチャ
ンネルストッパ領＃１１と接合することになるがら、こ
のチャンネルストッパ領域１１との接合部分において保
−ダイオード１−１の降伏電圧は局部的に低くなってい
る。このため、サージ電圧が印加された場合には不純物
領域１とチャンネルストッパ領域１１との接合部分にお
いて局部的に保護ダイオード７−１のブレークダウンが
生じ、こｔによる電流もこの浅い接合部分を通して瞬間
的に流ｎることになる。従って、この１合の電流密度は
極めて高くなるため、保験ダイオ−１！７−１のｐｎ接
合は浅い接合部分で局部的に破壊さｎ易い〇 このように上記従来の入力保護装置では保護ダイオード
７−１における局部的なｐｎ接合破壊が生じ易いために
サージ耐圧が低下するという問題があったが、゛このサ
ージ耐圧は保賎ダイオード７−１の近くに存在するｎｌ
型不純物領域（第１図の例で言えば拡散配線層１０）の
影響をも受ける。即ち、保護ダイオード７−１のブレー
クダウンによる電流は近くに存在するｎ十型不純物領域
１０に流入することになるから、この電流の大きさは二
つのｎ−１−型不純物領域１．１０間の抵抗に１っても
規制される。従って、両ｎ＋型不純物領域７．１０間の
距離が短かけｔばそ几だけ過大な電流が流れることとな
り、入力保護装置のサージ耐圧は更に低下してしまう。
置には次のような問題がある。即ち、ＭＯＢ型半導体装
置では、寄生ＭＯ８効果を防止する霞めにフィールド酸
化Ｍ２下のｐ型シリコン基板にｐ土製の浅いチーヤンネ
ルストッパ領域が形成され、しかも、このチャンネルス
トッパ領域はｐ型シリコン基板１に形成された総てのれ
−１−型不純物領域に対して自己整合的に形成されるの
が普通である。従って、第１図（Ｂ）の部分拡大図であ
る第２因に示すように、保護ダイオード１−１を構成す
るｎ十型不純物領域７は接合の浅い部分でｐ土製のチャ
ンネルストッパ領＃１１と接合することになるがら、こ
のチャンネルストッパ領域１１との接合部分において保
−ダイオード１−１の降伏電圧は局部的に低くなってい
る。このため、サージ電圧が印加された場合には不純物
領域１とチャンネルストッパ領域１１との接合部分にお
いて局部的に保護ダイオード７−１のブレークダウンが
生じ、こｔによる電流もこの浅い接合部分を通して瞬間
的に流ｎることになる。従って、この１合の電流密度は
極めて高くなるため、保験ダイオ−１！７−１のｐｎ接
合は浅い接合部分で局部的に破壊さｎ易い〇 このように上記従来の入力保護装置では保護ダイオード
７−１における局部的なｐｎ接合破壊が生じ易いために
サージ耐圧が低下するという問題があったが、゛このサ
ージ耐圧は保賎ダイオード７−１の近くに存在するｎｌ
型不純物領域（第１図の例で言えば拡散配線層１０）の
影響をも受ける。即ち、保護ダイオード７−１のブレー
クダウンによる電流は近くに存在するｎ十型不純物領域
１０に流入することになるから、この電流の大きさは二
つのｎ−１−型不純物領域１．１０間の抵抗に１っても
規制される。従って、両ｎ＋型不純物領域７．１０間の
距離が短かけｔばそ几だけ過大な電流が流れることとな
り、入力保護装置のサージ耐圧は更に低下してしまう。
このようなことから、入力保護装置のサージ副圧全高く
するためには保護ダイオードを構成するｎ十型不純物領
域７とその近くに存在する他のれ十型不純物領域１０と
の間の距離をできる限り大きくすることにより両者間の
抵抗を高くシ、保護ダイオード７−１の局部的なブレー
クダウンによる電流を制限する以外に対策はないと考え
られていた。しかし、ｎ十型不純物領域７，１０間の距
離ヲ長くすｎば必然的に装置の集積度は低下することに
ならざるを得す、高度の集積化が要求されている今日、
このような対策を実施することは設計上極めて困離であ
る。
するためには保護ダイオードを構成するｎ十型不純物領
域７とその近くに存在する他のれ十型不純物領域１０と
の間の距離をできる限り大きくすることにより両者間の
抵抗を高くシ、保護ダイオード７−１の局部的なブレー
クダウンによる電流を制限する以外に対策はないと考え
られていた。しかし、ｎ十型不純物領域７，１０間の距
離ヲ長くすｎば必然的に装置の集積度は低下することに
ならざるを得す、高度の集積化が要求されている今日、
このような対策を実施することは設計上極めて困離であ
る。
本発明は上述の事情に鑑みてなされたもので、入力保護
装置のサージ耐圧を向上し、かつ集積度の向上をも同時
に達成した半導体装置を提供するものである。
装置のサージ耐圧を向上し、かつ集積度の向上をも同時
に達成した半導体装置を提供するものである。
以下、本発明の詳細な説明する。
まず、発明者らは第１１ｇ（８）、（Ｂ）の入力保護装
置において、保護ダイオードを構成するｎ＋ｐ不純物領
域７とその近くに存在する他のｎ＋ｆｆｉ！不純物領域
１０間の距離Ｘが入力保護装置のサージ耐圧に及ばず影
Ｗを綿密に検討した０こｔけ、第３図の回路図に示すサ
ージ電圧印加装置を用い、ＸＯ値の異なる入力保護装置
にサージを印り口することにより行なった。同図におい
て、コンデンサ１２の容量は３００ｐＦ、抵抗１３の抵
抗値は０Ωである。切換スイッチ１４としては水銀リレ
ー金剛いた。また１５はｌｔ図（４）。
置において、保護ダイオードを構成するｎ＋ｐ不純物領
域７とその近くに存在する他のｎ＋ｆｆｉ！不純物領域
１０間の距離Ｘが入力保護装置のサージ耐圧に及ばず影
Ｗを綿密に検討した０こｔけ、第３図の回路図に示すサ
ージ電圧印加装置を用い、ＸＯ値の異なる入力保護装置
にサージを印り口することにより行なった。同図におい
て、コンデンサ１２の容量は３００ｐＦ、抵抗１３の抵
抗値は０Ωである。切換スイッチ１４としては水銀リレ
ー金剛いた。また１５はｌｔ図（４）。
（Ｂ）の入力保護装置を備えた半導体装置である。
この実験により第４図に示すように予期しない新規な結
果が得ら−ｒｔた。即ち、Ｘが所定値（この場合は３０
μ）を越える範囲においては従来考えられたようにＸが
小さくなるに従って入力保護装置のサージ耐圧は低下す
るが、Ｘが前記所定値以下の場合はＸが小さくなるほど
入力保護装置のサージ耐圧は逆に高くなる０この新規な
結果は、Ｘが前記所定値以下の場合には二つのｎ十型不
純物領域１，１０おＩびｐ壓シリコン基板１の間でバイ
ポーラ動作が生じ、これが入力保型装置のサージ耐圧向
上に寄与することによるものである。即ち、このバイポ
ーラ動作が生じると、第５図に示す工うに、保護ダイオ
ード１−１のブレークダウンを生じる浅い接合部分（図
中丸印全村した部分）のみならず図中ｘ印を付した深い
接合部分を通しても電流が流れるから電流密度がそれだ
け小さくなり、従ってサージ耐圧が向上するのである。
果が得ら−ｒｔた。即ち、Ｘが所定値（この場合は３０
μ）を越える範囲においては従来考えられたようにＸが
小さくなるに従って入力保護装置のサージ耐圧は低下す
るが、Ｘが前記所定値以下の場合はＸが小さくなるほど
入力保護装置のサージ耐圧は逆に高くなる０この新規な
結果は、Ｘが前記所定値以下の場合には二つのｎ十型不
純物領域１，１０おＩびｐ壓シリコン基板１の間でバイ
ポーラ動作が生じ、これが入力保型装置のサージ耐圧向
上に寄与することによるものである。即ち、このバイポ
ーラ動作が生じると、第５図に示す工うに、保護ダイオ
ード１−１のブレークダウンを生じる浅い接合部分（図
中丸印全村した部分）のみならず図中ｘ印を付した深い
接合部分を通しても電流が流れるから電流密度がそれだ
け小さくなり、従ってサージ耐圧が向上するのである。
、Ｖが所定値以下の場合にこの工うなバイポーラ動作が
生じていることは、サージ電圧Ｖｓ ｆ加えたときの不
純物領域７，１０間に流れる電流Ｉｆ：示す第６図の結
果に↓つで裏付けられる。
生じていることは、サージ電圧Ｖｓ ｆ加えたときの不
純物領域７，１０間に流れる電流Ｉｆ：示す第６図の結
果に↓つで裏付けられる。
［ｉ？１１Ｊ：ｌ’において、ＡはＸが所定値（３０μ
）を越える場合のＩ−Ｖ＊曲線であり、ＢはＸが所定値
（３０μ）以下の場合のＩ−Ｖｓ凸曲線ある○、Ｔ）３
０μの場合もＸ≦３０μの場合も保護ダイオ−ドアー１
のツェナー降伏電圧Ｖ。は同一であるから、工≦３０μ
のときに曲線Ｂのように曲線人とは全く異りｆｃＩ−Ｖ
ｓ凸曲線なることは、次のような機序によるバイポーラ
動作を示している。即ち、まず保護ダイオード１−１の
ブレークダウンによって２ｍシリコン基板１に小数キャ
リアが注入される０そして、Ｘが小さいためにｐ型シリ
コン基板１に注入された小数キャリアは消滅することな
くｎ十型不純物領域１０とのｐｎ接合部分に達し、この
小数キャリアがｎ十型不純物領域１０に流れ込むことに
よりバイポーラ動作が生じる。従って、一度保饅ダイオ
ード７−１にブレークダウンが生じると、このブレーク
ダウンにより注入された小数キャリアがトリガーとなっ
て二つのｎ″−型不純物領域１，１０間にはバイポーラ
動作による電流が流ｎるのである。これに対して、Ｘが
大きい場合には保護ダイオードＦ−１のブレークダウン
によって２ｍシリコン基板１に注入さＴＬり小数キャリ
アはｎ＋型不純物領域１０とのｐｎ接合に達するまでに
消滅するからこのようなバイポーラ動作が生じることは
なく、従って第３図囚のようなＩ−ｖｓ曲線となる０ 本発明は上記のような新規な知見を入力保護１！ｉ８の
サージ耐圧向上のために積極的に利用したものである。
）を越える場合のＩ−Ｖ＊曲線であり、ＢはＸが所定値
（３０μ）以下の場合のＩ−Ｖｓ凸曲線ある○、Ｔ）３
０μの場合もＸ≦３０μの場合も保護ダイオ−ドアー１
のツェナー降伏電圧Ｖ。は同一であるから、工≦３０μ
のときに曲線Ｂのように曲線人とは全く異りｆｃＩ−Ｖ
ｓ凸曲線なることは、次のような機序によるバイポーラ
動作を示している。即ち、まず保護ダイオード１−１の
ブレークダウンによって２ｍシリコン基板１に小数キャ
リアが注入される０そして、Ｘが小さいためにｐ型シリ
コン基板１に注入された小数キャリアは消滅することな
くｎ十型不純物領域１０とのｐｎ接合部分に達し、この
小数キャリアがｎ十型不純物領域１０に流れ込むことに
よりバイポーラ動作が生じる。従って、一度保饅ダイオ
ード７−１にブレークダウンが生じると、このブレーク
ダウンにより注入された小数キャリアがトリガーとなっ
て二つのｎ″−型不純物領域１，１０間にはバイポーラ
動作による電流が流ｎるのである。これに対して、Ｘが
大きい場合には保護ダイオードＦ−１のブレークダウン
によって２ｍシリコン基板１に注入さＴＬり小数キャリ
アはｎ＋型不純物領域１０とのｐｎ接合に達するまでに
消滅するからこのようなバイポーラ動作が生じることは
なく、従って第３図囚のようなＩ−ｖｓ曲線となる０ 本発明は上記のような新規な知見を入力保護１！ｉ８の
サージ耐圧向上のために積極的に利用したものである。
次に、本発明の詳細な説明する。
第７図（Ａ）は本発明の１実施例になる半導体装置の入
力保護装置部分を示す平面図であり、第７図（ｎ）は同
図（Ａ）のＢ −Ｂ線に沿う断面図である。
力保護装置部分を示す平面図であり、第７図（ｎ）は同
図（Ａ）のＢ −Ｂ線に沿う断面図である。
これらの図において、２１はｐ型シリコン基板である。
該ｐ型シリコン基板２１表層にはフィールド酸化膜２２
が選択的に形成さ扛、該フィールド酸化Ｍ２２にエリ相
互に分離された各種の素子領域が分離さｎている。その
うちの一つには、入力保護装置を構成する第１のｎ十型
不純物領域２３が形成さｎている。該第１のｎ十型不純
物領域２３の一端部には全面に堆積され＊ｍｍ絶絶縁膜
２４上形成されたアルミニウムパターンからなる入力配
線２５がコンタクトホール２６を介してオーミックコン
タクトされている。他方、第１のｎ十型不純物領域２３
の図示しない他端部には内部回路に接続した配線が接続
されている。また、第１のｎ士別不純物領域２３の入力
配線２５とのコンタクト部分近傍の素子領域には、所定
距離會隔てて入力保護装置を構成する第２のｎ十型不純
物領域２７が形成さｎている０また、フィールド酸化膜
２２下には容性ＭＯ８効果を防止するために図示しない
ｐ土製の洩いデャンネルストツバ領域が形成さｒ７てい
る。そして、前記入力保護装置を形成する第１のｎ十型
領域２３と第２のｎ十型不純物領域２７とは、入力配線
２５から第１のｎ十型不純物領域２３に内部回路を破壊
するようなサージ電圧が印加された場合に、第１および
第２のれ土部不純物領域２３．５！’ｉとｐ型シリコン
基板２ノとの間にバイポーラ動作が生じるような前記所
定距離を隔てて形成されている。
が選択的に形成さ扛、該フィールド酸化Ｍ２２にエリ相
互に分離された各種の素子領域が分離さｎている。その
うちの一つには、入力保護装置を構成する第１のｎ十型
不純物領域２３が形成さｎている。該第１のｎ十型不純
物領域２３の一端部には全面に堆積され＊ｍｍ絶絶縁膜
２４上形成されたアルミニウムパターンからなる入力配
線２５がコンタクトホール２６を介してオーミックコン
タクトされている。他方、第１のｎ十型不純物領域２３
の図示しない他端部には内部回路に接続した配線が接続
されている。また、第１のｎ士別不純物領域２３の入力
配線２５とのコンタクト部分近傍の素子領域には、所定
距離會隔てて入力保護装置を構成する第２のｎ十型不純
物領域２７が形成さｎている０また、フィールド酸化膜
２２下には容性ＭＯ８効果を防止するために図示しない
ｐ土製の洩いデャンネルストツバ領域が形成さｒ７てい
る。そして、前記入力保護装置を形成する第１のｎ十型
領域２３と第２のｎ十型不純物領域２７とは、入力配線
２５から第１のｎ十型不純物領域２３に内部回路を破壊
するようなサージ電圧が印加された場合に、第１および
第２のれ土部不純物領域２３．５！’ｉとｐ型シリコン
基板２ノとの間にバイポーラ動作が生じるような前記所
定距離を隔てて形成されている。
上記構成からなる半導体装置では、入力配線２５から入
力保護装置を構成する第１のｎ４−型不純物領域２３に
サージ電圧が印加さｎると、第１および第２のｎ＋型不
純物領域２３．２７と６・５型シリコン基版２１とから
なるｎｐｎ バイポーラトランジスタが動作してサー
ジ電圧を第１および第２のｎ−１−型不純物領域間の電
流として逃し、こｎにエリ内部回路を保護する○しがも
、このときに流れる電流はバイポーラ動作によるもので
あるため、その電流密度は従来の入力保護装置の場合に
比較して格段に小さい。従って、上記入力保護装置にょ
ｎば従来の保護ダイオードによる入力保護装置よりもサ
ージ耐圧を向上することができる。また、第２のｎ十型
不純物領域２ｒとしては第１図（４）、（Ｂ）の場合の
ように例えば拡散配線層等を用いることができ、しかも
、両ｎ 型不純物領域２３．２７間の距離を従来エリも
短い所定距離（第４図の結果に示すように３０μ以下と
するのが望ましい）に短縮することにエリ上記効果を得
ることができるのであるから、サージ耐圧全向上すると
同時に装置の高集積化全達成することかり能となる。
力保護装置を構成する第１のｎ４−型不純物領域２３に
サージ電圧が印加さｎると、第１および第２のｎ＋型不
純物領域２３．２７と６・５型シリコン基版２１とから
なるｎｐｎ バイポーラトランジスタが動作してサー
ジ電圧を第１および第２のｎ−１−型不純物領域間の電
流として逃し、こｎにエリ内部回路を保護する○しがも
、このときに流れる電流はバイポーラ動作によるもので
あるため、その電流密度は従来の入力保護装置の場合に
比較して格段に小さい。従って、上記入力保護装置にょ
ｎば従来の保護ダイオードによる入力保護装置よりもサ
ージ耐圧を向上することができる。また、第２のｎ十型
不純物領域２ｒとしては第１図（４）、（Ｂ）の場合の
ように例えば拡散配線層等を用いることができ、しかも
、両ｎ 型不純物領域２３．２７間の距離を従来エリも
短い所定距離（第４図の結果に示すように３０μ以下と
するのが望ましい）に短縮することにエリ上記効果を得
ることができるのであるから、サージ耐圧全向上すると
同時に装置の高集積化全達成することかり能となる。
第２図囚は本発明の他の実施例になる半導体装置の入力
保護袋［部分を示す平面図であり、第゛り図（Ｂ）は同
図（蜀のＢ −Ｂ線に沿う断面図である。なお、こ肚ら
の図において、第＋７ＰＡ（Ａ） 、 （Ｔ３）の実施
例と同じ部分には同一の診照番号全付しておる。この実
施例では眉間絶縁膜２４上に入力配線２５とは別のアル
ミニウム配線２Ｂが形成さｎており、該アルミニウム配
線２Ｂはコンタクトホール２９４，２９ｚ’に介して前
記第２のｎ十型不純物領域２７にオーミックコンタクト
さ八ている○そして、このアルミニウム配線２８は図示
しない電源Ｖｓｓ配線としての拡散配線層あるいはダイ
ジングライン部位に形成されたｎ十型不純物領域等の人
容、！ｌを有する不純物領域に接続されている０ま几コ
ンタクトホール２９１ ｓ ２９２はアルミニウム配
線２８と第２のｎ＋型不純物領域２ｒとのコンタクト位
置が入力配線２５と第１のｎ−Ｆ型不純物領域間３との
コンタクト位置に対面するように形成されている０その
他の構成は第７図囚、（Ｂ）の実施例と同様である０ この実施例によｎば、サージ′道圧が印加さｎて、第１
および第２の１１＋型不純物領域２３゜２７とｐ型シリ
コン基板２ノとの間にバイポーラ動作が生じることに↓
り第２のｎ十型不純物領域２７に流入した電荷は、アル
ミニウム配線２８所・通してこの流入電荷を充分吸収し
得る太容１ｊ拡１１１ｉ層に流出することになる。従っ
て、バイポーラ動作により第２のｎ十型不純物領域２７
に流入した電−６′、が装置の動作に悪影響を及ｔ１ｊ
すの全防止することができる。また、第１および第２の
ｎ＋型不純物領域２３．２１にはその抵抗により夫々電
位分布を生じ、サージ電圧による電流は両者間の電位勾
配が最も大きくなる部分で流１２るから、この場合には
第１のｎ＋型不純物領域２３における入力配線２５との
コンタクトホル分と第２のｎ十型不純物領域２７におけ
るアルミニウム配線２８とのコンタＦ ｆ＜１４分間で
電流か流、Ｉすることになる。従って、コンタクトホー
ル２”ｌ ＋ ２９２の位置によって電流の流ｒしる
領域ｆ限定的に指定することができ、こ几にエリ装置の
動作に悪影ｗ’ｅ生じるような領域に電流が流れるのを
防止することができる。そして、図示のようにコンタク
トホール２９１ ＊２９ｔｋコンタクトホール２６と対
面する領域に形成すれば、電流の流れる距離、即ちその
間の抵抗が均一化されて電流密度が一定になるから入力
保護装置のサージ耐圧全向上する主でエリ大きな効果が
得られる。
保護袋［部分を示す平面図であり、第゛り図（Ｂ）は同
図（蜀のＢ −Ｂ線に沿う断面図である。なお、こ肚ら
の図において、第＋７ＰＡ（Ａ） 、 （Ｔ３）の実施
例と同じ部分には同一の診照番号全付しておる。この実
施例では眉間絶縁膜２４上に入力配線２５とは別のアル
ミニウム配線２Ｂが形成さｎており、該アルミニウム配
線２Ｂはコンタクトホール２９４，２９ｚ’に介して前
記第２のｎ十型不純物領域２７にオーミックコンタクト
さ八ている○そして、このアルミニウム配線２８は図示
しない電源Ｖｓｓ配線としての拡散配線層あるいはダイ
ジングライン部位に形成されたｎ十型不純物領域等の人
容、！ｌを有する不純物領域に接続されている０ま几コ
ンタクトホール２９１ ｓ ２９２はアルミニウム配
線２８と第２のｎ＋型不純物領域２ｒとのコンタクト位
置が入力配線２５と第１のｎ−Ｆ型不純物領域間３との
コンタクト位置に対面するように形成されている０その
他の構成は第７図囚、（Ｂ）の実施例と同様である０ この実施例によｎば、サージ′道圧が印加さｎて、第１
および第２の１１＋型不純物領域２３゜２７とｐ型シリ
コン基板２ノとの間にバイポーラ動作が生じることに↓
り第２のｎ十型不純物領域２７に流入した電荷は、アル
ミニウム配線２８所・通してこの流入電荷を充分吸収し
得る太容１ｊ拡１１１ｉ層に流出することになる。従っ
て、バイポーラ動作により第２のｎ十型不純物領域２７
に流入した電−６′、が装置の動作に悪影響を及ｔ１ｊ
すの全防止することができる。また、第１および第２の
ｎ＋型不純物領域２３．２１にはその抵抗により夫々電
位分布を生じ、サージ電圧による電流は両者間の電位勾
配が最も大きくなる部分で流１２るから、この場合には
第１のｎ＋型不純物領域２３における入力配線２５との
コンタクトホル分と第２のｎ十型不純物領域２７におけ
るアルミニウム配線２８とのコンタＦ ｆ＜１４分間で
電流か流、Ｉすることになる。従って、コンタクトホー
ル２”ｌ ＋ ２９２の位置によって電流の流ｒしる
領域ｆ限定的に指定することができ、こ几にエリ装置の
動作に悪影ｗ’ｅ生じるような領域に電流が流れるのを
防止することができる。そして、図示のようにコンタク
トホール２９１ ＊２９ｔｋコンタクトホール２６と対
面する領域に形成すれば、電流の流れる距離、即ちその
間の抵抗が均一化されて電流密度が一定になるから入力
保護装置のサージ耐圧全向上する主でエリ大きな効果が
得られる。
第９図は本発明の更に別の実施例になる半導体装置の入
力保護装置部分金示す平面図である。
力保護装置部分金示す平面図である。
この実施例では第２のｎ＋型不純物領域２７が第１のｎ
土製不純物領域λ３と人力配線２５とのコンタクト部分
を取り囲んでその近傍の略全部に亘って形成さルている
。そして、この第２のｎ土製不純物領域ｚ１にはコンタ
クトホール１６に対面する位置に設けらｒＬ、タコンタ
クトホ−Ａ／２９． １１９．’ ＋ ”Ｌ９＊ ｓ
’２．９＊’に介してアルミニウム配線ｚ８とオーミッ
クコンタクトしている。この構成により、第１のｎ生型
不純物領域Ｉ３と第２のｎ土製不純物領斌’ｔｒ以外の
不純物領域との間に異常電流が流れるのを略完全に防止
でき、この異常電流による装置の信頼性低下を防止する
ことができる。その他の構成および効果は！￥７図（Ａ
） 、 （Ｂ）および第８図（４）、（Ｂ）の実施例と
同様である。
土製不純物領域λ３と人力配線２５とのコンタクト部分
を取り囲んでその近傍の略全部に亘って形成さルている
。そして、この第２のｎ土製不純物領域ｚ１にはコンタ
クトホール１６に対面する位置に設けらｒＬ、タコンタ
クトホ−Ａ／２９． １１９．’ ＋ ”Ｌ９＊ ｓ
’２．９＊’に介してアルミニウム配線ｚ８とオーミッ
クコンタクトしている。この構成により、第１のｎ生型
不純物領域Ｉ３と第２のｎ土製不純物領斌’ｔｒ以外の
不純物領域との間に異常電流が流れるのを略完全に防止
でき、この異常電流による装置の信頼性低下を防止する
ことができる。その他の構成および効果は！￥７図（Ａ
） 、 （Ｂ）および第８図（４）、（Ｂ）の実施例と
同様である。
なお、上記三つの実施例においては、入力配線２５全ア
ルミニウム膜で形成しているが、多結晶シリコン層のよ
うにシート抵抗の比較的大きな配線材利金用いることに
より過大な入力電流を低減するＬうな構成とすることも
できる。
ルミニウム膜で形成しているが、多結晶シリコン層のよ
うにシート抵抗の比較的大きな配線材利金用いることに
より過大な入力電流を低減するＬうな構成とすることも
できる。
ただし、入力配線２５の抵抗値が大きい場合には過大入
力によって断線を生じ易くなるから、入力配線２５をど
のようなもので形成するかは個々の具体的な設計条件に
従って適宜選択するのが望ましい。
力によって断線を生じ易くなるから、入力配線２５をど
のようなもので形成するかは個々の具体的な設計条件に
従って適宜選択するのが望ましい。
同様に、第２のｎ十型不純物領域２７を大容量不純物領
域と接続するアルミニウム配線２８についても、これを
多結晶シリコン層のようなシート抵抗の大きい配線とす
ることにより電流を制限することが望ましい場合もある
が、そのために第２のｎ十型不純物領域２７以外の拡散
層との間で電流が流れ易くなることもあるから、個々の
具体的条件に従って適宜選択する。
域と接続するアルミニウム配線２８についても、これを
多結晶シリコン層のようなシート抵抗の大きい配線とす
ることにより電流を制限することが望ましい場合もある
が、そのために第２のｎ十型不純物領域２７以外の拡散
層との間で電流が流れ易くなることもあるから、個々の
具体的条件に従って適宜選択する。
更に、上記実施例では第２のｎ土製不純物領Ｊ／２ｙ２
独立した不純物領域として形成しであるが、例えばＶｓ
ｓ拡散配線層等の大容量不純物領域を第２ （Ｄ ｎ十
型不純物領域２２として用いてもよい。
独立した不純物領域として形成しであるが、例えばＶｓ
ｓ拡散配線層等の大容量不純物領域を第２ （Ｄ ｎ十
型不純物領域２２として用いてもよい。
加えて、本発明はチャンネルストッパ領域をｎ十型不純
物領域から離間して形成さ１する半導体装置、あるいは
チャンネルストッパ領域を形成しない半導体装置にも適
用することができる。
物領域から離間して形成さ１する半導体装置、あるいは
チャンネルストッパ領域を形成しない半導体装置にも適
用することができる。
また本発明はｐ型基板のみならずｎ型基板を７川いて実
施することができることは言う壕でもない。
施することができることは言う壕でもない。
以上詳述したように、本発明によれば入力保護装置のサ
ージ耐圧を向トし、かつ集積度の向上をも同時に達成し
た半導体装置を提供できるものである。
ージ耐圧を向トし、かつ集積度の向上をも同時に達成し
た半導体装置を提供できるものである。
第１図０）はＭＯ８ｍ半導体装置に設けられた従来の入
力保護装置を示す平面図、第１図（Ｂ）は同図（Ａ）の
ＩＩ−Ｂ線に沿う断面図、第２図は第１図（１３）の部
分拡大図、第３図は入力保護装置のサージ耐圧ｆ ＩＩ
Ｊべるために用いたサージ電圧印加装置の回路図、第４
図は保論ダイオードを構成する不純物領域とその近傍に
設けら２１４ｍ同導電似の他の不純物領域との間の距離
が第１図囚。 （ＩＩ）に示す入力保護装置のサージ防圧に及ばず影響
を示す線図、第５図および第６図は第４図の結果を説明
するための説明図、第７図（４）は本発明の１実施例に
なる半導体装置の入力保護装置部分を示す平面図、第９
図（Ｂ）は同図（Ａ）のＢ ＝Ｂ線に沿う断面図、第８
図（４）は本発明の他の実施例になる半導体装置の入力
保護装置部分金示す平面図、第６図（Ｂ）は同図（Ａ）
のＢ −Ｂ線に沿う断面図、第？１図叫は本発明の更に
別の実施例になる半導体装置の入力保護装置部分を示す
平面図である。 ２１・・・ｐ型シリコン基板、２２・・・フィールド酸
化膜、２３・・・保護ダイオードを構成するｎ＋型不純
物領域、２４・・・層間絶縁膜、２６・・・入力配線、
３６ 、２９１ ＋ ２ ’ｐ ＋ Ｌ’ｉ′。 ２９、′ ・・・コンタクトホール、２１・・・第２
のｎ十型不純物領域、２８・・・アルｊ ｒ−ラム配線
。 出願人代理人 弁理士 鈴 江 武 彦第１図 （Ａ） （１ 第２図 国鱈（νｍ）］ 第５図 ９ ７”ｙａ ′、リ ・ ７・７椋刻％ ８ ｎ＋ ｎ４− １０ ２ｐ” ７
力保護装置を示す平面図、第１図（Ｂ）は同図（Ａ）の
ＩＩ−Ｂ線に沿う断面図、第２図は第１図（１３）の部
分拡大図、第３図は入力保護装置のサージ耐圧ｆ ＩＩ
Ｊべるために用いたサージ電圧印加装置の回路図、第４
図は保論ダイオードを構成する不純物領域とその近傍に
設けら２１４ｍ同導電似の他の不純物領域との間の距離
が第１図囚。 （ＩＩ）に示す入力保護装置のサージ防圧に及ばず影響
を示す線図、第５図および第６図は第４図の結果を説明
するための説明図、第７図（４）は本発明の１実施例に
なる半導体装置の入力保護装置部分を示す平面図、第９
図（Ｂ）は同図（Ａ）のＢ ＝Ｂ線に沿う断面図、第８
図（４）は本発明の他の実施例になる半導体装置の入力
保護装置部分金示す平面図、第６図（Ｂ）は同図（Ａ）
のＢ −Ｂ線に沿う断面図、第？１図叫は本発明の更に
別の実施例になる半導体装置の入力保護装置部分を示す
平面図である。 ２１・・・ｐ型シリコン基板、２２・・・フィールド酸
化膜、２３・・・保護ダイオードを構成するｎ＋型不純
物領域、２４・・・層間絶縁膜、２６・・・入力配線、
３６ 、２９１ ＋ ２ ’ｐ ＋ Ｌ’ｉ′。 ２９、′ ・・・コンタクトホール、２１・・・第２
のｎ十型不純物領域、２８・・・アルｊ ｒ−ラム配線
。 出願人代理人 弁理士 鈴 江 武 彦第１図 （Ａ） （１ 第２図 国鱈（νｍ）］ 第５図 ９ ７”ｙａ ′、リ ・ ７・７椋刻％ ８ ｎ＋ ｎ４− １０ ２ｐ” ７
Claims (6)
- （１）１導電型の半導体基板と、該半導体基板に形成さ
れ入力配線および内部回路配線がオーミックコンタクト
された基板に対して逆導電型を有する第１の不純物領域
と、該第１の不純物領域と同導電型を有する第２の不純
物領域とからなり、前記第１の不純物領域、半導体基板
および第２の不純物領域間に生じるバイポーラ動作によ
る入力保獲装置全具備したことを特徴とする半導体装置
。 - （２）第１およびｇ２の不純物領域間に半導体基板と同
導電型の浅いチャンネルストッパ領域が前記第１および
第２の不純物領域と接して形成されていることを特徴と
する特許請求の範囲第（１）項記載の半導体装置。 - （３）第２の不純物領域が第１の不純物領域と入力配線
とのオーミックコンタクト部分の近傍に設けらｎている
ことを特徴とする特許請求の範囲第（１）項または第（
２）項記載の半導体装置。 - （４）第２の不純物領域が半導体装置内に設けられた大
容量不純物領域に接続されていることを特徴とする特許
請求の範囲第（１）項、第（２）項または第（３）項に
記載の半導体装置。 - （５）第２の不純物領域が第１の不純物領域と入力配線
とのオーミックコンタクト部分を取り囲んで形成されて
いることを特徴とする特ｒ「請求の範囲第（１）項、第
（２）項、第（３）項′または第（４）項記載の半導体
装置。 - （６）第１の不純物領域と第２の不純物領域との間の距
離が３０μ以下であることを特徴とする特許請求の範囲
第（１）項、第（２）項、第（３）項、第（４）項また
は第（５）項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56138823A JPS5840863A (ja) | 1981-09-03 | 1981-09-03 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56138823A JPS5840863A (ja) | 1981-09-03 | 1981-09-03 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5840863A true JPS5840863A (ja) | 1983-03-09 |
Family
ID=15231054
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56138823A Pending JPS5840863A (ja) | 1981-09-03 | 1981-09-03 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5840863A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6235663A (ja) * | 1985-08-09 | 1987-02-16 | Hitachi Ltd | 半導体装置 |
| EP0680090A1 (en) * | 1994-04-13 | 1995-11-02 | Winbond Electronics Corporation | Protection device against electrostatic discharges |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS526470B1 (ja) * | 1971-04-20 | 1977-02-22 |
-
1981
- 1981-09-03 JP JP56138823A patent/JPS5840863A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS526470B1 (ja) * | 1971-04-20 | 1977-02-22 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6235663A (ja) * | 1985-08-09 | 1987-02-16 | Hitachi Ltd | 半導体装置 |
| EP0680090A1 (en) * | 1994-04-13 | 1995-11-02 | Winbond Electronics Corporation | Protection device against electrostatic discharges |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7544544B2 (en) | Low capacitance two-terminal barrier controlled TVS diodes | |
| EP0161983B1 (en) | Input protection arrangement for vlsi integrated circuit devices | |
| US5728612A (en) | Method for forming minimum area structures for sub-micron CMOS ESD protection in integrated circuit structures without extra implant and mask steps, and articles formed thereby | |
| US6696730B2 (en) | Electrostatic discharge protection device for semiconductor integrated circuit, method for producing the same, and electrostatic discharge protection circuit using the same | |
| US7285458B2 (en) | Method for forming an ESD protection circuit | |
| US5548134A (en) | Device for the protection of an integrated circuit against electrostatic discharges | |
| JP4017187B2 (ja) | 静電放電保護回路 | |
| US6587320B1 (en) | Apparatus for current ballasting ESD sensitive devices | |
| US5268588A (en) | Semiconductor structure for electrostatic discharge protection | |
| US5701024A (en) | Electrostatic discharge (ESD) protection structure for high voltage pins | |
| US20080308837A1 (en) | Vertical current controlled silicon on insulator (soi) device such as a silicon controlled rectifier and method of forming vertical soi current controlled devices | |
| US10177136B2 (en) | Electrostatic discharge protection device for high voltage | |
| US7064358B2 (en) | Triggered back-to-back diodes for ESD protection in triple-well CMOS process | |
| JP2006523965A (ja) | シリコンオンインシュレータ技術を対象とする静電放電（ｅｓｄ）保護用低電圧シリコン制御整流器（ｓｃｒ） | |
| US20070210387A1 (en) | ESD protection device and method | |
| US5903032A (en) | Power device integration for built-in ESD robustness | |
| US5844280A (en) | Device for protecting a semiconductor circuit | |
| US4486770A (en) | Isolated integrated circuit transistor with transient protection | |
| US5726844A (en) | Protection circuit and a circuit for a semiconductor-on-insulator device | |
| US20040007742A1 (en) | Pure silcide ESD protection device | |
| US4520382A (en) | Semiconductor integrated circuit with inversion preventing electrode | |
| JPS5840863A (ja) | 半導体装置 | |
| US6479871B2 (en) | Electrostatic discharge (ESD) latch-up protective circuit for an integrated circuit | |
| JP2005223016A (ja) | 半導体装置 | |
| US10741542B2 (en) | Transistors patterned with electrostatic discharge protection and methods of fabrication |