JP4017187B2 - 静電放電保護回路 - Google Patents

Description

本発明は、静電気の放電（ＥＳＤ）から保護する回路に関し、特にＮＭＯＳトランジスタおよび横型ＮＰＮバイポーラトランジスタを静電気の放電（ＥＳＤ）から保護する回路に関する。
ＮＭＯＳトランジスタは、Ｐ型伝導性のチャネル領域の対抗する側にＮ型伝導性のソース領域およびドレイン領域を有する電界効果トランジスタである。伝導性ゲートはチャネル領域を覆い、二酸化シリコンのような絶縁材料の層によってチャネル領域から絶縁されている。ＮＭＯＳ出力デバイスに対する静電気の放電（ＥＳＤ）による損傷は、ＮＭＯＳトランジスタを含む集積回路（ＩＣ）の使用する時によくある出来事である。少なくとも２５００［ｎｍ］のゲート酸化膜厚を持ち、少なくとも１．５［μｍ］のゲート長を有するＮＭＯＳトランジスタでは、損傷はソース−ドレインのスナップ−バックおよびチャネル領域にわたる２次降伏によるものが通常であり、結果としてソースとドレイン間の短絡となる。トランジスタのバイポーラスナップ−バックのメカニズムを利用することによって、ＥＳＤの相応なレベルに耐えるＮＭＯＳ出力トランジスタを設計することが可能である。しかしながら、結局、２次降伏によって故障が起こる。ＩＣの幾何学的な配置およびゲート酸化膜の縮小として、ゲートに対するドレインは損傷を受けやすくなり、ＥＳＤ損傷に関して主な弱点となりうる。１０００［ｎｍ］未満のゲート酸化膜厚を有するＮＭＯＳトランジスタでは、ゲート酸化膜に対するドレインのブレイクダウンは主な故障の機構である。これは、ホットキャリア効果をできる限り少なくするＮＭＯＳトランジスタの設計の必要性を生じさせ、しばしばゲート酸化膜ブレイクダウンの電圧を越えるスナップ−バック電圧およびＮＭＯＳのソース−ドレインブレインダウン電圧に帰着する。
横型バイポーラトランジスタは、Ｐ型領域によって間隔を置いて配置された一対のＮ型領域を備えるという点で、ＮＭＯＳトランジスタに構造的に似ている。このようなＮＰＮバイポーラトランジスタは、特にＰ型領域の幅が非常に小さいときに、ＥＳＤに関してＮＭＯＳトランジスタと似た問題を有する。
本発明は、ソース、ドレインおよびゲートを有するＮＭＯＳを含む電気回路へ向けられる。ツェナーダイオードは、ＮＭＯＳトランジスタをＥＳＤから保護するために、ＮＭＯＳトランジスタのドレインとゲート間に電気的に接続される。
本発明は、Ｐ型伝導体の少なくとも一部分と表面とを有する半導体材料のサブストレートを含むＩＣへ向けられる。間隔を置いて配置されたＮ型伝導体の一対の第１の領域は、サブストレートのＰ型部分内であってサブストレートの表面にある。第１の領域はＮＭＯＳトランジスタのソースおよびドレインを形成し、ＮＭＯＳトランジスタはその間にＮＭＯＳトランジスタのチャネル領域を形成するサブストレートの部分を持つ。伝導性材料のゲートはＮＭＯＳトランジスタのチャネルに沿ってサブストレートの表面を覆い、この表面から絶縁されている。Ｎ型伝導体の第２の領域はサブストレート内にあって、その表面にある。Ｐ＋型伝導体の領域は、サブストレート内にあって、その表面にあり、第２の領域を用いてツェナーダイオードのＰＮジャンクションを形成する。手段はＮＭＯＳトランジスタのドレインに第２の領域を電気的に接続し、手段はＮＭＯＳトランジスタのゲート領域にＰ＋型領域を接続する。
図１は、本発明のＥＳＤ保護を持つＮＭＯＳトランジスタを有するＣＭＯＳ回路の回路図である。
図２は、本発明のＥＳＤ保護の別の形式を有するＮＭＯＳトランジスタの回路図である。
図３は、本発明のＥＳＤ保護を有するＮＰＮバイポーラトランジスタの回路図である。
図４は、図２の回路に示されたＥＳＤ保護の形式を含むＣＭＯＳのＩＣ装置の平面図である。
図５は、図４の５−５線に沿う断面図である。
図６は、図４の６−６線に沿う断面図である。
図１では、ＣＭＯＳ回路１０は、ドレイン１４、ソース１６およびゲート１８を有するＰＭＯＳトランジスタ１２と、ソース２２、ドレイン２４およびゲート２６を有するＮＭＯＳトランジスタ２０を備える。トランジスタ１２のドレイン１４はトランジスタ２０のドレイン２４に接続され、トランジスタ１２のゲート１８とトランジスタ２０のゲート２６は相互に接続される。トランジスタ１２のソース１６はＶＤＤに接続され、トランジスタ２０のソース２２はＶＳＳに接続される。ＥＳＤからトランジスタ２０を保護するために、ツェナーダイオード２８はトランジスタ２０のドレイン２４とゲート２６との間に接続される。ダイオード２８のアノード３０はトランジスタ２０のゲート２６に接続され、ダイオード２８のカソード３２はトランジスタ２０のドレイン２４に接続される。
ＥＳＤを受けるとき、ダイオード２８はトランジスタ２０のゲート−ドレインのブレイクダウンを解決するために役立つ。ダイオード２８は、ＥＳＤの結果として、ゲートとドレイン間の電圧がツェナーブレイクダウン電圧を越えるときは常に、トランジスタ２０のゲート２６をハイに引き上げる。トランジスタ２０のゲート２６をハイに引き上げることによって、ドレイン−ゲートのブレイクダウンは回避される。ダイオード２８のサイズは、トランジスタ２０のゲート２６に対する駆動力に依存する。つまり、ダイオード２８は、ダイオード２８に流れる電流が如何なるＮＭＯＳプリドライバの引き下げ電流に打ち勝つようなサイズを持たなければならない。ＮＭＯＳトランジスタおよびツェナーダイオードがＩＣ内に組み込まれるとき、ＮＭＯＳトランジスタが形成されるＰ型伝導性のサブストレートから電気的に分離するために、ツェナーダイオードはＮ型伝導性のウエル内に製造されなければならない。
図２には、電源供給ピンのためのＥＳＤ保護を提供するためにＮＭＯＳトランジスタ３６を有するＩＣ３４の回路図が示されている。トランジスタ３６はソース３８、ドレイン４０およびゲート４２を含む。ソース３８はＶＳＳに電気的に接続され、ドレイン４０は電気的にＶＤＤに接続される。ツェナーダイオード４４は、トランジスタ３６のゲート４２とドレイン４０との間に接続される。ゲート４２はダイオード４４のアノード４６へ接続され、ドレイン４０はダイオード４４のカソード４８へ電気的に接続される。抵抗体５０はＶＳＳとトランジスタ３６のゲート４２との間に与えられる。ＩＣ３４では、抵抗体５０はＩＣ３４が形成される半導体サブストレートの抵抗によって与えられてもよい。
ＮＭＯＳトランジスタはＩＣの電源供給ピンに対するＥＳＤ保護のために使用されてきた。ＮＭＯＳトランジスタのゲートは、ＥＳＤ保護をするためにソースに電気的に接続される。このような回路では、ＥＳＤ保護を与えるのはＮＭＯＳトランジスタそれ自身よりも、むしろＮＭＯＳトランジスタによって形成される寄生ＮＰＮバイポーラトランジスタである。ＮＭＯＳトランジスタのゲートは、（バイポーラトランジスタのコレクタを形成する）ドレインと（バイポーラトランジスタのエミッタを形成する）ソースとの間に間隔を形成するためにのみ使用されている。電源供給保護のために大きなＮＭＯＳトランジスタを使用に関して最も大きな問題の一つは、ＮＭＯＳの小さな領域および初期不良に電流が集中することを避けてＮＰＮバイポーラトランジスタの一様なターン−オンを確実にすることである。ダイオード４４により、スナップ−バックへのＮＰＮトランジスタの一様なトリガーが与えられ、その装置の十分なエネルギの取扱い能力を十分に利用する。しかしながら、（一般にはシリコン酸化膜層である）ゲートの絶縁体がＩＣの構成要素のサイズの縮小と共に薄くなるにつれて、ＮＭＯＳがスナップ−バックして低電圧の伝導状態になる前に、ＮＭＯＳトランジスタのゲートとドレインとの間にわたるブレイクダウンが起こりうる。ＩＣ３４においてこの問題を克服するために、ダイオード４４のアノード４６がトランジスタ３６のゲート４２に近接して配置されて、トランジスタ３６のゲート４２は、トランジスタ３６のソース３８へ直接に接続されるよりも、ダイオード４４のアノード４６へ接続される。ゲートがハイ状態の下に、ドレインに向かう静電気の放電のような一時的なパルスが装置のサブストレートとゲートを両方引き上げることが、この構造により確実になり、ドレインとゲートとサブストレートと間の電位差を最小にする。これによって、０．５［μｍ］未満のような小さい寸法を有するＩＣにまでＥＳＤ保護の役立つ範囲が広がる。
図３では、横型バイポーラトランジスタ１３６に対する保護回路１３４が示されている。トランジスタ１３６は、Ｎ型伝導性のエミッタ１３８、Ｎ型伝導性のコレクタ１４０およびＰ型伝導性のベース１４２を備える。トランジスタ１３６のエミッタ１３８は負の電源供給線Ｖｓｓに接続され、コレクタ１４０は正の電源供給線Ｖｄｄに接続される。ツェナーダイオード１４４は、トランジスタ１３６のコレクタ１４０とベース１４０との間に接続される。ダイオード１４４のアノード１４６はトランジスタ１３６のベース１４２に接続され、ダイオード１４４のカソード１４８はトランジスタ１３６のコレクタ１４０に接続される。抵抗体１５０はトランジスタ１３６のベース１４２と負の電源供給線Ｖｓｓとの間に接続される。
横型ＮＰＮバイポーラトランジスタの構造は、ＮＭＯＳトランジスタの構造に非常に類似しているということに注目すべきである。トランジスタのこれらの型では、共に間隔を置いて配置された一対のＮ型領域を備え、このＮ型領域の間にＰ型領域を有する。ＮＰＮバイポーラトランジスタでは、Ｎ型領域がエミッタおよびコレクタであるのに対し、ＮＭＯＳトランジスタでは、Ｎ型領域がソースおよびドレインとなる。ＮＰＮバイポーラトランジスタでは、Ｐ型領域はベースであるのに対し、Ｐ型領域はチャネル領域である。ＮＭＯＳトランジスタはＰ型領域を覆うと共に、Ｐ型領域から絶縁されたゲートを備える点に置いて、ＮＭＯＳトランジスタはＮＰＮバイポーラトランジスタと異なる。回路３４および１３４では共に、ダイオード４４（１４４）のアノード４６（１４６）はトランジスタのＰ型領域に接続される。トランジスタ３６では、ダイオード４４のアノード４６は、チャネル領域から絶縁されたゲート４２を通してＰ型チャネル領域に電気的に接続される。トランジスタ１３６では、ダイオード１４４のアノード１４６はトランジスタ１３６のＰ型ベース領域１４２へ電気的に直接に接続される。
しかしながら、２つの型のトランジスタは、一時的な静電気の放電によって似たような影響を受ける。保護回路３４（１３４）では、ダイオード４４（１４４）は、ドレイン４０（コレクタ１４０）とゲート４２（ベース１４２）との間の電圧差を縮小するだけでなく、横型トランジスタ１３６のベース１４２にトリガーを与える。ツェナー電圧を越えるとき、図３に示された保護回路１３４は分路となるレギュレータ（regulator）を形成して、ツェナー電圧に１Ｖｅｂを加えたところで、エミッタ電圧に対しコレクタ電圧を保持する。結局、トランジスタ１３６を通過する電流は、一時的な保護を与えるために必要なプラズマＶｃｅｏ低抵抗領域にトランジスタ１３６を引く込むには十分である。
ＩＣ内に横型ＮＰＮバイポーラトランジスタを形成するとき、しばしばＮＭＯＳトランジスタと同じ外観を有する。非常に狭いＰ型ベース領域を持つＮＰＮバイポーラトランジスタを提供するために、メタルあるいはポリシリコンのマスク層がしばしばＰ型サブストレートの表面に覆って与えられると共に、Ｐ型サブストレートの表面から絶縁され、そして拡散あるいはイオン注入によって形成されるＮ型領域間に間隔を設ける（define）ために使用される。メタルあるいはポリシリコンの狭いマスクは、幅の狭いＬＯＣＯＳ領域よりも２個のＮ型領域間に間隔をより正確に設ける。しかしながら、横型バイポーラトランジスタでは、ツェナーダイオードからのメタルによる接続は、マスク層とその下の絶縁層を通してＰ型ベース領域へ直接に達する。
図４、図５および図６を参照して、図２に示される保護回路３４を含むＩＣ半導体装置５０が示されている。装置５０は、表面５４を有するＰ型伝導性の単結晶シリコンのような半導体材料のサブストレート５２を含む。間隔を置いて配置された第１の対のＮ＋型伝導性の領域５６および５８は、サブストレート５２内にあって、その表面５４にある。Ｎ＋型第１の領域５６および５８は、第１のＮＭＯＳトランジスタ６０のソースおよびドレインを形成する。第１の領域５６および５８間のサブストレート５２の部分６２はトランジスタ６０のチャネルを形成する。第２の対のＮ＋型伝導性の領域６４および６６は、サブストレート５２内にあって、その表面５４にあり、第１の対である領域５６および５８に近接しているが間隔を置いて配置されている。第２の領域６４および６６は、第２のＮＭＯＳトランジスタ６８のソースおよびドレインを形成する。第２の領域６４および６６は、第２の領域６４および６６の間にあるサブストレート５２の部分７０が第１の対の領域５６および５８間にあるサブストレート５２の部分６２に一列に並ぶように配置される。第２の領域６４と６６の間にあるサブストレート５２の部分７０はトランジスタ６８のチャネルを形成する。
Ｐ＋型伝導性の第３の領域７２はサブストレート５２内であって、その表面５４にある。第３の領域７２はトランジスタ６０および６８のチャネル領域６２および７０とほぼ一列に並ぶように配置される。Ｎ＋型伝導性の領域７４は、サブストレート５２内であって、その表面５４にある。Ｎ＋領域７４はドレイン領域５８および６８に近接し、第３の領域７２に近接しているが第３の領域７２から間隔を置いて配置されている。Ｎ型領域７６は、Ｐ＋第３領域７２とＮ＋領域７４の間にあり、これらを接触させる（contact）。サブストレート５２の表面５４にある。Ｎ型領域７６は、ツェナーダイオード７８のアノードであるＰ＋領域７２とダイオード７８のカソードであるＮ型領域７６とを持つツェナーダイオード７８をＰ＋領域７２を用いて形成する。Ｎ＋領域７４は、Ｎ型カソード領域のための高い導電性の接続領域を形成する。Ｐ＋型伝導性のグランド領域８０はサブストレート５２内にあって、その表面５４にある。グランド領域８０は、トランジスタ６０および６８のソース領域５６および６４の境界から間隔を置いて配置される。
二酸化シリコンのような絶縁材料である第１の層８２は、サブストレート５２の表面５４を覆い、サブストレート５２内の領域を保護する（cover）。ドープされた多結晶シリコンような伝導性材料の独立したストリップ（strip）８４および８６は層８２上にあり、チャネル領域６２および７０をそれぞれ覆って延びている。ストリップ８４および８６は、トランジスタ６０および６８のゲートを形成する。ストリップ８４および８６は、それぞれ第３の領域７２から離れてそれらの境界において拡大された（enlarged）ターミナルパッド区域８８および９０を有する。
二酸化シリコンのような絶縁材料の第２層９２は第１層８２を覆い、ゲートのストリップ８４および８６を覆う。メタルのような伝導性材料の第１の接続用のストリップ９４は、第２層９２上にあり、ゲートのストリップ８４および８６のターミナルパッド区域８８および９０間に延びている。また、ストリップ９４は、第３の領域７２を覆って延び、層９２内にある開口部９６および９８を通して電気的にターミナルパッド区域８８および９０を接続する。更に、ストリップ９４は第１および第２絶縁層８２および９２内にそれぞれある開口部１００および１０２を通して延び、電気的に第３の領域７２を接続する。したがって、第１および第２のＮＭＯＳトランジスタ６０および６８のゲート８４および８６は、（ダイオード７８のアノードである）第３の領域に７２にストリップ９４によって電気的に接続されている。
メタルのような伝導性材料の第２の接続用のストリップ１０４は、第２の絶縁材料の層９２上にある。ストリップ１０４は、トランジスタ６０および６８のドレイン領域５８および６６の周辺領域（ends）を横切り、Ｎ＋型領域７４を横切り、更に第１および第２の絶縁材料の層８２および９２内にある開口部１０６および１０８を通して延びて、ドレイン領域５８および６６を接続する。また、ストリップ１０４は、層８２および９２内にある開口部１１０および１１２を通して延び、Ｎ＋領域コンタクト領域７４を接続する。したがって、トランジスタ６０および６８のドレイン５８および６６は、ストリップ１０４およびＮ＋コンタクト領域７４によってＮ領域７６（ダイオード７８のカソード）へ電気的に接続される。
第３の接続用のストリップ１１４は層９２上にあり、グランド領域８０を覆うと共に横切って延びている。また、ストリップ１１４は、トランジスタ６０および６８のソース領域５６および６４の周辺領域を覆い、層８２および９２内にある開口部１１６および１１８を通して延び、ソース領域５６と６４を接触させる。更に、ストリップ１１４は、層８２および９２内にある開口部１２０および１２２を通して延び、グランド領域８０を接触させる。したがって、トランジスタ６０および６８のソース領域５６および６４は、ストリップ１１４を通してグランド領域８０へ電気的に接続される。
したがって、装置５０は２個のＮＭＯＳトランジスタ６０および６８によって形成された横型ＮＰＮトランジスタ提供する。ダイオード７８はトランジスタ６０および６８のドレイン５８および６６とＮＭＯＳのトランジスタ６０および６８のゲート８４および８６との間にそれぞれ接続される。図２の回路図によって示されように、ゲート８４および８６はダイオード７８のアノード７２へ電気的に接続され、ドレイン５８および６６はダイオード７８のカソード７４へ電気的に接続される。また、図４に見ることができるように、望み通りにＥＳＤから保護するために、ダイオード７８のアノード７２はトランジスタ６０および６８のゲート８４および８６へ近接して配置される。
ストリップ１０４は２個のトランジスタ６０と６８から形成され、この間にダイオード７８を持つものとし示されるが、装置５０は単一のＮＭＯＳトランジスタから形成され、それに近接するツェナーダイオードを有してもよい。また、２本のストリップ８４および８６は伝導性材料の単一のストリップでもよい。加えて、トランジスタ６０および６８のドレイン領域５８および６６とダイオード７８のＮ＋接続領域７４との間の電気的な接続は、伝導性の接続用のストリップ１０４よりもサブストレート５２内にある高い伝導性の領域でもよい。同様に、トランジスタ６０および６８のソース領域５６および６４間の接続は、サブストレート５２内の高い伝導性の領域でもよい。
したがって、回路のためのＥＳＤ保護をするためにＮＭＯＳ（ＮＰＮ）トランジスタのドレイン（コレクタ）とチャネル（ベース）との間に電気的に接続されるツェナーダイオードを持つ狭いベースの横型ＮＰＮトランジスタを含む電気回路が本発明によって提供される。また、期待されるＥＳＤの保護を提供するために、ツェナーダイオードのアノードがＮＭＯＳトランジスタのゲートに近接して配置される電気回路を形成するＩＣおよび電気回路が提供される。

Claims (1)

1. 表面と少なくともＰ型伝導性の部分とを有する半導体材料のサブストレートと、
   前記サブストレートの前記Ｐ型伝導性の部分内にあり、間隔を置いて前記表面に配置されるＮ型伝導性の第１の対の第１の領域であって、該第１の対の該第１の領域は第１のＮＭＯＳトランジスタのドレインおよびソースを形成し、該第１の対の該第１の領域の間に前記第１のＮＭＯＳトランジスタのチャネルを形成するサブストレートの部分を持つ、該第１の対の第１の領域と、
   前記第１のＮＭＯＳトランジスタの前記チャネルに沿って前記サブストレートの表面から絶縁されると共に、前記ＮＭＯＳトランジスタの前記チャネルに沿って前記サブストレートの前記表面を覆う伝導性材料の第１のゲートと、
   前記サブストレートのＰ型部分内であって、前記表面にあるＮ型伝導性の第２の領域と、
   ツェナーダイオードを形成するように前記Ｎ型の第２の領域と共にＰＮ接合を形成し、且つ前記サブストレートのＰ型部分内であって、前記表面にあるＰ＋型伝導性の領域と、
   前記第１のＮＭＯＳトランジスタの前記ドレインであるＮ型領域へ前記Ｎ型伝導性の第２の領域を電気的に接続する手段と、
   前記Ｎ型の領域のための接続領域を形成するために前記Ｎ型の領域に接するＮ＋型の領域と、
   前記サブストレートの前記Ｐ型伝導性の部分内にあり、間隔を置いて前記表面に配置されるＮ型伝導性の第２の対の第１の領域であって、該第２の対の該第１の領域は、第２のＮＭＯＳトランジスタのドレインおよびソースを形成し、前記サブストレートのうち前記第２の対の前記第１の領域の間に位置する部分は、前記第２のＮＭＯＳトランジスタのチャネルを形成する、該第２の対の第１の領域と、
   前記第２のＮＭＯＳトランジスタの前記チャネルに沿って前記サブストレートの表面から絶縁されると共に、前記第２のＮＭＯＳトランジスタの前記チャネルに沿って前記サブストレートの前記表面を覆う伝導性材料の第２のゲートと、
   前記第２のＮＭＯＳトランジスタの前記ドレインであるＮ型領域へ前記Ｎ型伝導性の第２の領域を電気的に接続する第２の手段と、
   前記第１のゲート及び前記第２のゲートに前記Ｐ＋型伝導性の領域を電気的に接続する第３の手段と、
   を備え、
   前記第１のゲートは一対の端部を有し、前記Ｐ＋型伝導性の領域は前記ゲートの端部の一方に近接して配置され、
   前記第１のゲートは、該ゲートの前記一対の端部の他方において拡大されたターミナルパッドを有し、伝導性の多結晶シリコンのストリップであり、
   前記第２のゲートは一対の端部を有し、前記Ｐ＋型伝導性の領域は前記第２のゲートの端部の一方に近接して配置され、
   前記第２のゲートは、該第２のゲートの前記一対の端部の他方において拡大されたターミナルパッドを有する、伝導性の多結晶シリコンのストリップであり、
   前記第２の対の前記第１の領域は、前記第２のＮＭＯＳトランジスタの前記チャンネルが前記第１のＮＭＯＳトランジスタの前記チャンネルと一列に並ぶように配置されており、
   前記Ｐ＋伝導性の領域は、前記第１のＮＭＯＳトランジスタの前記チャンネル及び前記第２のＮＭＯＳトランジスタの前記チャンネルと一列に並ぶように配置されており、
   前記第３の手段は、前記第１のゲートの前記拡大されたターミナルパッドと前記第２のゲートの前記拡大されたターミナルパッドとの間に延び、前記Ｐ＋型伝導性の領域を覆って延び、前記Ｐ＋型伝導性の領域と前記第１のゲートの前記拡大されたターミナルパッド及び前記第２のゲートの前記拡大されたターミナルパッドとに接続するストリップである、
   静電放電保護回路。

Images