JPS5967670A - 半導体装置 - Google Patents
半導体装置Info
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- JPS5967670A JPS5967670A JP57178807A JP17880782A JPS5967670A JP S5967670 A JPS5967670 A JP S5967670A JP 57178807 A JP57178807 A JP 57178807A JP 17880782 A JP17880782 A JP 17880782A JP S5967670 A JPS5967670 A JP S5967670A
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- 230000003071 parasitic effect Effects 0.000 claims abstract description 18
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- 238000009792 diffusion process Methods 0.000 claims description 5
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- 238000002955 isolation Methods 0.000 description 5
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- 239000010703 silicon Substances 0.000 description 5
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/866—Zener diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
- H01L27/0744—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common without components of the field effect type
- H01L27/075—Bipolar transistors in combination with diodes, or capacitors, or resistors, e.g. lateral bipolar transistor, and vertical bipolar transistor and resistor
- H01L27/0755—Vertical bipolar transistor in combination with diodes, or capacitors, or resistors
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置に係り、特にツェナーダイオードの
サージ対策のだめの構造に関する。
サージ対策のだめの構造に関する。
第１ 図（ａ） 、 （ｂ）は従来のツェナーダイオー
ドの構造を示すもので、ｌはＰ形シリコン基板、２は戸
分離領域、３祉上記ｒ分Ｎｋ領域２によシ囲まれたＮ−
領域（島）、４は上記Ｎ−領域３内に拡散形成されたＰ
＋アノード領域、５は同じく前記Ｎ−領域３内で一部が
上記Ｐ＋アノード領域４に含まれるように拡散形成され
たＮ＋カソード領域、６はアノードコンタクト部、７は
カソードコンタクト部、８は前記戸アノード領域４２よ
びＮ＋カンード領域５の下方で前記シリコン基板ｌ上に
形成されたＮ＋埋込層である。
ドの構造を示すもので、ｌはＰ形シリコン基板、２は戸
分離領域、３祉上記ｒ分Ｎｋ領域２によシ囲まれたＮ−
領域（島）、４は上記Ｎ−領域３内に拡散形成されたＰ
＋アノード領域、５は同じく前記Ｎ−領域３内で一部が
上記Ｐ＋アノード領域４に含まれるように拡散形成され
たＮ＋カソード領域、６はアノードコンタクト部、７は
カソードコンタクト部、８は前記戸アノード領域４２よ
びＮ＋カンード領域５の下方で前記シリコン基板ｌ上に
形成されたＮ＋埋込層である。
上記構造のツェナーダイオードにおい１、ツェナー特性
はＮ＋カソード憤職域５戸アノード領域４とのＰＮ接合
における降伏現象によシ得られる。
はＮ＋カソード憤職域５戸アノード領域４とのＰＮ接合
における降伏現象によシ得られる。
ところで、カソードコンタクト部７に正極性のサージ電
圧が入力した場合、サージ電流の殆んど全てが前記ＰＮ
接合を通過するので、ＰＮ接合が破壊され易い。そこで
、従来は、ツェナーダイオードのサージ耐量を大きくす
るために、前記ＰＮ接合を大きくするか、ツェナーダイ
オードに直列に抵抗を接続することによって行なってい
た。
圧が入力した場合、サージ電流の殆んど全てが前記ＰＮ
接合を通過するので、ＰＮ接合が破壊され易い。そこで
、従来は、ツェナーダイオードのサージ耐量を大きくす
るために、前記ＰＮ接合を大きくするか、ツェナーダイ
オードに直列に抵抗を接続することによって行なってい
た。
しかし、前者の場合は定常状態での電流密度が小さくな
るのでツェナーノイズが問題になり、また素子面積が大
きくなってしまう欠点があった。後者の場合はツェナー
ダイオードの動作抵抗が大きくなる欠点があった。
るのでツェナーノイズが問題になり、また素子面積が大
きくなってしまう欠点があった。後者の場合はツェナー
ダイオードの動作抵抗が大きくなる欠点があった。
本発明は上記の事情に鑑みてなされたもので、素子面積
をあまシ大きくせず、かつツェナー特性に殆んど影響を
与えないでツェナータイオードのサージ耐量を大きくし
得る半導体装置を提供するものである。
をあまシ大きくせず、かつツェナー特性に殆んど影響を
与えないでツェナータイオードのサージ耐量を大きくし
得る半導体装置を提供するものである。
すなわち、本発明の半導体装置は、ツェナーダイオード
用のＮ−領域の島内にＰ ｇ４域を拡散形成し、このＰ
領域内に一部が含まれるようにツェナーダイオードのＮ
＋領領域形成し、とのＮ＋領領域上記Ｐ領域とを短絡さ
せるようにカソードコンタクト部を形成し、前記Ｐ領域
およびＮ−領域をエミッタおよびペースとする寄生ＰＮ
Ｐ トランジスタを設けることによって、サージ電流が
太きいときにＮ＋領領域抵抗成分による電圧降下を利用
して寄生トランジスタをオンさせ、タージ電流を吸収し
てツェナーダイオードのＰＮ接合に過大電流が流れない
ようにしたものである。
用のＮ−領域の島内にＰ ｇ４域を拡散形成し、このＰ
領域内に一部が含まれるようにツェナーダイオードのＮ
＋領領域形成し、とのＮ＋領領域上記Ｐ領域とを短絡さ
せるようにカソードコンタクト部を形成し、前記Ｐ領域
およびＮ−領域をエミッタおよびペースとする寄生ＰＮ
Ｐ トランジスタを設けることによって、サージ電流が
太きいときにＮ＋領領域抵抗成分による電圧降下を利用
して寄生トランジスタをオンさせ、タージ電流を吸収し
てツェナーダイオードのＰＮ接合に過大電流が流れない
ようにしたものである。
これによって、ツェナーダイオードのサージ４幇が大き
くなシ、また前述したようにＰ領域で囲まれた状態のＮ
＋領領域一部の抵抗成分はツェナー特性に殆んど影響せ
ず、Ｐ領域の追加のための素子面積の増大は極めて少な
い。
くなシ、また前述したようにＰ領域で囲まれた状態のＮ
＋領領域一部の抵抗成分はツェナー特性に殆んど影響せ
ず、Ｐ領域の追加のための素子面積の増大は極めて少な
い。
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第２図（＠） 、 （ｂ）において、１１はＰ形シリコ
ン基板、１２はＰ＋分離領域、１３は上記戸分離領域１
２によシ囲まれたＮ−＠域（島）、１４は上言己Ｎ−領
域１３内に拡散形成された戸アノード領域、１５は同じ
く前記Ｎ″″領域１３内で上記Ｐアノード領域１４とは
離れて拡散形成されたＰ領域、１６は同じく前記Ｎ−領
域１３内で上記Ｐ領域Ｉ５と前記Ｐ＋領域１４とに一部
が含まれるように形成されたＮ＋ｇ域、１７は前記Ｐ＋
領域Ｉ４上のアノードコンタクト部、１８は前記Ｎ＋領
領域６およびＰ領域１５を短絡するように上記内領域１
６．１５上に連続的に形成されたカソードコンタクト部
、１９は前記戸領域１４の下方で前記シリコン基板ＪＪ
上に形成されたＮ１込層である。なお、前記Ｐ領域１５
は、上記ツェナーダイオードと同一基板１１上にＮＰＮ
形トランジスタが形成される場合Ｖこは、そのペース拡
散と同時に形成される。
ン基板、１２はＰ＋分離領域、１３は上記戸分離領域１
２によシ囲まれたＮ−＠域（島）、１４は上言己Ｎ−領
域１３内に拡散形成された戸アノード領域、１５は同じ
く前記Ｎ″″領域１３内で上記Ｐアノード領域１４とは
離れて拡散形成されたＰ領域、１６は同じく前記Ｎ−領
域１３内で上記Ｐ領域Ｉ５と前記Ｐ＋領域１４とに一部
が含まれるように形成されたＮ＋ｇ域、１７は前記Ｐ＋
領域Ｉ４上のアノードコンタクト部、１８は前記Ｎ＋領
領域６およびＰ領域１５を短絡するように上記内領域１
６．１５上に連続的に形成されたカソードコンタクト部
、１９は前記戸領域１４の下方で前記シリコン基板ＪＪ
上に形成されたＮ１込層である。なお、前記Ｐ領域１５
は、上記ツェナーダイオードと同一基板１１上にＮＰＮ
形トランジスタが形成される場合Ｖこは、そのペース拡
散と同時に形成される。
上記構造のツェナーダイオードにおいては、Ｐ＋領域１
４と耐領域１６とのＰＮ接合によシツエナー特性が得ら
れる。また、耐領域１６のうちＰ領域Ｉ５に囲まれた部
分は抵抗成分子を持つているので、アノードコンタクト
部１７とカソードコンタクト部１８との間の等価回路は
第２図（Ｃ）に示すようになる。したがって、カソード
コンタクト部Ｉ８に正極性のサージ電圧が入力してサー
ジ電流がＮ＋領域Ｉ６→前記ＰＮ接合→戸領域１４→ア
ノードコンタクト部１７に流れるときに上記抵抗成分子
によυ市、圧降下が生じる。そして、この亀１圧降下が
（Ｐ領域Ｊ５、Ｎ−領域１３、基板１１）を（エミッタ
、ペース、コレクタ）とする寄生ＰＮＰ ）ランジスタ
Ｑ、のエミッタ・ベース間バイアスとなるので、上記電
圧降下が上記寄生トランジスタＱ、をオンさせるまで増
加すると、前記ＰＮ接合へ流れる〜４流が制限される。
４と耐領域１６とのＰＮ接合によシツエナー特性が得ら
れる。また、耐領域１６のうちＰ領域Ｉ５に囲まれた部
分は抵抗成分子を持つているので、アノードコンタクト
部１７とカソードコンタクト部１８との間の等価回路は
第２図（Ｃ）に示すようになる。したがって、カソード
コンタクト部Ｉ８に正極性のサージ電圧が入力してサー
ジ電流がＮ＋領域Ｉ６→前記ＰＮ接合→戸領域１４→ア
ノードコンタクト部１７に流れるときに上記抵抗成分子
によυ市、圧降下が生じる。そして、この亀１圧降下が
（Ｐ領域Ｊ５、Ｎ−領域１３、基板１１）を（エミッタ
、ペース、コレクタ）とする寄生ＰＮＰ ）ランジスタ
Ｑ、のエミッタ・ベース間バイアスとなるので、上記電
圧降下が上記寄生トランジスタＱ、をオンさせるまで増
加すると、前記ＰＮ接合へ流れる〜４流が制限される。
これによって、ツェナーダイオードのＰＮ接合がサージ
入力による過大電流から保護されるようになり、換言す
ればサージ耐量が大きくなっている。
入力による過大電流から保護されるようになり、換言す
ればサージ耐量が大きくなっている。
なお、上記実施例では、基板ＪＪの低抵抗化を図るため
のＮ＋埋込層１９を戸領域１４の下方にのみ設けたが、
さらにＰ領域Ｉ５の下方に延長して設けるようにしても
よい。これによ、って、寄生ＰＮＰ ）ランジスタＱ、
のｈｙｚが小さくなるけれども、前記実施例とほぼ同様
な効果が得られる。また、寄生ＰＮＰ ）ランジスタと
しては、第３図に示すようにＮ−領域１３上でＰ領域１
５に対向するように横方向にＰ領域３０を形成して基板
１１と同電位にすることによって、ラテラルトランジス
タを構成するようにしてもよい。
のＮ＋埋込層１９を戸領域１４の下方にのみ設けたが、
さらにＰ領域Ｉ５の下方に延長して設けるようにしても
よい。これによ、って、寄生ＰＮＰ ）ランジスタＱ、
のｈｙｚが小さくなるけれども、前記実施例とほぼ同様
な効果が得られる。また、寄生ＰＮＰ ）ランジスタと
しては、第３図に示すようにＮ−領域１３上でＰ領域１
５に対向するように横方向にＰ領域３０を形成して基板
１１と同電位にすることによって、ラテラルトランジス
タを構成するようにしてもよい。
なお、第３図中第２図（、）と同一部分には同一符号を
付している。
付している。
上述したように本発明の半導体装置によれは、ツェナー
ダイオード用のＮ−領域の島内にＰ領域を拡散形成し、
このＰ領域内に一部が金遣れるようにツェナーダイオー
ドのＮ領域を形成し、このＮ＋領領域上記Ｐ領域とを短
絡させるようにカソードコンタクト部を形成し、前記Ｐ
領域およびＮ−領域をエミッタおよびベースとする寄生
ＰＮＰトランジスタを設けることによって、サージ電流
が大きいときにＮ＋領領域抵抗成分による電圧降下を利
用して寄生トランジスタをオンさせ、サージ電流を吸収
してツェナーダイオードのＰＮ接合に過大電流が流れな
いようにしたものである。
ダイオード用のＮ−領域の島内にＰ領域を拡散形成し、
このＰ領域内に一部が金遣れるようにツェナーダイオー
ドのＮ領域を形成し、このＮ＋領領域上記Ｐ領域とを短
絡させるようにカソードコンタクト部を形成し、前記Ｐ
領域およびＮ−領域をエミッタおよびベースとする寄生
ＰＮＰトランジスタを設けることによって、サージ電流
が大きいときにＮ＋領領域抵抗成分による電圧降下を利
用して寄生トランジスタをオンさせ、サージ電流を吸収
してツェナーダイオードのＰＮ接合に過大電流が流れな
いようにしたものである。
これによって、ツェナーダイオードのサージ耐量が大き
くなシ、また前述したようにＰ領域で囲まれた状態のＮ
＋領領域一部の抵抗成分はツェナー特性に殆んど影響せ
ず、Ｐ領域の追加のだめの素子面積の増大は極めて少な
い。また、従来のようにＰＮ接合を特に大きくする必要
はなくなるので、ツェナーノイズ等の問題もなく、素子
面積が大きくなる問題もない。また、従来のようにツェ
ナーダイオードに直列に抵抗を接続する必要もなくなる
ので、ツェナーダイオードの動作抵抗が大きくなること
もない、２なお、上記各実施例は寄生トランジスタとし
てＰＮＰ形を利用したが、第４図および第５図の半導体
装置ではそれぞれ寄生トランジスタとしてＮＰＮ形を利
用している。即ち、第４図の半導体装置においては、Ｎ
−領域１３内にＰ−領域４１が形成され、このＰ−領域
４１内にＮ＋領域４２が形成されると共にとのＮ＋領域
４２に接して戸領域４３が上記Ｐ−領領域１よシも深く
形成されている。４４は前記Ｎ−領域１３内で上記Ｐ−
領領域１および戸領域４３内に一部が含まれるように形
成された炉領域である。そして、アノードコンタクト部
４５は、前記Ｐ−領領域１およびＮ＋領域４２を短絡す
るように上記両領域４１゜４２上に連続的に形成されて
おシ、カソードコンタクト部４６は前記Ｎ＋領域４４上
に形成されている。なお、Ｉ Ｚ ＋ ２２ ＋ ’
９は第２図中と同様のＰ形シリコン基板、Ｐ＋分離領域
、耐埋込層である。
くなシ、また前述したようにＰ領域で囲まれた状態のＮ
＋領領域一部の抵抗成分はツェナー特性に殆んど影響せ
ず、Ｐ領域の追加のだめの素子面積の増大は極めて少な
い。また、従来のようにＰＮ接合を特に大きくする必要
はなくなるので、ツェナーノイズ等の問題もなく、素子
面積が大きくなる問題もない。また、従来のようにツェ
ナーダイオードに直列に抵抗を接続する必要もなくなる
ので、ツェナーダイオードの動作抵抗が大きくなること
もない、２なお、上記各実施例は寄生トランジスタとし
てＰＮＰ形を利用したが、第４図および第５図の半導体
装置ではそれぞれ寄生トランジスタとしてＮＰＮ形を利
用している。即ち、第４図の半導体装置においては、Ｎ
−領域１３内にＰ−領域４１が形成され、このＰ−領域
４１内にＮ＋領域４２が形成されると共にとのＮ＋領域
４２に接して戸領域４３が上記Ｐ−領領域１よシも深く
形成されている。４４は前記Ｎ−領域１３内で上記Ｐ−
領領域１および戸領域４３内に一部が含まれるように形
成された炉領域である。そして、アノードコンタクト部
４５は、前記Ｐ−領領域１およびＮ＋領域４２を短絡す
るように上記両領域４１゜４２上に連続的に形成されて
おシ、カソードコンタクト部４６は前記Ｎ＋領域４４上
に形成されている。なお、Ｉ Ｚ ＋ ２２ ＋ ’
９は第２図中と同様のＰ形シリコン基板、Ｐ＋分離領域
、耐埋込層である。
上記構造においては、Ｐ＋領域４３はＰ−領域４１を介
してアノードコンタクト部４５に接続されておシ、上記
Ｐ＋領域４３とＮ＋領域４４とのＰＮ接合によυツェナ
ー特性が得られる。いま、カソードコンタクト部４６に
正極性のサージ電圧が入力すると、サージ１１流が１領
域４４→Ｐ＋領域４３→Ｐ−領域４Ｉ→アノードコンタ
クトｓ４５に流れる。そして、Ｐ−領域４１の抵抗成分
子による電圧降下が、（Ｎ−領域１３、Ｐ−領域４１、
Ｎ＋領域４２）が（コレクタ、ベース、エミッタ）とな
るＮＰＮ形の寄生トランジスタＱＮのベース・エミッタ
間バイアスとガる。したがって、アノードコンタクト部
４５とカソードコンタクト部４６との間の等価回路は第
４図（Ｃ）に示すようになｐ１前記電圧降下が上記寄生
ＮＰＮトランジスタＱＮをオンさせるまで増加すると、
前記ＰＮ接合に流れる［流が制限されるようになる。な
お、寄生トランジスタＱＮのコレクタ電流はカソードコ
ンタクト部４６→Ｎ＋領域４４→Ｎ−領域１３およびＮ
＋埋込層Ｊ９→Ｐ−領域４１→Ｎ＋領域４２→アノ一ド
コンタクト部４５の経路に流れる。
してアノードコンタクト部４５に接続されておシ、上記
Ｐ＋領域４３とＮ＋領域４４とのＰＮ接合によυツェナ
ー特性が得られる。いま、カソードコンタクト部４６に
正極性のサージ電圧が入力すると、サージ１１流が１領
域４４→Ｐ＋領域４３→Ｐ−領域４Ｉ→アノードコンタ
クトｓ４５に流れる。そして、Ｐ−領域４１の抵抗成分
子による電圧降下が、（Ｎ−領域１３、Ｐ−領域４１、
Ｎ＋領域４２）が（コレクタ、ベース、エミッタ）とな
るＮＰＮ形の寄生トランジスタＱＮのベース・エミッタ
間バイアスとガる。したがって、アノードコンタクト部
４５とカソードコンタクト部４６との間の等価回路は第
４図（Ｃ）に示すようになｐ１前記電圧降下が上記寄生
ＮＰＮトランジスタＱＮをオンさせるまで増加すると、
前記ＰＮ接合に流れる［流が制限されるようになる。な
お、寄生トランジスタＱＮのコレクタ電流はカソードコ
ンタクト部４６→Ｎ＋領域４４→Ｎ−領域１３およびＮ
＋埋込層Ｊ９→Ｐ−領域４１→Ｎ＋領域４２→アノ一ド
コンタクト部４５の経路に流れる。
第５図の半導体装置においては、第４図に比べてアノー
ドコンタクト部５ＩをＮ＋領域４２上に形成し、Ｎ＋領
域４２と戸領域４３とを短絡するように両領域４２．４
３上に連続的に短絡用コンタクト部５２を形成した点が
異なり、その他は同じであるから第５図中第４図と同一
部分には同一符号を付している。
ドコンタクト部５ＩをＮ＋領域４２上に形成し、Ｎ＋領
域４２と戸領域４３とを短絡するように両領域４２．４
３上に連続的に短絡用コンタクト部５２を形成した点が
異なり、その他は同じであるから第５図中第４図と同一
部分には同一符号を付している。
上記構造においては、戸領域４３は短絡用コンタクト部
５２およびＮ＋領域４２を介してアノードコンタクト部
５１に接続されておυ Ｎ＋領域４２内のコンタクト部
５１．５２相互間に抵抗成分子が存在している。したが
って、カソードコンタクト部４６に正極性のサージ電圧
が入力したとき、サージ電流がＮ＋領領域４４→ピ領域
４３→短絡コンタクト部５２→Ｎ＋領域４２→アノード
コンタクト部５１に流れ、上記抵抗成分子による電圧降
下が（Ｎ−領域Ｉ３、Ｐ−領域４１、Ｎ＋領域４２）が
（コレクタ、ペース、エミッタ）となるＮＰＮ形の寄生
トランジスタＱＮのベース・工ｉ、タ間バイアスとなる
。アノードコンタクト部５１とカソードコンタクト部４
６との間の等価回路は第５図（ｃ）に示すようになシ、
前記電圧降下が寄生ＮＰＮ ）ランジスタＱＮをオンさ
せるまで増加すると、（Ｐ領域４３、Ｎ＋領域４４）の
ＰＮ接合に流れる電流が制限されるようになる・ 〔発明の効果〕 上述したように本発明の半導体装置によれば、素子面積
をあまり大きくせず、かつツェナー特性に殆んど影響を
与えないでツェナーダイオードのサージ耐量を大きくす
ることができる。
５２およびＮ＋領域４２を介してアノードコンタクト部
５１に接続されておυ Ｎ＋領域４２内のコンタクト部
５１．５２相互間に抵抗成分子が存在している。したが
って、カソードコンタクト部４６に正極性のサージ電圧
が入力したとき、サージ電流がＮ＋領領域４４→ピ領域
４３→短絡コンタクト部５２→Ｎ＋領域４２→アノード
コンタクト部５１に流れ、上記抵抗成分子による電圧降
下が（Ｎ−領域Ｉ３、Ｐ−領域４１、Ｎ＋領域４２）が
（コレクタ、ペース、エミッタ）となるＮＰＮ形の寄生
トランジスタＱＮのベース・工ｉ、タ間バイアスとなる
。アノードコンタクト部５１とカソードコンタクト部４
６との間の等価回路は第５図（ｃ）に示すようになシ、
前記電圧降下が寄生ＮＰＮ ）ランジスタＱＮをオンさ
せるまで増加すると、（Ｐ領域４３、Ｎ＋領域４４）の
ＰＮ接合に流れる電流が制限されるようになる・ 〔発明の効果〕 上述したように本発明の半導体装置によれば、素子面積
をあまり大きくせず、かつツェナー特性に殆んど影響を
与えないでツェナーダイオードのサージ耐量を大きくす
ることができる。
第１図（ａ） 、 （ｂ）は従来の半導体装置のツェナ
ーダイオード部分を示す平面図および断面図、第２図は
本発明に係る半導体装置の一実施例を示すもので、同図
（、）は平面図、同図（ｂ）は断面図、同図（Ｃ）は等
価回路図、第３図は同じく他の実施例を示す平面図、第
４図および第５図はさらに別の半導体装置を示すもので
、同図（ａ）は平面図、同図（ｂ）は断面図、同図（Ｃ
）は等価回路図である。 ＩＩ・・・基板、１２・・・Ｐ分離領域、１３・・・Ｎ
−領域、１４・・・Ｐ領域、Ｉ５・・・Ｐ領域、１６・
・・Ｎ＋領領域１７・・・アノードコンタクト部、１８
・・・カソードコンタクト部。 出願人代理人 弁理士 鈴 江 武 彦（Ｃ） 第４図
ーダイオード部分を示す平面図および断面図、第２図は
本発明に係る半導体装置の一実施例を示すもので、同図
（、）は平面図、同図（ｂ）は断面図、同図（Ｃ）は等
価回路図、第３図は同じく他の実施例を示す平面図、第
４図および第５図はさらに別の半導体装置を示すもので
、同図（ａ）は平面図、同図（ｂ）は断面図、同図（Ｃ
）は等価回路図である。 ＩＩ・・・基板、１２・・・Ｐ分離領域、１３・・・Ｎ
−領域、１４・・・Ｐ領域、Ｉ５・・・Ｐ領域、１６・
・・Ｎ＋領領域１７・・・アノードコンタクト部、１８
・・・カソードコンタクト部。 出願人代理人 弁理士 鈴 江 武 彦（Ｃ） 第４図
Claims (1)
- Ｐ形半導体基板上にツェナーダイオード用の島として分
離形成され？Ｎ−領域と、とのＮ−領域にそれぞれ拡散
形成されたＰ＋領域およびＰ領域と、これらのＰ＋領域
およびＰ領域に一部が含まれるように前記Ｎ−領域内に
形成されたＮ＋領領域、このＮ＋領領域よび前記Ｐ １
３域を短絡するようにこれらの面領域上に設けられるカ
ソードコンタクト部と、前記Ｐ＋領域上に設けられるア
ノードコンタクト部と、前記Ｐ領域およびＮ−領域をエ
ミッタおよびペースとする寄生ＰＮＰ トランジスタと
を具備してなることを％徴とする半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57178807A JPS5967670A (ja) | 1982-10-12 | 1982-10-12 | 半導体装置 |
| US06/539,138 US4599631A (en) | 1982-10-12 | 1983-10-05 | Semiconductor apparatus having a zener diode integral with a resistor-transistor combination |
| DE19833337156 DE3337156A1 (de) | 1982-10-12 | 1983-10-12 | Halbleitervorrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57178807A JPS5967670A (ja) | 1982-10-12 | 1982-10-12 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5967670A true JPS5967670A (ja) | 1984-04-17 |
Family
ID=16054992
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57178807A Pending JPS5967670A (ja) | 1982-10-12 | 1982-10-12 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4599631A (ja) |
| JP (1) | JPS5967670A (ja) |
| DE (1) | DE3337156A1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3610328A1 (de) * | 1985-03-30 | 1986-10-02 | Kabushiki Kaisha Toshiba, Kawasaki, Kanagawa | Zenerdiode |
| JPS61201353U (ja) * | 1985-06-04 | 1986-12-17 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH10189761A (ja) * | 1996-12-20 | 1998-07-21 | Fuji Electric Co Ltd | 半導体装置 |
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| TW201250985A (en) * | 2011-06-10 | 2012-12-16 | Raydium Semiconductor Corp | Electrostatic discharge protection circuit |
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| JPS5321838B2 (ja) * | 1973-02-28 | 1978-07-05 | ||
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| US4267557A (en) * | 1978-06-08 | 1981-05-12 | Tokyo Shibaura Denki Kabushiki Kaisha | Semiconductor device |
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| US4451839A (en) * | 1980-09-12 | 1984-05-29 | National Semiconductor Corporation | Bilateral zener trim |
-
1982
- 1982-10-12 JP JP57178807A patent/JPS5967670A/ja active Pending
-
1983
- 1983-10-05 US US06/539,138 patent/US4599631A/en not_active Expired - Lifetime
- 1983-10-12 DE DE19833337156 patent/DE3337156A1/de active Granted
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Also Published As
| Publication number | Publication date |
|---|---|
| US4599631A (en) | 1986-07-08 |
| DE3337156A1 (de) | 1984-04-12 |
| DE3337156C2 (ja) | 1988-11-17 |
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