JPS6352469A - 半導体集積回路装置の静電破壊防止装置 - Google Patents

半導体集積回路装置の静電破壊防止装置

Info

Publication number
JPS6352469A
JPS6352469A JP19696486A JP19696486A JPS6352469A JP S6352469 A JPS6352469 A JP S6352469A JP 19696486 A JP19696486 A JP 19696486A JP 19696486 A JP19696486 A JP 19696486A JP S6352469 A JPS6352469 A JP S6352469A
Authority
JP
Japan
Prior art keywords
conductivity type
region
integrated circuit
semiconductor integrated
electrostatic breakdown
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP19696486A
Other languages
English (en)
Other versions
JPH0766956B2 (ja
Inventor
Shuichi Kato
周一 加藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP61196964A priority Critical patent/JPH0766956B2/ja
Publication of JPS6352469A publication Critical patent/JPS6352469A/ja
Publication of JPH0766956B2 publication Critical patent/JPH0766956B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203Particular design considerations for integrated circuits
    • H01L27/0248Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Bipolar Transistors (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Bipolar Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路Ji置の静電破壊防止装置
の構造に関するものである。
ζじ 〔従来技術〕 第4図は従来の半導体集積回路装置の静電破壊防止装置
の構成を示す回路図で、21は入力端子、22は入力N
PNトランジスタ、23は前記入力NPNトランジスタ
22の静電破壊を防止するために設けられた電流制限用
抵抗体、24は静電破壊防止用ダイオードである。第5
図は第4図に示した静電破壊防止装置の構造を示す断面
図で、図において第4図と同一符号は同一部分を示し、
31はP−型半導体基板、32.33はn゛゛分離領域
、37.38はp型拡散領域、39.40はn゛゛拡散
領域、41.42は誘電体領域である分離用酸化物領域
、■、は電源端子である。
以下、従来の静電破壊防止装置の動作について説明する
第4図において正のサージ電圧が入力端子21に加わっ
た場合、4のサージ電流は電流制限用抵抗体23によっ
て制限されたのち、人力N P N トランジスタ22
に流れ込む。このとき入力NPNトランジスタ22は、
ベース・エミッタ接合、ベース・コレクタ接合が1頓方
向にバイアスされるのでサージ耐圧が高く、静電破壊よ
り免れる。
一方、負のサージ電圧が入力端子21に印加された場合
、第5図のp型拡散領域37.n”型拡散領域39とか
ら形成される静電破壊防止用ダイオード24により、電
源端子■、から入力端子21へ放電される。
〔発明が解決しようとする問題点〕
上記のような従来の静電破壊防止装置は、静電保護ダイ
オードとして半導体集積回路’tB’Tlに形成される
トランジスタの接合を用いているが、半導体集積回路の
高速化とともにその接合の深さが浅くなる傾向にあるた
め、静電破壊防止用ダイオードが破壊されやすくなると
いう問題点があった。
この発明は、上記のような問題点を解決するためになさ
れたもので、正負のサージ電圧に対する静電彼壊耐蚤の
高い半導体集積回路装置の静電破壊防止装置を得ること
を目的とする。
〔問題点を解決するための手段〕
この発明に係る半導体集積回路装置の静電破壊防止装置
は、半導体集積回路装置が構成される半導体集積回路基
板上に、電流制限用抵抗体と上記半導体基板の一部をア
ノードとする静電破壊防止用ダイオード及び上記半導体
基板の一部をエミッタ、静電破壊防止用ダイオードのカ
ソードの一部をベース、電流制限用抵抗体の一部をコレ
クタとする縦型構造の静電破壊防止用トランジスタを形
成したものである。
〔作用〕
この発明においては、正のサージ電圧が加わった場合に
は電流制限用抵抗体によって電流量が制限され、負のサ
ージ電圧が加わった場合には静電破壊防止用ダイオード
と静電破壊防止用トランジスタを介して放電が行われる
〔実施例〕
第1図はこの発明の半導体集積回路装置の静電破壊防止
装置の一実施例の構成を示す断面図で、1はP−型半導
体基板、2は半導体埋込領域である高不純物濃度のn゛
型型埋領領域3.4はP゛゛分離領域、5は低不純物)
二度のn−型半導体考、6は第2の半導体領域である高
不純物濃度のn゛゛拡散領域、7は第1の半導体領域で
あるP型拡散領域、8.9は誘電体領域である分離用酸
化物領域、1)は入力端子、■、は電源端子である。
また第2図は第1図に示した静電破壊防止装置の等価回
路図で、図において第1図と同一符号は同一部分を示し
、12は静電破壌防止用ダイオード、13は静電破壊防
止用PNPトランジスタ、14は電流制限用抵抗体、1
5は入力N P N )ランジスタである。
第1図及び第2図から明らかなように、P型拡散領域7
は電流制限用抵抗体14となり、n゛゛拡散領域6とn
゛゛込領域2とP−型半導体領域1とから静電破壊防止
用ダイオード12が形成され、P−型半導体基板1をエ
ミッタ、n−型半専体層5をベース、P型拡散領域7を
コレクタとする静電破壊防止用縦型PNP)ランジスタ
13が形成されている。
以下、第2図を参照して動作について説明する。
正のサージ電圧が入力端子1)に加わった場合、このサ
ージ電流は電流制限用抵抗体14によって制限された後
、入力NPN)ランジスタ15に流れ込む。このとき人
力NPN )ランジスタ15はベース・エミッタ接合、
ベース・コレクタ接合が順方向にバイアスされるのでサ
ージ耐圧が高く、静電破壊より免れる。
一方、負のサージ電圧が入力端子1)に加わった場合、
静電12によって電源端子■。から入力端子1)への放
電が行われるとともに、静電破壊防止用PNP)ランジ
スタ13によっても電源端子Vttから入力端子への放
電が行われる。この放電によって、入力PNP )ラン
ジスタ15及び電流制限用抵抗体14に流れる電流が大
幅に減少するため、入力トランジスタ15は静電破壊か
ら免れる。
また、第3図はこの発明の半導体集積回路装置の静電破
壊防止装置の他の実施例の構成を示す断面図で、第1図
および第2図と同一符号は同一部分を示し、10は誘電
体領域8と10で囲われた領域に形成されたn゛゛拡散
領域6とn゛型型埋領領域2びP−型半導体基板1によ
り静電破壊防止用ダイオードが構成され、誘電体領域つ
と10で囲われた領域に形成されたP型拡散領域7とn
−型半導体層5及びP−型半導体基板1により静電破壊
防止用PNP)ランジスタが構成されている。
なお、上記実施例で示した各半導体の導電型は、それぞ
れ反対の導電型としてもよい。
〔発明の効果〕
以上のように、この発明によれば、半5体集積回路が構
成される半専体恭板上に、電流制限用抵抗たと半導体基
板の一部をアノードとする静電破壊防止用ダイオード及
び半導体基板の一部をエミッタ、静電防止用ダイオード
のカソードの一部をベース、電流制限用抵抗体の一部を
コレクタとする縦型構造の静電破壊防止用トランジスタ
を形成したので、半導体集積回路装置のi¥7i速化に
伴って接合が浅くなっても入力トランジスタが過電′流
によって破壊されにくくなるうえ特別な製造工程を用い
ることなく半導体集積回路装置の静電破壊防止装置の静
電破壊防止装置を高くできるという効果がある。
【図面の簡単な説明】
第1図はこの発明の半導体集積回路装置の静電破壊防止
装置の一実施例の構成を示す断面図、第2図は第1図に
示したこの発明の静電破壊防止装置の等価回路図、第3
図はこの発明の半導体集積回路装置の静電破壊防止装置
の他の一実施例の構成を示す断面図、第4図は従来の半
導体集積回路装置の静電破壊防止装置の構成を示す回路
図、第5図は第4図に示した従来の静電破壊防止装置の
構成を示す断面図である。 図において、1はP−型半導体基板、2はn′型埋込頌
域、3.4はP゛分分離域域5はn−型半導体層、6は
n゛゛拡散領域、7はP型拡散領域、8.9.10は分
離用酸化物領域、1)は入力端子、15は入力NPNト
ランジスタである。 なお図中同一符号は同−又は相当部分を示す。

Claims (2)

    【特許請求の範囲】
  1. (1)半導体集積回路の静電破壊を防止する装置におい
    て、 該半導体集積回路上に形成されて所望の回路を構成する
    入力バイポーラトランジスタと、 該入力バイポーラトランジスタのベースに一端が接続さ
    れ、他端が上記半導体集積回路の入力端子に接続された
    抵抗体と、 上記半導体集積回路が構成されている第1導電型半導体
    基板の一部をエミッタ領域とし、ベース及びコレクタが
    上記入力端子に接続された第1導電型バイポーラトラン
    ジスタと、 上記第1導電型半導体基板の一部をアノード領域とし、
    カソードが上記入力端子に接続されたダイオードとを備
    えたことを特徴とする半導体集積回路装置の静電破壊防
    止装置。
  2. (2)上記抵抗体は上記第1導電型半導体集積回路基板
    上に、低不純物濃度の第2導電型領域を介して形成され
    た第1導電型領域で構成されたものであり、上記第1導
    電型バイポーラトランジスタは上記抵抗体の一部をコレ
    クタとし、上記低不純物濃度の第2導電型領域及び該第
    2導電型領域に接続して形成された高不純物濃度の第2
    導電型領域をベースとし、上記第1導電型半導体基板の
    一部をエミッタとして構成されたものであり、さらに上
    記ダイオードは上記高不純物濃度の第2導電型領域及び
    該領域と上記基板の間に形成された高不純物濃度の第2
    導電型埋込領域をカソード領域とし、上記第1導電型基
    板の一部をアノード領域として構成されたものであり、
    これらは分離用誘電体領域に囲まれていることを特徴と
    する特許請求の範囲第1項記載の半導体集積回路装置の
    静電破壊防止装置。
JP61196964A 1986-08-21 1986-08-21 半導体集積回路装置の静電破壊防止装置 Expired - Fee Related JPH0766956B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP61196964A JPH0766956B2 (ja) 1986-08-21 1986-08-21 半導体集積回路装置の静電破壊防止装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP61196964A JPH0766956B2 (ja) 1986-08-21 1986-08-21 半導体集積回路装置の静電破壊防止装置

Publications (2)

Publication Number Publication Date
JPS6352469A true JPS6352469A (ja) 1988-03-05
JPH0766956B2 JPH0766956B2 (ja) 1995-07-19

Family

ID=16366573

Family Applications (1)

Application Number Title Priority Date Filing Date
JP61196964A Expired - Fee Related JPH0766956B2 (ja) 1986-08-21 1986-08-21 半導体集積回路装置の静電破壊防止装置

Country Status (1)

Country Link
JP (1) JPH0766956B2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0645523A (ja) * 1992-07-23 1994-02-18 Nec Corp 半導体装置およびその製造方法
KR19980058496A (ko) * 1996-12-30 1998-10-07 김영환 반도체 소자의 정전기 방전 회로

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6123353A (ja) * 1984-07-11 1986-01-31 Hitachi Ltd 過電圧保護素子
JPS61171159A (ja) * 1985-01-25 1986-08-01 Hitachi Micro Comput Eng Ltd 半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6123353A (ja) * 1984-07-11 1986-01-31 Hitachi Ltd 過電圧保護素子
JPS61171159A (ja) * 1985-01-25 1986-08-01 Hitachi Micro Comput Eng Ltd 半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0645523A (ja) * 1992-07-23 1994-02-18 Nec Corp 半導体装置およびその製造方法
KR19980058496A (ko) * 1996-12-30 1998-10-07 김영환 반도체 소자의 정전기 방전 회로

Also Published As

Publication number Publication date
JPH0766956B2 (ja) 1995-07-19

Similar Documents

Publication Publication Date Title
US5212618A (en) Electrostatic discharge clamp using vertical NPN transistor
US5646433A (en) Pad protection diode structure
US7170136B2 (en) High voltage ESD-protection structure
JPH08511662A (ja) 集積回路のためのscr静電放電保護
JP2001515660A (ja) 加入者インタフェース保護回路
US5814865A (en) Bimodal ESD protection for DRAM power supplies and SCRs for DRAMs and logic circuits
US3798514A (en) High frequency insulated gate field effect transistor with protective diodes
JPH0282533A (ja) バイポーラ・トランジスタ
JPS5967670A (ja) 半導体装置
JP3404036B2 (ja) Piso静電的放電保護デバイス
EP0772237A2 (en) Semiconductor device including protection means
JPS6352469A (ja) 半導体集積回路装置の静電破壊防止装置
KR20030035209A (ko) 정전방전 보호 회로용 반도체 제어 정류기
JPS63148671A (ja) 半導体集積回路装置の静電破壊防止装置
JPH08321588A (ja) 静電気放電保護回路
JPH08306872A (ja) Mos入力保護回路
JPH0478162A (ja) 集積回路用保護装置
JPS6230703B2 (ja)
JP2656045B2 (ja) 静電放電保護回路
JPH0236558A (ja) 半導体装置
JP2557984B2 (ja) 半導体装置の入力保護回路
US6624502B2 (en) Method and device for limiting the substrate potential in junction isolated integrated circuits
JPH06120412A (ja) 半導体保護装置
JPS58173866A (ja) 保護回路
JPH0364955A (ja) 半導体集積回路装置

Legal Events

Date Code Title Description
S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees