JPS6352469A - 半導体集積回路装置の静電破壊防止装置 - Google Patents
半導体集積回路装置の静電破壊防止装置Info
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- JPS6352469A JPS6352469A JP19696486A JP19696486A JPS6352469A JP S6352469 A JPS6352469 A JP S6352469A JP 19696486 A JP19696486 A JP 19696486A JP 19696486 A JP19696486 A JP 19696486A JP S6352469 A JPS6352469 A JP S6352469A
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- 230000015556 catabolic process Effects 0.000 title claims abstract description 17
- 239000000758 substrate Substances 0.000 claims abstract description 18
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- 230000006378 damage Effects 0.000 claims description 26
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- 238000002955 isolation Methods 0.000 claims description 7
- 230000005611 electricity Effects 0.000 abstract 1
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体集積回路Ｊｉ置の静電破壊防止装置
の構造に関するものである。
の構造に関するものである。
ζじ
〔従来技術〕
第４図は従来の半導体集積回路装置の静電破壊防止装置
の構成を示す回路図で、２１は入力端子、２２は入力Ｎ
ＰＮトランジスタ、２３は前記入力ＮＰＮトランジスタ
２２の静電破壊を防止するために設けられた電流制限用
抵抗体、２４は静電破壊防止用ダイオードである。第５
図は第４図に示した静電破壊防止装置の構造を示す断面
図で、図において第４図と同一符号は同一部分を示し、
３１はＰ−型半導体基板、３２．３３はｎ゛゛分離領域
、３７．３８はｐ型拡散領域、３９．４０はｎ゛゛拡散
領域、４１．４２は誘電体領域である分離用酸化物領域
、■、は電源端子である。
の構成を示す回路図で、２１は入力端子、２２は入力Ｎ
ＰＮトランジスタ、２３は前記入力ＮＰＮトランジスタ
２２の静電破壊を防止するために設けられた電流制限用
抵抗体、２４は静電破壊防止用ダイオードである。第５
図は第４図に示した静電破壊防止装置の構造を示す断面
図で、図において第４図と同一符号は同一部分を示し、
３１はＰ−型半導体基板、３２．３３はｎ゛゛分離領域
、３７．３８はｐ型拡散領域、３９．４０はｎ゛゛拡散
領域、４１．４２は誘電体領域である分離用酸化物領域
、■、は電源端子である。
以下、従来の静電破壊防止装置の動作について説明する
。
。
第４図において正のサージ電圧が入力端子２１に加わっ
た場合、４のサージ電流は電流制限用抵抗体２３によっ
て制限されたのち、人力Ｎ Ｐ Ｎ トランジスタ２２
に流れ込む。このとき入力ＮＰＮトランジスタ２２は、
ベース・エミッタ接合、ベース・コレクタ接合が１頓方
向にバイアスされるのでサージ耐圧が高く、静電破壊よ
り免れる。
た場合、４のサージ電流は電流制限用抵抗体２３によっ
て制限されたのち、人力Ｎ Ｐ Ｎ トランジスタ２２
に流れ込む。このとき入力ＮＰＮトランジスタ２２は、
ベース・エミッタ接合、ベース・コレクタ接合が１頓方
向にバイアスされるのでサージ耐圧が高く、静電破壊よ
り免れる。
一方、負のサージ電圧が入力端子２１に印加された場合
、第５図のｐ型拡散領域３７．ｎ”型拡散領域３９とか
ら形成される静電破壊防止用ダイオード２４により、電
源端子■、から入力端子２１へ放電される。
、第５図のｐ型拡散領域３７．ｎ”型拡散領域３９とか
ら形成される静電破壊防止用ダイオード２４により、電
源端子■、から入力端子２１へ放電される。
上記のような従来の静電破壊防止装置は、静電保護ダイ
オードとして半導体集積回路’ｔＢ’Ｔｌに形成される
トランジスタの接合を用いているが、半導体集積回路の
高速化とともにその接合の深さが浅くなる傾向にあるた
め、静電破壊防止用ダイオードが破壊されやすくなると
いう問題点があった。
オードとして半導体集積回路’ｔＢ’Ｔｌに形成される
トランジスタの接合を用いているが、半導体集積回路の
高速化とともにその接合の深さが浅くなる傾向にあるた
め、静電破壊防止用ダイオードが破壊されやすくなると
いう問題点があった。
この発明は、上記のような問題点を解決するためになさ
れたもので、正負のサージ電圧に対する静電彼壊耐蚤の
高い半導体集積回路装置の静電破壊防止装置を得ること
を目的とする。
れたもので、正負のサージ電圧に対する静電彼壊耐蚤の
高い半導体集積回路装置の静電破壊防止装置を得ること
を目的とする。
この発明に係る半導体集積回路装置の静電破壊防止装置
は、半導体集積回路装置が構成される半導体集積回路基
板上に、電流制限用抵抗体と上記半導体基板の一部をア
ノードとする静電破壊防止用ダイオード及び上記半導体
基板の一部をエミッタ、静電破壊防止用ダイオードのカ
ソードの一部をベース、電流制限用抵抗体の一部をコレ
クタとする縦型構造の静電破壊防止用トランジスタを形
成したものである。
は、半導体集積回路装置が構成される半導体集積回路基
板上に、電流制限用抵抗体と上記半導体基板の一部をア
ノードとする静電破壊防止用ダイオード及び上記半導体
基板の一部をエミッタ、静電破壊防止用ダイオードのカ
ソードの一部をベース、電流制限用抵抗体の一部をコレ
クタとする縦型構造の静電破壊防止用トランジスタを形
成したものである。
この発明においては、正のサージ電圧が加わった場合に
は電流制限用抵抗体によって電流量が制限され、負のサ
ージ電圧が加わった場合には静電破壊防止用ダイオード
と静電破壊防止用トランジスタを介して放電が行われる
。
は電流制限用抵抗体によって電流量が制限され、負のサ
ージ電圧が加わった場合には静電破壊防止用ダイオード
と静電破壊防止用トランジスタを介して放電が行われる
。
第１図はこの発明の半導体集積回路装置の静電破壊防止
装置の一実施例の構成を示す断面図で、１はＰ−型半導
体基板、２は半導体埋込領域である高不純物濃度のｎ゛
型型埋領領域３．４はＰ゛゛分離領域、５は低不純物）
二度のｎ−型半導体考、６は第２の半導体領域である高
不純物濃度のｎ゛゛拡散領域、７は第１の半導体領域で
あるＰ型拡散領域、８．９は誘電体領域である分離用酸
化物領域、１）は入力端子、■、は電源端子である。
装置の一実施例の構成を示す断面図で、１はＰ−型半導
体基板、２は半導体埋込領域である高不純物濃度のｎ゛
型型埋領領域３．４はＰ゛゛分離領域、５は低不純物）
二度のｎ−型半導体考、６は第２の半導体領域である高
不純物濃度のｎ゛゛拡散領域、７は第１の半導体領域で
あるＰ型拡散領域、８．９は誘電体領域である分離用酸
化物領域、１）は入力端子、■、は電源端子である。
また第２図は第１図に示した静電破壊防止装置の等価回
路図で、図において第１図と同一符号は同一部分を示し
、１２は静電破壌防止用ダイオード、１３は静電破壊防
止用ＰＮＰトランジスタ、１４は電流制限用抵抗体、１
５は入力Ｎ Ｐ Ｎ ）ランジスタである。
路図で、図において第１図と同一符号は同一部分を示し
、１２は静電破壌防止用ダイオード、１３は静電破壊防
止用ＰＮＰトランジスタ、１４は電流制限用抵抗体、１
５は入力Ｎ Ｐ Ｎ ）ランジスタである。
第１図及び第２図から明らかなように、Ｐ型拡散領域７
は電流制限用抵抗体１４となり、ｎ゛゛拡散領域６とｎ
゛゛込領域２とＰ−型半導体領域１とから静電破壊防止
用ダイオード１２が形成され、Ｐ−型半導体基板１をエ
ミッタ、ｎ−型半専体層５をベース、Ｐ型拡散領域７を
コレクタとする静電破壊防止用縦型ＰＮＰ）ランジスタ
１３が形成されている。
は電流制限用抵抗体１４となり、ｎ゛゛拡散領域６とｎ
゛゛込領域２とＰ−型半導体領域１とから静電破壊防止
用ダイオード１２が形成され、Ｐ−型半導体基板１をエ
ミッタ、ｎ−型半専体層５をベース、Ｐ型拡散領域７を
コレクタとする静電破壊防止用縦型ＰＮＰ）ランジスタ
１３が形成されている。
以下、第２図を参照して動作について説明する。
正のサージ電圧が入力端子１）に加わった場合、このサ
ージ電流は電流制限用抵抗体１４によって制限された後
、入力ＮＰＮ）ランジスタ１５に流れ込む。このとき人
力ＮＰＮ ）ランジスタ１５はベース・エミッタ接合、
ベース・コレクタ接合が順方向にバイアスされるのでサ
ージ耐圧が高く、静電破壊より免れる。
ージ電流は電流制限用抵抗体１４によって制限された後
、入力ＮＰＮ）ランジスタ１５に流れ込む。このとき人
力ＮＰＮ ）ランジスタ１５はベース・エミッタ接合、
ベース・コレクタ接合が順方向にバイアスされるのでサ
ージ耐圧が高く、静電破壊より免れる。
一方、負のサージ電圧が入力端子１）に加わった場合、
静電１２によって電源端子■。から入力端子１）への放
電が行われるとともに、静電破壊防止用ＰＮＰ）ランジ
スタ１３によっても電源端子Ｖｔｔから入力端子への放
電が行われる。この放電によって、入力ＰＮＰ ）ラン
ジスタ１５及び電流制限用抵抗体１４に流れる電流が大
幅に減少するため、入力トランジスタ１５は静電破壊か
ら免れる。
静電１２によって電源端子■。から入力端子１）への放
電が行われるとともに、静電破壊防止用ＰＮＰ）ランジ
スタ１３によっても電源端子Ｖｔｔから入力端子への放
電が行われる。この放電によって、入力ＰＮＰ ）ラン
ジスタ１５及び電流制限用抵抗体１４に流れる電流が大
幅に減少するため、入力トランジスタ１５は静電破壊か
ら免れる。
また、第３図はこの発明の半導体集積回路装置の静電破
壊防止装置の他の実施例の構成を示す断面図で、第１図
および第２図と同一符号は同一部分を示し、１０は誘電
体領域８と１０で囲われた領域に形成されたｎ゛゛拡散
領域６とｎ゛型型埋領領域２びＰ−型半導体基板１によ
り静電破壊防止用ダイオードが構成され、誘電体領域つ
と１０で囲われた領域に形成されたＰ型拡散領域７とｎ
−型半導体層５及びＰ−型半導体基板１により静電破壊
防止用ＰＮＰ）ランジスタが構成されている。
壊防止装置の他の実施例の構成を示す断面図で、第１図
および第２図と同一符号は同一部分を示し、１０は誘電
体領域８と１０で囲われた領域に形成されたｎ゛゛拡散
領域６とｎ゛型型埋領領域２びＰ−型半導体基板１によ
り静電破壊防止用ダイオードが構成され、誘電体領域つ
と１０で囲われた領域に形成されたＰ型拡散領域７とｎ
−型半導体層５及びＰ−型半導体基板１により静電破壊
防止用ＰＮＰ）ランジスタが構成されている。
なお、上記実施例で示した各半導体の導電型は、それぞ
れ反対の導電型としてもよい。
れ反対の導電型としてもよい。
以上のように、この発明によれば、半５体集積回路が構
成される半専体恭板上に、電流制限用抵抗たと半導体基
板の一部をアノードとする静電破壊防止用ダイオード及
び半導体基板の一部をエミッタ、静電防止用ダイオード
のカソードの一部をベース、電流制限用抵抗体の一部を
コレクタとする縦型構造の静電破壊防止用トランジスタ
を形成したので、半導体集積回路装置のｉ￥７ｉ速化に
伴って接合が浅くなっても入力トランジスタが過電′流
によって破壊されにくくなるうえ特別な製造工程を用い
ることなく半導体集積回路装置の静電破壊防止装置の静
電破壊防止装置を高くできるという効果がある。
成される半専体恭板上に、電流制限用抵抗たと半導体基
板の一部をアノードとする静電破壊防止用ダイオード及
び半導体基板の一部をエミッタ、静電防止用ダイオード
のカソードの一部をベース、電流制限用抵抗体の一部を
コレクタとする縦型構造の静電破壊防止用トランジスタ
を形成したので、半導体集積回路装置のｉ￥７ｉ速化に
伴って接合が浅くなっても入力トランジスタが過電′流
によって破壊されにくくなるうえ特別な製造工程を用い
ることなく半導体集積回路装置の静電破壊防止装置の静
電破壊防止装置を高くできるという効果がある。
第１図はこの発明の半導体集積回路装置の静電破壊防止
装置の一実施例の構成を示す断面図、第２図は第１図に
示したこの発明の静電破壊防止装置の等価回路図、第３
図はこの発明の半導体集積回路装置の静電破壊防止装置
の他の一実施例の構成を示す断面図、第４図は従来の半
導体集積回路装置の静電破壊防止装置の構成を示す回路
図、第５図は第４図に示した従来の静電破壊防止装置の
構成を示す断面図である。 図において、１はＰ−型半導体基板、２はｎ′型埋込頌
域、３．４はＰ゛分分離域域５はｎ−型半導体層、６は
ｎ゛゛拡散領域、７はＰ型拡散領域、８．９．１０は分
離用酸化物領域、１）は入力端子、１５は入力ＮＰＮト
ランジスタである。 なお図中同一符号は同−又は相当部分を示す。
装置の一実施例の構成を示す断面図、第２図は第１図に
示したこの発明の静電破壊防止装置の等価回路図、第３
図はこの発明の半導体集積回路装置の静電破壊防止装置
の他の一実施例の構成を示す断面図、第４図は従来の半
導体集積回路装置の静電破壊防止装置の構成を示す回路
図、第５図は第４図に示した従来の静電破壊防止装置の
構成を示す断面図である。 図において、１はＰ−型半導体基板、２はｎ′型埋込頌
域、３．４はＰ゛分分離域域５はｎ−型半導体層、６は
ｎ゛゛拡散領域、７はＰ型拡散領域、８．９．１０は分
離用酸化物領域、１）は入力端子、１５は入力ＮＰＮト
ランジスタである。 なお図中同一符号は同−又は相当部分を示す。
Claims (2)
- （１）半導体集積回路の静電破壊を防止する装置におい
て、 該半導体集積回路上に形成されて所望の回路を構成する
入力バイポーラトランジスタと、 該入力バイポーラトランジスタのベースに一端が接続さ
れ、他端が上記半導体集積回路の入力端子に接続された
抵抗体と、 上記半導体集積回路が構成されている第１導電型半導体
基板の一部をエミッタ領域とし、ベース及びコレクタが
上記入力端子に接続された第１導電型バイポーラトラン
ジスタと、 上記第１導電型半導体基板の一部をアノード領域とし、
カソードが上記入力端子に接続されたダイオードとを備
えたことを特徴とする半導体集積回路装置の静電破壊防
止装置。 - （２）上記抵抗体は上記第１導電型半導体集積回路基板
上に、低不純物濃度の第２導電型領域を介して形成され
た第１導電型領域で構成されたものであり、上記第１導
電型バイポーラトランジスタは上記抵抗体の一部をコレ
クタとし、上記低不純物濃度の第２導電型領域及び該第
２導電型領域に接続して形成された高不純物濃度の第２
導電型領域をベースとし、上記第１導電型半導体基板の
一部をエミッタとして構成されたものであり、さらに上
記ダイオードは上記高不純物濃度の第２導電型領域及び
該領域と上記基板の間に形成された高不純物濃度の第２
導電型埋込領域をカソード領域とし、上記第１導電型基
板の一部をアノード領域として構成されたものであり、
これらは分離用誘電体領域に囲まれていることを特徴と
する特許請求の範囲第１項記載の半導体集積回路装置の
静電破壊防止装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61196964A JPH0766956B2 (ja) | 1986-08-21 | 1986-08-21 | 半導体集積回路装置の静電破壊防止装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61196964A JPH0766956B2 (ja) | 1986-08-21 | 1986-08-21 | 半導体集積回路装置の静電破壊防止装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6352469A true JPS6352469A (ja) | 1988-03-05 |
| JPH0766956B2 JPH0766956B2 (ja) | 1995-07-19 |
Family
ID=16366573
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61196964A Expired - Fee Related JPH0766956B2 (ja) | 1986-08-21 | 1986-08-21 | 半導体集積回路装置の静電破壊防止装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0766956B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0645523A (ja) * | 1992-07-23 | 1994-02-18 | Nec Corp | 半導体装置およびその製造方法 |
| KR19980058496A (ko) * | 1996-12-30 | 1998-10-07 | 김영환 | 반도체 소자의 정전기 방전 회로 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6123353A (ja) * | 1984-07-11 | 1986-01-31 | Hitachi Ltd | 過電圧保護素子 |
| JPS61171159A (ja) * | 1985-01-25 | 1986-08-01 | Hitachi Micro Comput Eng Ltd | 半導体装置 |
-
1986
- 1986-08-21 JP JP61196964A patent/JPH0766956B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6123353A (ja) * | 1984-07-11 | 1986-01-31 | Hitachi Ltd | 過電圧保護素子 |
| JPS61171159A (ja) * | 1985-01-25 | 1986-08-01 | Hitachi Micro Comput Eng Ltd | 半導体装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0645523A (ja) * | 1992-07-23 | 1994-02-18 | Nec Corp | 半導体装置およびその製造方法 |
| KR19980058496A (ko) * | 1996-12-30 | 1998-10-07 | 김영환 | 반도체 소자의 정전기 방전 회로 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0766956B2 (ja) | 1995-07-19 |
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Legal Events
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|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
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