JPH08321588A - 静電気放電保護回路 - Google Patents
静電気放電保護回路Info
- Publication number
- JPH08321588A JPH08321588A JP3978596A JP3978596A JPH08321588A JP H08321588 A JPH08321588 A JP H08321588A JP 3978596 A JP3978596 A JP 3978596A JP 3978596 A JP3978596 A JP 3978596A JP H08321588 A JPH08321588 A JP H08321588A
- Authority
- JP
- Japan
- Prior art keywords
- region
- transistor
- terminal
- integrated circuit
- terminals
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000001681 protective effect Effects 0.000 title claims 5
- 239000000758 substrate Substances 0.000 claims description 12
- 230000002093 peripheral effect Effects 0.000 claims description 10
- 239000004065 semiconductor Substances 0.000 claims description 3
- 239000012535 impurity Substances 0.000 claims 3
- 230000001012 protector Effects 0.000 description 11
- 238000005516 engineering process Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 230000035515 penetration Effects 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 230000006378 damage Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 241000218691 Cupressaceae Species 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000001066 destructive effect Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000010304 firing Methods 0.000 description 1
- 238000010237 hybrid technique Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- OOGNFQMTGRZRAB-UHFFFAOYSA-N morazone Chemical compound CC1C(C=2C=CC=CC=2)OCCN1CC(C1=O)=C(C)N(C)N1C1=CC=CC=C1 OOGNFQMTGRZRAB-UHFFFAOYSA-N 0.000 description 1
- 229960004610 morazone Drugs 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 小型で、バイＣＭＯＳ型の処理によっても高
速で容易に集積化でき、いかなる動作状態の下でも入力
及び出力端子の双方を保護しうる静電気放電保護回路を
提供する。 【解決手段】 集積回路の端子と接地点との間に接続し
うる、静電気放電に対し集積回路を保護する保護回路で
あって、集積回路の前記の端子と接地点との間にエミッ
タ端子とコレクタ端子とを以て接続された第１トランジ
スタＱ1 と、この第１トランジスタのベース端子に接続
されたベース端子と第１トランジスタのコレクタ端子に
接続されたエミッタ及びコレクタ端子とを有する第２ト
ランジスタＱ2 とを具える。
速で容易に集積化でき、いかなる動作状態の下でも入力
及び出力端子の双方を保護しうる静電気放電保護回路を
提供する。 【解決手段】 集積回路の端子と接地点との間に接続し
うる、静電気放電に対し集積回路を保護する保護回路で
あって、集積回路の前記の端子と接地点との間にエミッ
タ端子とコレクタ端子とを以て接続された第１トランジ
スタＱ1 と、この第１トランジスタのベース端子に接続
されたベース端子と第１トランジスタのコレクタ端子に
接続されたエミッタ及びコレクタ端子とを有する第２ト
ランジスタＱ2 とを具える。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、集積回路を静電気
放電に対し保護する装置、特に混合型の技術を用いて形
成され低電源電圧で動作する集積回路に対する小型保護
器に関するものである。
放電に対し保護する装置、特に混合型の技術を用いて形
成され低電源電圧で動作する集積回路に対する小型保護
器に関するものである。
【０００２】集積回路の接点パッドは、集積回路の製造
中や、これら集積回路の、回路装置への組立て中や、或
いは動作中に、帯電物体と偶発的に接触しやすいという
ことが分かっている。その結果、集積回路の領域又は部
分間に充分大きな電位差が発生して、ＭＯＳ型のトラン
ジスタのゲート酸化物のような、装置中に設けられてい
る薄肉の誘電体を損傷するか又は破壊さえもするおそれ
がある。
中や、これら集積回路の、回路装置への組立て中や、或
いは動作中に、帯電物体と偶発的に接触しやすいという
ことが分かっている。その結果、集積回路の領域又は部
分間に充分大きな電位差が発生して、ＭＯＳ型のトラン
ジスタのゲート酸化物のような、装置中に設けられてい
る薄肉の誘電体を損傷するか又は破壊さえもするおそれ
がある。
【０００３】静電気状態により生じる電位差がゲート分
離部の絶縁耐力を越えると、このゲート分離部を経て生
じる静電気放電によりＭＯＳトランジスタが使用不可能
となる。これが、例えば１．２μｍの最小ゲート寸法を
得るＭＯＳ型の技術により集積化した回路においては、
約１２Ｖ程度の低い電圧で、すなわちある場合の静電気
放電により生じる値よりも著しく低い値の電圧で生じる
おそれのある破壊効果である。
離部の絶縁耐力を越えると、このゲート分離部を経て生
じる静電気放電によりＭＯＳトランジスタが使用不可能
となる。これが、例えば１．２μｍの最小ゲート寸法を
得るＭＯＳ型の技術により集積化した回路においては、
約１２Ｖ程度の低い電圧で、すなわちある場合の静電気
放電により生じる値よりも著しく低い値の電圧で生じる
おそれのある破壊効果である。
【０００４】
【従来の技術】集積特性に明らかに影響を及ぼす静電気
放電から集積回路の入出力端子を保護する数種類の手段
が知られている。これらの手段のあるものは、放電によ
る電流を制限又は“抑圧”するために、集積回路の基板
に集積化した直列接続抵抗や直列又は並列接続ダイオー
ドを使用するものであり、基本的に入力端子を保護する
のに実効性がある。
放電から集積回路の入出力端子を保護する数種類の手段
が知られている。これらの手段のあるものは、放電によ
る電流を制限又は“抑圧”するために、集積回路の基板
に集積化した直列接続抵抗や直列又は並列接続ダイオー
ドを使用するものであり、基本的に入力端子を保護する
のに実効性がある。
【０００５】他のより優れた手段は、サイリスタ構造又
はＳＣＲ（シリコン制御整流器）を使用するものであ
り、場合により点弧電圧を低くする変更を施して入力端
子と出力端子との双方を保護するのに採用することがで
きる。
はＳＣＲ（シリコン制御整流器）を使用するものであ
り、場合により点弧電圧を低くする変更を施して入力端
子と出力端子との双方を保護するのに採用することがで
きる。
【０００６】本明細書に添付の図１に、バイＣＭＯＳ型
の、すなわち混合型の技術を用いた回路に対する入力保
護回路を示す。トランジスタＱ1 及びＱ2 が相俟って、
集積回路の入力端子ＩＮと接地点との間に接続されたツ
ェナーダイオードの等価構造を形成している。この種類
のＥＳＤ（静電気放電）保護器及びその動作は例えば
A.R. Alvarez (Cypress Semiconductor Corporation)
発行の本“BiCMOS Technology and Applications”、第
２版に開示されている。
の、すなわち混合型の技術を用いた回路に対する入力保
護回路を示す。トランジスタＱ1 及びＱ2 が相俟って、
集積回路の入力端子ＩＮと接地点との間に接続されたツ
ェナーダイオードの等価構造を形成している。この種類
のＥＳＤ（静電気放電）保護器及びその動作は例えば
A.R. Alvarez (Cypress Semiconductor Corporation)
発行の本“BiCMOS Technology and Applications”、第
２版に開示されている。
【０００７】この保護器は可成り小型なものであり、バ
イＣＭＯＳ型の処理により容易に集積化しうるものであ
り、このことは、外部物体と接触するおそれのある集積
回路の各端子に対し保護器を設ける場合に極めて便利で
ある。しかし、この保護器は、動作中負のダイナミック
レンジとなる端子に対しては適用できない。
イＣＭＯＳ型の処理により容易に集積化しうるものであ
り、このことは、外部物体と接触するおそれのある集積
回路の各端子に対し保護器を設ける場合に極めて便利で
ある。しかし、この保護器は、動作中負のダイナミック
レンジとなる端子に対しては適用できない。
【０００８】
【発明が解決しようとする課題】本発明が解決しようと
する技術的課題は、小型で、バイＣＭＯＳ型の処理によ
っても高速で容易に集積化でき、いかなる動作状態の下
でも（電源端子を含む）入力端子及び出力端子の双方を
保護するのに用いうる、静電気放電に対する保護器を提
供することである。
する技術的課題は、小型で、バイＣＭＯＳ型の処理によ
っても高速で容易に集積化でき、いかなる動作状態の下
でも（電源端子を含む）入力端子及び出力端子の双方を
保護するのに用いうる、静電気放電に対する保護器を提
供することである。
【０００９】
【課題を解決するための手段】本発明は、集積回路装置
にモノリシック集積化でき、この集積回路装置の端子と
接地点との間に接続されうる静電気放電保護回路におい
て、この静電気放電保護回路が第１トランジスタ及び第
２トランジスタを有し、各トランジスタが第１及び第２
端子と制御端子とを有し、前記の第１トランジスタがそ
の第１及び第２端子を以てそれぞれ前記の集積回路装置
の前記の端子と前記の接地点との間に接続され、前記の
第２トランジスタの制御端子は第１トランジスタの制御
端子に接続され、第２トランジスタの第１及び第２端子
の双方が第１トランジスタの第２端子に接続されている
ことを特徴とする。
にモノリシック集積化でき、この集積回路装置の端子と
接地点との間に接続されうる静電気放電保護回路におい
て、この静電気放電保護回路が第１トランジスタ及び第
２トランジスタを有し、各トランジスタが第１及び第２
端子と制御端子とを有し、前記の第１トランジスタがそ
の第１及び第２端子を以てそれぞれ前記の集積回路装置
の前記の端子と前記の接地点との間に接続され、前記の
第２トランジスタの制御端子は第１トランジスタの制御
端子に接続され、第２トランジスタの第１及び第２端子
の双方が第１トランジスタの第２端子に接続されている
ことを特徴とする。
【００１０】又、本発明は、第１導電型の半導体基板上
のモノリシック集積回路用静電気放電保護装置であっ
て、この保護装置は第１導電型とは反射の第２導電型の
第１領域を有し、この第１領域は基板の表面からこの基
板内に延在している保護装置において、前記の第１領域
は、前記の表面から当該第１領域内に延在する第１導電
型の少なくとも１つの第２領域を有し、この第２領域は
集積回路の端子に電気接続され、前記の保護装置は、第
１導電型で前記の表面から基板の領域内及び第１領域の
周辺領域内に延在する少なくとも１つの第３領域を有
し、前記の第３領域は集積回路の接地点に電気接続され
ていることを特徴とする。
のモノリシック集積回路用静電気放電保護装置であっ
て、この保護装置は第１導電型とは反射の第２導電型の
第１領域を有し、この第１領域は基板の表面からこの基
板内に延在している保護装置において、前記の第１領域
は、前記の表面から当該第１領域内に延在する第１導電
型の少なくとも１つの第２領域を有し、この第２領域は
集積回路の端子に電気接続され、前記の保護装置は、第
１導電型で前記の表面から基板の領域内及び第１領域の
周辺領域内に延在する少なくとも１つの第３領域を有
し、前記の第３領域は集積回路の接地点に電気接続され
ていることを特徴とする。
【００１１】本発明の特徴及び利点は以下の実施例の説
明から明らかとなるも、本発明はこの実施例に限定され
るものではない。
明から明らかとなるも、本発明はこの実施例に限定され
るものではない。
【００１２】
【発明の実施の形態】図２に示す静電気放電保護回路は
極めて簡単であり、第１トランジスタＱ1 及び第２トラ
ンジスタＱ2 を有し、好適例ではこれら双方のトランジ
スタをバイポーラＮＰＮ型とする。
極めて簡単であり、第１トランジスタＱ1 及び第２トラ
ンジスタＱ2 を有し、好適例ではこれら双方のトランジ
スタをバイポーラＮＰＮ型とする。
【００１３】トランジスタＱ1 は集積回路の、保護すべ
き端子Ｔ１と好ましくは接地端子Ｔ２との間にこのトラ
ンジスタのエミッタ端子及びコレクタ端子をそれぞれ以
て接続されており、この集積回路は１つの保護器回路
（集積回路の複数個の端子を静電気放電に対し保護する
必要がある場合には、複数個の保護器回路）を有する。
トランジスタＱ2 はそのエミッタ及びコレクタの双方の
端子を以てトランジスタＱ1 のコレクタ端子に、従って
この場合接地端子Ｔ２に接続されている。。トランジス
タＱ1 及びＱ2 のそれぞれのベース端子は互いに接続さ
れている。
き端子Ｔ１と好ましくは接地端子Ｔ２との間にこのトラ
ンジスタのエミッタ端子及びコレクタ端子をそれぞれ以
て接続されており、この集積回路は１つの保護器回路
（集積回路の複数個の端子を静電気放電に対し保護する
必要がある場合には、複数個の保護器回路）を有する。
トランジスタＱ2 はそのエミッタ及びコレクタの双方の
端子を以てトランジスタＱ1 のコレクタ端子に、従って
この場合接地端子Ｔ２に接続されている。。トランジス
タＱ1 及びＱ2 のそれぞれのベース端子は互いに接続さ
れている。
【００１４】電源端子を含む場合でも、保護器回路は常
に、保護を要する端子と接地端子との間に接続するのが
安全である。この場合、２つの端子間に１つの保護器回
路を接続することによりある程度の保護を達成しうる
も、２つの電源端子の各々に１つづつ、計２つの保護器
回路を用いるのが更に良好である。
に、保護を要する端子と接地端子との間に接続するのが
安全である。この場合、２つの端子間に１つの保護器回
路を接続することによりある程度の保護を達成しうる
も、２つの電源端子の各々に１つづつ、計２つの保護器
回路を用いるのが更に良好である。
【００１５】正の放電中は、トランジスタＱ1 のエミッ
タ−ベース接合がなだれ導通状態となり、トランジスタ
Ｑ2 がダイオードバイアスされ、トランジスタＱ1 のベ
ース−コレクタ接合が順方向導通で動作する。従って、
トランジスタＱ1 はＢＶｃｅｒ動作モードで逆に作用
し、極めて低い出力インピーダンスを呈する。一方、負
の放電中は、なだれ導通を受けるのはトランジスタＱ2
のエミッタ−ベース接合であり、トランジスタＱ1 はベ
ース電流が供給され、活性範囲で動作し始める。
タ−ベース接合がなだれ導通状態となり、トランジスタ
Ｑ2 がダイオードバイアスされ、トランジスタＱ1 のベ
ース−コレクタ接合が順方向導通で動作する。従って、
トランジスタＱ1 はＢＶｃｅｒ動作モードで逆に作用
し、極めて低い出力インピーダンスを呈する。一方、負
の放電中は、なだれ導通を受けるのはトランジスタＱ2
のエミッタ−ベース接合であり、トランジスタＱ1 はベ
ース電流が供給され、活性範囲で動作し始める。
【００１６】トランジスタＱ1 はターン・オンすると電
流の大部分を流し、この構造体の直列抵抗値は極めて小
さくなる。トランジスタＱ1 及びＱ2 が同じトランジス
タである場合には、この構造体の降伏電圧は正及び負の
静電気放電に対し“対称的”となる。いずれの場合で
も、降伏電圧は２つのトランジスタＱ1 及びＱ2 の選択
に依存する。
流の大部分を流し、この構造体の直列抵抗値は極めて小
さくなる。トランジスタＱ1 及びＱ2 が同じトランジス
タである場合には、この構造体の降伏電圧は正及び負の
静電気放電に対し“対称的”となる。いずれの場合で
も、降伏電圧は２つのトランジスタＱ1 及びＱ2 の選択
に依存する。
【００１７】図３は、混合型の技術により構成できるも
これに限定されない本発明による可能な保護器回路を示
す断面図である。この構造体はＰ型の不純物がドーピン
グされた基板を有しこの基板上にＮ型の不純物がドーピ
ングされたエピタキシァル層が位置している単結晶シリ
コン片上に形成しうる。このエピタキシァル層の厚さは
８〜１０μｍ、その固有抵抗は約１．５Ω・ｃｍとす
る。
これに限定されない本発明による可能な保護器回路を示
す断面図である。この構造体はＰ型の不純物がドーピン
グされた基板を有しこの基板上にＮ型の不純物がドーピ
ングされたエピタキシァル層が位置している単結晶シリ
コン片上に形成しうる。このエピタキシァル層の厚さは
８〜１０μｍ、その固有抵抗は約１．５Ω・ｃｍとす
る。
【００１８】エピタキシァル層１の成長中、当業者にと
って周知の技術により埋め込み領域すなわち層２を形成
する。この層２はこの層２以外のエピタキシァル層１の
部分よりも多量にドーピングされており（Ｎ+ ）、同じ
くＮ+ 型の侵入領域３により表面に連結されている。
って周知の技術により埋め込み領域すなわち層２を形成
する。この層２はこの層２以外のエピタキシァル層１の
部分よりも多量にドーピングされており（Ｎ+ ）、同じ
くＮ+ 型の侵入領域３により表面に連結されている。
【００１９】埋め込み層２の上方でエピタキシァル層１
上には、本例では１・１０13ｃｍ2〜３・１０13ｃｍ2
の範囲内のドーズ量で約１．２５μｍの深さまで硼素を
注入することによりＰ型（Ｐ−ＢＯＤＹ）表面領域４を
形成する。約１・１０15ｃｍ2 のドーズ量で約０．３μ
ｍの深さまで砒素を注入することにより、表面からＰ型
表面領域４内に延在するＮ+ 型の領域５を形成する。更
に、侵入領域３からＰ型表面領域４の縁部領域まで延在
する表面領域６を同様にして形成する。
上には、本例では１・１０13ｃｍ2〜３・１０13ｃｍ2
の範囲内のドーズ量で約１．２５μｍの深さまで硼素を
注入することによりＰ型（Ｐ−ＢＯＤＹ）表面領域４を
形成する。約１・１０15ｃｍ2 のドーズ量で約０．３μ
ｍの深さまで砒素を注入することにより、表面からＰ型
表面領域４内に延在するＮ+ 型の領域５を形成する。更
に、侵入領域３からＰ型表面領域４の縁部領域まで延在
する表面領域６を同様にして形成する。
【００２０】簡単のために図面にはリードＴ１及びＴ２
で示すも、実際には一部がＮ+ 型の拡散領域を以て構成
され他の一部がアルミニウム又はドーピングされた多結
晶シリコンのような導電性材料の通路を以て構成されて
いる適切な電気接続手段を領域５及び３上にこれら領域
と抵抗接触するように設ける。これにより、図２に示す
保護器回路構造が極めて簡単に形成されたことになる。
で示すも、実際には一部がＮ+ 型の拡散領域を以て構成
され他の一部がアルミニウム又はドーピングされた多結
晶シリコンのような導電性材料の通路を以て構成されて
いる適切な電気接続手段を領域５及び３上にこれら領域
と抵抗接触するように設ける。これにより、図２に示す
保護器回路構造が極めて簡単に形成されたことになる。
【００２１】保護すべき端子Ｔ１と接地端子Ｔ２との間
に接続されているトランジスタＱ1は領域５，４及び２
の順次のＮＰＮ構造を以て構成され、この場合、領域５
がエミッタであり、Ｐ型表面領域４がベースであり、エ
ピタキシァル層、特にその埋め込み領域２がコレクタを
構成する。
に接続されているトランジスタＱ1は領域５，４及び２
の順次のＮＰＮ構造を以て構成され、この場合、領域５
がエミッタであり、Ｐ型表面領域４がベースであり、エ
ピタキシァル層、特にその埋め込み領域２がコレクタを
構成する。
【００２２】トランジスタＱ2 に対しても同様のことが
言え、そのエミッタはＰ型表面領域（ベース領域）の周
辺領域の上側にある領域６であり、共通コレクタ領域２
によって得られ、侵入領域３を経てエミッタ領域６に連
結されている。
言え、そのエミッタはＰ型表面領域（ベース領域）の周
辺領域の上側にある領域６であり、共通コレクタ領域２
によって得られ、侵入領域３を経てエミッタ領域６に連
結されている。
【００２３】上述した実施例は、いかなる静電気放電が
発生しても信頼性を確保する必要のある装置を全体とし
て適切に動作させるのに重要なあらゆる技術的特徴を、
本発明にとって本質を成すものでなくても含むものであ
ることに注意すべきである。
発生しても信頼性を確保する必要のある装置を全体とし
て適切に動作させるのに重要なあらゆる技術的特徴を、
本発明にとって本質を成すものでなくても含むものであ
ることに注意すべきである。
【００２４】一例として、エミッタ領域５及び６の縁部
にＨＶＳ（高電圧シフト）拡散を行ない、そのドーピン
グ濃度を中心部よりも低くして、ＰＮ接合縁部の曲率半
径を大きくし、従って破壊性の“ホットスポット”の形
成を回避してその降伏を良好に制御するようにする。
にＨＶＳ（高電圧シフト）拡散を行ない、そのドーピン
グ濃度を中心部よりも低くして、ＰＮ接合縁部の曲率半
径を大きくし、従って破壊性の“ホットスポット”の形
成を回避してその降伏を良好に制御するようにする。
【００２５】更に、２つのエミッタ領域５及び６間にＰ
型の領域７を介在させ、この領域７のドーピング濃度を
Ｐ型表面領域４の他の領域よりも高くして、２つのエミ
ッタ領域５及び６の互いの分離を高めるようにする。
型の領域７を介在させ、この領域７のドーピング濃度を
Ｐ型表面領域４の他の領域よりも高くして、２つのエミ
ッタ領域５及び６の互いの分離を高めるようにする。
【００２６】本発明の範囲を逸脱することなく、上述し
た実施例に種々の変更を加えうること勿論である。
た実施例に種々の変更を加えうること勿論である。
【図１】従来の保護回路を示す回路図である。
【図２】本発明による保護回路の一例を示す回路図であ
る。
る。
【図３】本発明による保護装置の一例を示す断面図であ
る。
る。
Ｑ1 ，Ｑ2 トランジスタ ２ 埋め込み層 ３ 侵入領域 ４ 表面領域 ５ Ｎ+ 型領域 ６ 周辺領域 ７ Ｐ型領域
フロントページの続き (72)発明者 ファブリツィオ マルティニョーニ イタリア国 ヴァレーゼ 21040 モラゾ ーネ ヴィア マッツィーニ ５
Claims (6)
- 【請求項１】 集積回路装置にモノリシック集積化で
き、この集積回路装置の端子と接地点との間に接続され
うる静電気放電保護回路において、 この静電気放電保護回路が第１トランジスタ（Ｑ1 ）及
び第２トランジスタ（Ｑ2 ）を有し、各トランジスタが
第１及び第２端子と制御端子とを有し、前記の第１トラ
ンジスタがその第１及び第２端子を以てそれぞれ前記の
集積回路装置の前記の端子と前記の接地点との間に接続
され、前記の第２トランジスタの制御端子は第１トラン
ジスタの制御端子に接続され、第２トランジスタの第１
及び第２端子の双方が第１トランジスタの第２端子に接
続されていることを特徴とする保護回路。 - 【請求項２】 請求項１に記載の保護回路において、第
１及び第２トランジスタがバイポーラトランジスタであ
り、前記の第１端子、第２端子及び制御端子がそれぞれ
トランジスタのエミッタ端子、コレクタ端子及びベース
端子を構成していることを特徴とする保護回路。 - 【請求項３】 第１導電型の半導体基板（１）上のモノ
リシック集積回路用静電気放電保護装置であって、この
保護装置は第１導電型とは反射の第２導電型の第１領域
（４）を有し、この第１領域は基板の表面からこの基板
内に延在している保護装置において、 前記の第１領域は、前記の表面から当該第１領域内に延
在する第１導電型の少なくとも１つの第２領域（５）を
有し、この第２領域は集積回路の端子に電気接続され、 前記の保護装置は、第１導電型で前記の表面から基板の
領域内及び第１領域の周辺領域内に延在する少なくとも
１つの第３領域（３）を有し、前記の第３領域は集積回
路の接地点に電気接続されていることを特徴とする保護
装置。 - 【請求項４】 請求項３に記載の保護装置において、前
記の第３領域の少なくとも一部分に、基板をドーピング
するのに用いた不純物よりも高い濃度で不純物がドーピ
ングされ、この第３領域の部分は基板上で第１領域の下
側の領域内にも延在していることを特徴とする保護装
置。 - 【請求項５】 請求項３又は４に記載の保護装置におい
て、前記の第２領域は、少なくとも１つの領域を有する
中央部分を囲む周辺部分を有しており、この少なくとも
１つの領域は前記周辺部分よりも浅く第１領域内に延在
し、前記の周辺部分は前記の少なくとも１つの領域内よ
りも低い濃度で不純物がドーピングされていることを特
徴とする保護装置。 - 【請求項６】 請求項３〜５のいずれか一項に記載の保
護装置において、前記の第３領域が周辺部分を有し、こ
の周辺部分は、当該周辺部分よりも高い濃度で不純物が
ドーピングされている非周辺部分よりも浅く第１領域内
に延在していることを特徴とする保護装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT95830067:5 | 1995-02-28 | ||
| EP95830067A EP0730300B1 (en) | 1995-02-28 | 1995-02-28 | Device for the protection of an integrated circuit against electrostatic discharges |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08321588A true JPH08321588A (ja) | 1996-12-03 |
Family
ID=8221864
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3978596A Pending JPH08321588A (ja) | 1995-02-28 | 1996-02-27 | 静電気放電保護回路 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0730300B1 (ja) |
| JP (1) | JPH08321588A (ja) |
| DE (1) | DE69524858T2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6784499B2 (en) | 2003-01-28 | 2004-08-31 | Renesas Technology Corp. | Semiconductor device serving as a protecting element |
| JP2006522489A (ja) * | 2003-04-04 | 2006-09-28 | フリースケール セミコンダクター インコーポレイテッド | Ｅｓｄ保護デバイスおよびその製造方法 |
| JP2010135627A (ja) * | 2008-12-05 | 2010-06-17 | Sharp Corp | 過電圧保護回路 |
| JP2010135626A (ja) * | 2008-12-05 | 2010-06-17 | Sharp Corp | 過電圧保護素子 |
| JP2010157642A (ja) * | 2008-12-29 | 2010-07-15 | New Japan Radio Co Ltd | 静電破壊保護回路 |
| JP2010258337A (ja) * | 2009-04-28 | 2010-11-11 | New Japan Radio Co Ltd | 静電破壊保護回路 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105912069B (zh) * | 2016-06-27 | 2018-05-01 | 无锡中感微电子股份有限公司 | 一种双极型晶体管和电流偏置电路 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0821632B2 (ja) * | 1987-01-10 | 1996-03-04 | 三菱電機株式会社 | 半導体集積回路 |
| JPH061802B2 (ja) * | 1989-03-14 | 1994-01-05 | 株式会社東芝 | 半導体装置 |
| IT1253682B (it) * | 1991-09-12 | 1995-08-22 | Sgs Thomson Microelectronics | Struttura di protezione dalle scariche elettrostatiche |
| JPH05129530A (ja) * | 1991-10-31 | 1993-05-25 | Toshiba Corp | 半導体集積回路 |
-
1995
- 1995-02-28 DE DE1995624858 patent/DE69524858T2/de not_active Expired - Fee Related
- 1995-02-28 EP EP95830067A patent/EP0730300B1/en not_active Expired - Lifetime
-
1996
- 1996-02-27 JP JP3978596A patent/JPH08321588A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6784499B2 (en) | 2003-01-28 | 2004-08-31 | Renesas Technology Corp. | Semiconductor device serving as a protecting element |
| JP2006522489A (ja) * | 2003-04-04 | 2006-09-28 | フリースケール セミコンダクター インコーポレイテッド | Ｅｓｄ保護デバイスおよびその製造方法 |
| JP2010135627A (ja) * | 2008-12-05 | 2010-06-17 | Sharp Corp | 過電圧保護回路 |
| JP2010135626A (ja) * | 2008-12-05 | 2010-06-17 | Sharp Corp | 過電圧保護素子 |
| JP2010157642A (ja) * | 2008-12-29 | 2010-07-15 | New Japan Radio Co Ltd | 静電破壊保護回路 |
| JP2010258337A (ja) * | 2009-04-28 | 2010-11-11 | New Japan Radio Co Ltd | 静電破壊保護回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69524858T2 (de) | 2002-07-18 |
| EP0730300A1 (en) | 1996-09-04 |
| EP0730300B1 (en) | 2002-01-02 |
| DE69524858D1 (de) | 2002-02-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6919603B2 (en) | Efficient protection structure for reverse pin-to-pin electrostatic discharge | |
| US5446302A (en) | Integrated circuit with diode-connected transistor for reducing ESD damage | |
| JPS6358380B2 (ja) | ||
| US5077591A (en) | Electrostatic discharge protection for semiconductor input devices | |
| US5432368A (en) | Pad protection diode structure | |
| US5166089A (en) | Method of making electrostatic discharge protection for semiconductor input devices | |
| JP3805534B2 (ja) | 半導体集積回路及び保護素子の使用方法 | |
| JPH09509532A (ja) | Ｅｓｄ損傷から金属−酸化物−金属コンデンサを保護する２端子ダイオードデバイスを有する集積回路 | |
| JP2862027B2 (ja) | 絶縁ゲート型バイポーラトランジスタ | |
| US5789785A (en) | Device for the protection of an integrated circuit against electrostatic discharges | |
| JPH03224263A (ja) | Ｃｍｏｓ集積回路の静電放電保護構造 | |
| JPH022153A (ja) | 集積回路を過電圧に対して保護する保護構造及び回路 | |
| US4972247A (en) | High energy event protection for semiconductor devices | |
| JPH08321588A (ja) | 静電気放電保護回路 | |
| JP3404036B2 (ja) | Ｐｉｓｏ静電的放電保護デバイス | |
| US6013941A (en) | Bipolar transistor with collector surge voltage protection | |
| US6248639B1 (en) | Electrostatic discharge protection circuit and transistor | |
| US6147852A (en) | Device for protecting an integrated circuit against electrostatic discharges | |
| JP3018417B2 (ja) | 集積回路用保護装置 | |
| JPH09181267A (ja) | Ｅｓｄ保護回路 | |
| JP2656045B2 (ja) | 静電放電保護回路 | |
| JPH027191B2 (ja) | ||
| JPS6058657A (ja) | 半導体集積回路装置 | |
| JPH0556657B2 (ja) | ||
| RU2024995C1 (ru) | Интегральный транзистор, устойчивый к обратному вторичному пробою |