JPH05129530A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【目的】この発明は、ＥＳＤＳレベルを向上させること
ができる半導体集積回路を提供することを目的としてい
る。 【構成】ゲートが共通に接続されたＰチャネルのＭＯＳ
トランジスタ11及びＮチャネルのＭＯＳトランジスタ12
と、入力端子13と上記両トランジスタ11、12の共通ゲー
トとの間に接続された保護用の抵抗14と、上記入力端子
13にドレインが接続され、接地電圧Ｖssにソース、ゲー
ト及びバックゲートが接続された保護用のＮチャネルの
ＭＯＳトランジスタ15と、コレクタが正極性の電源電圧
Ｖccに接続され、エミッタが上記入力端子13に接続され
た、ベースが接地電圧Ｖssに接続された保護用のＮＰＮ
型トランジスタ16とから構成されている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は入力回路、出力回路が
設けられ、これら入力回路、出力回路及び電源系回路を
静電破壊から保護する保護手段を設けた半導体集積回路
に関する。

【０００２】

【従来の技術】半導体集積回路、特に絶縁ゲート型電界
効果トランジスタ（以下、ＭＯＳトランジスタと称す
る）で構成されたＭＯＳ型半導体集積回路では、入力端
子や出力端子に静電気によるサージ電圧が印加されると
内部素子が破壊されることが知られている。また、静電
気によるサージ電圧が電源端子に印加された場合にも、
内部素子が破壊されることが知られている。このため、
半導体集積回路では入出力回路や電源保護のための保護
回路が設けられている。

【０００３】一方、通常、半導体集積回路では、入力端
子や出力端子等にサージ電圧を印加し、このとき内部素
子が破壊されずに耐えるか否かのテストが行われる。こ
のようなテストは一般にＥＳＤＳ（Electric Static Di
scharge Sensitivity ：静電気耐量）テストと称され、
このテストによって半導体集積回路の破壊され易さ、難
さが確認される。

【０００４】図２１は入力保護が図られた従来のＭＯＳ
型半導体集積回路における入力回路の回路図である。こ
の回路は入力レベルコンバータと称され、ゲートが共通
に接続されたＰチャネルのＭＯＳトランジスタ81及びＮ
チャネルのＭＯＳトランジスタ82と、入力端子83と上記
両トランジスタ81、82の共通ゲートとの間に接続された
保護用の抵抗84と、上記入力端子83にドレインが接続さ
れ、接地電圧Ｖssにソース、ゲート及びバックゲートが
接続された保護用のＮチャネルのＭＯＳトランジスタ85
とから構成されている。

【０００５】また、図２２は出力保護が図られた従来の
ＭＯＳ型半導体集積回路における出力回路の回路図であ
る。この出力回路はオープンドレイン型と称され、ゲー
トに信号が供給され、ドレインが出力端子86に、ソース
が接地電圧Ｖssにそれぞれ接続された信号出力用のＮチ
ャネルのＭＯＳトランジスタ87と、上記出力端子86にド
レインが接続され、接地電圧Ｖssにソース、ゲート及び
バックゲートが接続された保護用のＮチャネルのＭＯＳ
トランジスタ88とから構成されている。

【０００６】さらに図２３は従来のＭＯＳ型半導体集積
回路における電源保護回路の構成を示す回路図である。
この回路は、カソードが電源電圧Ｖccに接続され、アノ
ードが接地電圧Ｖssに接続された保護用のダイオード89
で構成されている。

【０００７】図２１に示す従来の入力回路では、入力端
子53と接地電圧Ｖssとの間には保護素子が設けられてい
るが、入力端子83と電源電圧Ｖccとの間には保護素子が
設けられていない。同様に、図２２に示す従来の出力回
路では、出力端子86と接地電圧Ｖssとの間には保護素子
が設けられているが、出力端子86と電源電圧Ｖccとの間
には保護素子が設けられていない。

【０００８】この結果、上記従来の入力回路及び出力回
路では、電源電圧Ｖccが供給される電源端子を基準とし
た前記ＥＳＤテストでは、入力端子もしくは出力端子に
おける耐量が所望の基準値、例えばＥＩＡＪ規格である
±２５０Ｖ以上、ＭＩＬ規格である±２ＫＶ以上を満た
すことが困難であるという欠点がある。

【０００９】また、図２３に示す従来の電源保護回路で
は、電圧Ｖccの電源端子にサージ電圧を印加した時にサ
ージ電流をダイオード89に吸収させることが困難であ
り、耐量が所望の基準を満たすことが困難である。従っ
て、保護素子であるダイオードが破壊し易く、内部素子
がサージ電圧により破壊し易いという欠点がある。

【００１０】例えば、図２１に示す従来の入力回路にお
いて、保護用のＮチャネルＭＯＳトランジスタ85が例え
ば図２４に示すように、Ｎ型半導体基板（Ｎ−ｓｕｂ）
91上に設けられたＰ型ウエル領域（Ｐ−ｗｅｌｌ）92内
に形成されているとする。なお、Ｐ型ウエル領域内のＮ
⁺ 型拡散領域93はＭＯＳトランジスタ85のドレインであ
る。また、Ｎ型半導体基板91の電位は、通常動作時には
電源電圧Ｖccに固定されるが、ＥＳＤＳテストの際は接
地電圧Ｖssにバイアスされる。

【００１１】このような構成において、ＥＳＤＳテスト
の際に、接地電位Ｖssが供給される接地端子を開放状態
に設定し、入力端子83にサージ電圧を印加した場合、Ｎ
⁺ 型拡散領域93、Ｐ型ウエル領域92及びＮ型半導体基板
91をコレクタ、ベース、エミッタとする図２４中の寄生
ＮＰＮ型トランジスタ94を経由して、電圧Ｖccの端子に
サージ電流が流れることにより、サージ電圧が吸収され
る。しかし、Ｎ型半導体基板91の抵抗、Ｎ型半導体基板
バイアス用のＮ⁺ 型拡散領域95と入力端子83が接続され
たＮ⁺ 型拡散領域93との間の距離等がプロセスや設計パ
ターンにより変動し、この結果、ＥＳＤＳレベルが大き
く変動する。このようなことは、図２２の出力回路に関
しても同様に発生する。

【００１２】また、図２３に示す従来の電源保護回路に
おいて、保護用のダイオードが例えば図２５に示すよう
に、Ｎ型半導体基板91上に設けられたＰ型ウエル領域92
と、このＰ型ウエル領域92内に設けられたＮ⁺ 型拡散領
域93とで構成されているとする。

【００１３】このような構成において、ＥＳＤＳテスト
の際に電源端子もしくは接地端子に正もしくは負極性の
サージ電圧を印加した場合、Ｐ型ウエル領域92とＮ⁺ 型
拡散領域93とから構成される前記ダイオード89及び図２
５中の寄生ダイオード96による順方向電流もしくはプレ
ークダウン電流のみでサージ電流を吸収するために十分
な保護が行えないという欠点がある。

【００１４】上記のような問題は、電源電圧として負極
性の電圧を使用する図２６に示す従来の入力回路、図２
７に示す従来の出力回路及び図２８に示す従来の電源保
護回路についても同様に起こる。

【００１５】なお、図２６の従来の入力回路では、保護
素子としてＰチャネルのＭＯＳトランジスタ 101が使用
され、このＭＯＳトランジスタ 101のドレインは接地電
圧Ｖssに接続されている。また、図２７の従来の出力回
路では、信号出力用及び保護用のＭＯＳトランジスタと
してそれぞれＰチャネルのＭＯＳトランジスタ 102、10
3が使用され、両ＭＯＳトランジスタ 102、 103のソー
スは接地電圧Ｖssに接続されている。さらに、図２８の
従来の電源保護回路では、前記保護用のダイオード89の
カソードが接地電圧Ｖssに接続され、アノードが負極性
の電源電圧−Ｖccに接続されている。

【００１６】

【発明が解決しようとする課題】このように従来の入力
回路や出力回路は、電源端子を基準としたＥＳＤＳテス
トの際に入力端子や出力端子から見た耐量が所望の基準
値を満たすことが困難であるという欠点がある。

【００１７】また、従来の電源保護回路は、電源端子も
しくは接地端子のいずれかを基準とし、他方の端子にサ
ージ電圧を印加するＥＳＤＳテストの際に、十分な耐量
を得ることが困難であるという欠点がある。この発明は
上記のような事情を考慮してなされたものであり、その
目的は、ＥＳＤＳレベルを向上させることができる半導
体集積回路を提供することである。

【００１８】

【課題を解決するための手段】この発明の半導体集積回
路は、信号の入力端子と、上記入力端子の信号が供給さ
れる入力回路と、上記入力端子と電源端子との間にコレ
クタ・エミッタ間が挿入されたバイポーラトランジスタ
とを具備したことを特徴とする。

【００１９】この発明の半導体集積回路は、信号の出力
端子と、上記出力端子から出力すべき信号を発生する出
力回路と、上記出力端子と電源端子との間にコレクタ・
エミッタ間が挿入されたバイポーラトランジスタとを具
備したことを特徴とする。

【００２０】この発明の半導体集積回路は、電源端子及
び接地端子と、上記電源端子と接地端子との間にエミッ
タ・コレクタ間が挿入されたバイポーラトランジスタと
を具備したことを特徴とする。

【００２１】

【作用】入力端子もしくは出力端子と電源端子との間に
バイポーラトランジスタのコレクタ・エミッタ間を挿入
することにより、ＥＳＤＳテストの際に入力端子もしく
は出力端子にサージ電圧が印加されると、このバイポー
ラトランジスタのコレクタ・エミッタ間を通じて大きな
電流が電源端子に流れることにより、サージ電圧が吸収
される。

【００２２】

【実施例】以下図面を参照してこの発明を実施例により
説明する。

【００２３】図１はこの発明をＭＯＳ型半導体集積回路
の入力回路に実施した、この発明の第１の実施例の構成
を示す回路図である。この実施例回路は入力レベルコン
バータと称され、ゲートが共通に接続されたＰチャネル
のＭＯＳトランジスタ11及びＮチャネルのＭＯＳトラン
ジスタ12と、入力端子13と上記両トランジスタ11、12の
共通ゲートとの間に接続された保護用の抵抗14と、上記
入力端子13にドレインが接続され、接地電圧Ｖssにソー
ス、ゲート及びバックゲートが接続された保護用のＮチ
ャネルのＭＯＳトランジスタ15と、コレクタが正極性の
電源電圧Ｖccに接続され、エミッタが上記入力端子13に
接続された、ベースが接地電圧Ｖssに接続された保護用
のＮＰＮ型トランジスタ16とから構成されている。

【００２４】図２に上記図１の実施例回路で使用される
保護用のＮＰＮ型トランジスタ16の断面構造を示す。Ｎ
型半導体基板（Ｎ−ｓｕｂ）21にはＰ型ウエル領域（Ｐ
−ｗｅｌｌ）22が形成されている。このＰ型ウエル領域
22にはトランジスタ16のコレクタ、エミッタとなるＮ⁺
型拡散領域23、24が形成されている。また、Ｐ型ウエル
領域22の境界部分にはガードリングと称されるＰ⁺ 型拡
散領域25が形成されている。また、Ｎ型半導体基板21に
は基板バイアス用のＮ⁺ 拡散領域26が形成されている。
そして、通常動作時には上記Ｐ⁺ 型拡散領域25及びＮ⁺
型拡散領域26は共に電源電圧Ｖccに固定される。

【００２５】次に上記構成でなる入力回路において、Ｅ
ＳＤＳテストの際に入力端子13にサージ電圧を印加した
ときの動作を説明する。入力端子13に正極性のサージ電
圧を印加した場合、電位的にフローティング状態のＰ型
ウエル領域22の電位が、Ｎ⁺型拡散領域23とＰ型ウエル
領域22との間のカップリング容量によって引き上げられ
る。そして、他方のＮ⁺ 型拡散領域24とＰ型ウエル領域
22との間のＰＮ接合における順方向電圧ＶF を電源電圧
Ｖccに加算した電位よりもＰ型ウエル領域22の電位が上
昇すると、Ｐ型ウエル領域22からＮ⁺ 型拡散領域24に向
かって電流が流れる。この電流は図２中に示した前記Ｎ
ＰＮ型トランジスタ16のベース電流であるため、そのβ
（トランジスタ16の電流増幅率）倍の電流がコレクタ、
エミッタ間、すなわちＮ⁺ 型拡散領域23と24の間に流れ
る。この結果、入力端子13から電源電圧Ｖccに向かって
大きな電流が流れ、サージ電圧がＶccの電源端子に吸収
される。

【００２６】一方、入力端子13に負極性のサージ電圧を
印加した場合には、Ｐ型ウエル領域22の電位が前記カッ
プリング容量によって引き下げられる。そして、Ｐ型ウ
エル領域22の電位が他方のＮ⁺ 型拡散領域24とＰ型ウエ
ル領域22との間のＰＮ接合におけるブレークダウン電圧
ＶB よりも下がると、Ｎ⁺ 型拡散領域24からＰ型ウエル
領域22に向かってブレークダウン電流が流れる。この電
流は図２中に示した前記ＮＰＮ型トランジスタ16のベー
ス電流となり、そのβ倍のコレクタ・エミッタ間電流が
Ｎ⁺ 型拡散領域24と23の間に流れる。すなわち、この場
合のコレクタ・エミッタ間電流の向きは、入力端子13に
正極性のサージ電圧を印加した場合とは逆になる。この
結果、入力端子と電源電圧Ｖccとの間に大きな電流が流
れ、負極性のサージ電圧がＶccの電源端子に吸収され
る。このように上記実施例回路によれば、従来に比べて
ＥＳＤＳレベルを向上させることができる。

【００２７】なお、入力端子13に正もしくは負極性のサ
ージ電圧を印加したとき、従来の場合と同様に、Ｎ⁺ 拡
散領域23をコレクタ、Ｐ型ウエル領域22をベース、Ｎ⁺
型拡散領域26をエミッタとする寄生ＮＰＮ型トランジス
タ27にもサージ電流が流れ、この経路もサージ電圧を吸
収するために寄与する。

【００２８】なお、上記実施例回路において、電圧Ｖcc
が供給される電源端子に接地電圧Ｖssを供給している状
態のときに、入力端子13に接地電圧Ｖss以上の電圧値を
持つ信号が印加された場合、Ｐ型ウエル領域22の電位は
前記トランジスタ16にベース電流が流れるような電位ま
で上昇しないため、トランジスタ16には電流が流れな
い。従って、入力端子13からＶccの電源端子に向かって
電流は流れない。

【００２９】図３はこの発明の第２の実施例に係る入力
回路の構成を示している。前記図２に示すようにＮＰＮ
型トランジスタ16のコレクタ、エミッタはそれぞれＮ⁺
型拡散領域で構成されており、コレクタ、エミッタは実
質的には変りない。そこで、この第２の実施例回路で
は、前記ＮＰＮ型トランジスタ16のコレクタ、エミッタ
の接続関係を図１の場合とは逆にしたものである。すな
わち、図示のようにトランジスタ16のエミッタが電源電
圧Ｖccに接続され、コレクタが入力端子13に接続され
る。なお、ベースは図１の場合と同様に接地電圧Ｖssに
接続される。

【００３０】図４はこの発明の第３の実施例に係る入力
回路の構成を示している。前記第１、第２の各実施例で
は入力端子13と電源電圧Ｖccとの間に保護素子としてＮ
ＰＮ型トランジスタ16を挿入した。しかし、この実施例
回路では上記保護素子に相当するものとしてＮチャネル
のＭＯＳトランジスタ17を使用するようにしたものであ
る。すなわち、図に示すように上記ＭＯＳトランジスタ
17のソース・ドレイン間が入力端子13と電源電圧Ｖccと
の間に挿入されている。そして、このＭＯＳトランジス
タ17のゲートは接地電圧Ｖssに接続されている。

【００３１】この実施例回路で使用されるＮチャネルの
ＭＯＳトランジスタ17の断面構造を図５に示す。図にお
いて、21はＮ型半導体基板、22はＰ型ウエル領域であ
る。そして、Ｐ型ウエル領域22にＭＯＳトランジスタの
ソース、ドレインとなるＮ⁺ 型拡散領域28、29が形成さ
れ、このＮ⁺ 型拡散領域28、29相互間の基板表面にゲー
ト30が形成される。図示のようにゲート30を除けば、Ｎ
チャネルＭＯＳトランジスタの断面構造と等価であり、
Ｎ⁺ 型拡散領域28、29が前記コレクタ、エミッタと同等
に作用する。すなわち、この実施例でも実質的にＮＰＮ
型トランジスタを使用している。

【００３２】図６はこの発明をＭＯＳ型半導体集積回路
の出力回路に実施した、この発明の第４の実施例の構成
を示す回路図である。この実施例回路はオープンドレイ
ン型と称され、ゲートに信号が供給され、ドレインが出
力端子31に、ソースが接地電圧Ｖssにそれぞれ接続され
た信号出力用のＮチャネルのＭＯＳトランジスタ32と、
上記出力端子31にドレインが接続され、接地電圧Ｖssに
ソース、ゲート及びバックゲートが接続された保護用の
ＮチャネルのＭＯＳトランジスタ33と、コレクタが電源
電圧Ｖccに接続され、エミッタが出力端子31に接続さ
れ、ベースが接地電圧Ｖssに接続されたＮＰＮ型トラン
ジスタ34とから構成されている。

【００３３】この図６の実施例回路で使用されるＮＰＮ
型トランジスタ34の断面構造は前記図２の場合と同様で
ある。また、出力端子31に正もしくは負極性のサージ電
圧を印加したときの動作も、図２を用いて説明した場合
と同様であるため、その説明は省略する。

【００３４】図７はこの発明の第５の実施例に係る出力
回路の構成を示している。この第５の実施例は、前記図
３の実施例の場合と同様に、図６の実施例回路における
ＮＰＮ型トランジスタ34のコレクタ、エミッタの接続関
係を図６の場合とは逆にしたものである。すなわち、図
示のようにトランジスタ34のエミッタが電源電圧Ｖccに
接続され、コレクタが出力端子31に接続される。なお、
ベースは図６の場合と同様に接地電圧Ｖssに接続され
る。

【００３５】図８はこの発明の第６の実施例に係る出力
回路の構成を示している。この第６の実施例は、前記図
４の実施例の場合と同様に、図６の実施例回路における
ＮＰＮ型トランジスタ34の代わりにＮチャネルのＭＯＳ
トランジスタ35を使用するようにものである。図９はこ
の発明を電源保護回路に実施した、この発明の第７ない
し第９の各実施例の構成を示す回路図である。

【００３６】図９（ａ）に示すこの発明の第７の実施例
回路では、電源保護用の素子としてＮＰＮ型トランジス
タ36が使用されている。このトランジスタ36のコレクタ
は電源電圧Ｖccに、エミッタは接地電圧Ｖssに、ベース
は接地電圧Ｖssにそれぞれ接続される。図９（ｂ）に示
すこの発明の第８の実施例回路は、上記ＮＰＮ型トラン
ジスタ36のコレクタ、エミッタの接続関係を図９（ａ）
の場合と逆にしたものである。

【００３７】図９（ｃ）に示すこの発明の第９の実施例
回路は、上記ＮＰＮ型トランジスタ36の代わりに、実質
的にバイポーラトランジスタと同等の断面構造を有する
ＮチャネルのＭＯＳトランジスタ37を使用するようにも
のである。

【００３８】図１０に上記図９の各実施例回路で使用さ
れるＮＰＮ型トランジスタ36の全体もしくはＮチャネル
のＭＯＳトランジスタ37の一部の断面構造を示す。Ｎ型
半導体基板21にはＰ型ウエル領域22が形成されている。
上記Ｐ型ウエル領域22にはＮＰＮ型トランジスタ36のコ
レクタ、エミッタもしくはＭＯＳトランジスタ37のソー
ス、ドレインとなるＮ⁺ 型拡散領域23、24が形成されて
いる。また、Ｐ型ウエル領域22の境界部分にはガードリ
ングと称されるＰ⁺ 型拡散領域25が形成されている。ま
た、Ｎ型半導体基板21には基板バイアス用のＮ⁺ 型拡散
領域26が形成されている。そして、通常動作時にはＮ⁺
型拡散領域23及びＮ⁺ 型拡散領域26は共に電源電圧Ｖcc
に固定され、Ｎ⁺ 型拡散領域24及びＰ⁺ 型拡散領域25は
共に接地電圧Ｖssに固定される。

【００３９】このような構成において、接地電圧Ｖssが
供給される接地端子を基準にして、電源電圧Ｖccが供給
される電源端子に正極性のサージ電圧を印加した場合、
Ｎ⁺ 型拡散領域23とＰ型ウエル領域22との間のＰＮ接合
にブレークダウン電流が流れる。このブレークダウン電
流は、Ｎ⁺ 型拡散領域24をコレクタ、Ｐ型ウエル領域22
をベース、Ｎ⁺ 型拡散領域23をエミッタとするＮＰＮ型
トランジスタのベース電流として流れ、さらにそのβ倍
の電流がコレクタ、エミッタ間、すなわちＮ⁺ 型拡散領
域24と23の間に流れる。この結果、接地端子と電源端子
との間に大きな電流が流れ、サージ電圧が接地端子に吸
収される。

【００４０】一方、接地端子を基準にして電源端子に負
極性のサージ電圧を印加した場合は、上記とは逆の方向
に電流が流れることによってサージ電圧が接地端子に吸
収される。

【００４１】次に図９の各実施例回路において、電源電
圧Ｖccが供給される電源端子を基準にして、接地電圧Ｖ
ssが供給される接地端子に正もしくは負極性のサージ電
圧を印加した場合の動作を説明する。

【００４２】接地端子に正極性のサージ電圧を印加した
場合は、電位的にフローティング状態のＰ型ウエル領域
22の電位が、Ｎ⁺ 型拡散領域24とＰ型ウエル領域22との
間のカップリング容量によって引き上げられる。そし
て、他方のＮ⁺ 型拡散領域23とＰ型ウエル領域22との間
のＰＮ接合における順方向電圧ＶF よりもＰ型ウエル領
域22の電位が上昇すると、Ｐ型ウエル領域22からＮ⁺ 型
拡散領域23に向かって電流が流れる。この電流は図中に
示したＮＰＮ型トランジスタ36のベース電流であるた
め、そのβ（トランジスタ36の電流増幅率）倍の電流が
コレクタ、エミッタ間、すなわちＮ⁺ 型拡散領域24と23
の間に流れる。この結果、接地端子から電源電圧Ｖccに
向かって大きな電流が流れ、サージ電圧がＶccの電源端
子に吸収される。

【００４３】また、接地端子に負極性のサージ電圧を印
加した場合は、Ｐ型ウエル領域22の電位が前記カップリ
ング容量によって引き下げられる。そして、Ｐ型ウエル
領域22の電位が他方のＮ⁺ 型拡散領域23とＰ型ウエル領
域22との間のＰＮ接合におけるブレークダウン電圧ＶB
よりも下がると、Ｎ⁺ 型拡散領域23からＰ型ウエル領域
22に向かってブレークダウン電流が流れる。この電流は
前記ＮＰＮ型トランジスタ36のベース電流となり、その
β倍のコレクタ・エミッタ間電流がＮ⁺ 型拡散領域23と
24の間に流れる。すなわち、この場合のコレクタ・エミ
ッタ間電流の向きは、接地端子に正極性のサージ電圧を
印加した場合とは逆になる。この結果、接地端子と電源
電圧Ｖccとの間に大きな電流が流れ、負極性のサージ電
圧がＶccの電源端子に吸収される。

【００４４】上記第１ないし第９の各実施例回路では、
電源電圧として正極性のものを使用する場合について説
明したが、これは負極性の電源電圧を使用する入力回
路、出力回路及び電源保護回路にも実施することができ
る。以下、負極性の電源電圧を使用した種々の実施例に
ついて説明する。

【００４５】図１１はこの発明をＭＯＳ型半導体集積回
路の入力回路に実施した、この発明の第１０の実施例の
構成を示す回路図である。この実施例回路も入力レベル
コンバータであり、ゲートが共通に接続されたＰチャネ
ルのＭＯＳトランジスタ41及びＮチャネルのＭＯＳトラ
ンジスタ42と、入力端子42と上記両トランジスタ41、42
の共通ゲートとの間に接続された保護用の抵抗44と、上
記入力端子43にドレインが接続され、接地電圧Ｖssにソ
ース、ゲート及びバックゲートが接続された保護用のＰ
チャネルのＭＯＳトランジスタ45と、コレクタが負極性
の電源電圧−Ｖccに接続され、エミッタが上記入力端子
43に接続された、ベースが電源電圧−Ｖccに接続された
保護用のＰＮＰ型トランジスタ46とから構成されてい
る。

【００４６】図１２に上記図１１の実施例回路で使用さ
れる保護用のＰＮＰ型トランジスタ46の断面構造を示
す。Ｎ型半導体基板（Ｎ−ｓｕｂ）51にはＰ型ウエル領
域（Ｐ−ｗｅｌｌ）52が形成されている。このＰ型ウエ
ル領域52の境界部分にはガードリングと称されるＰ⁺ 型
拡散領域53が形成されている。また、Ｎ型半導体基板51
には、トランジスタ46のコレクタ、エミッタとなるＰ⁺
型拡散領域54、55が形成されている。そして、上記Ｐ⁺
型拡散領域53及び54は共に電源電圧−Ｖccに固定されて
いる。

【００４７】上記構成でなる入力回路において、接地端
子を開放状態にしたＥＳＤＳテストの際に、入力端子43
にサージ電圧を印加したときの動作を説明する。入力端
子43に正極性のサージ電圧を印加した場合、電位的にフ
ローティング状態のＮ型半導体基板51の電位が、Ｐ⁺ 型
拡散領域55と基板51との間のカップリング容量によって
引き上げられる。そして、Ｎ型基板51の電位がＰ型⁺ 型
拡散領域55とＮ型基板51との間のＰＮ接合におけるブレ
ークダウン電圧ＶB よりも上昇すると、Ｐ型⁺ 型拡散領
域54からＮ型基板51に向かって電流が流れる。この電流
は図１２中に示した前記ＰＮＰ型トランジスタ46のベー
ス電流であるため、そのβ（トランジスタ46の電流増幅
率）倍の電流がエミッタ・コレクタ間、すなわちＰ⁺ 型
拡散領域55と54の間に流れる。この結果、入力端子43か
ら電源電圧−Ｖccに向かって大きな電流が流れ、サージ
電圧が−Ｖccの電源端子に吸収される。

【００４８】一方、入力端子43に負極性のサージ電圧を
印加した場合には、Ｎ型基板51の電位が前記カップリン
グ容量によって引き下げられる。そして、Ｎ型基板51の
電位が他方のＰ⁺ 型拡散領域54とＮ型基板51との間のＰ
Ｎ接合における順方向電圧ＶF よりも上昇すると、Ｐ⁺
型拡散領域54からＮ型基板51に向かって順方向電流が流
れる。この電流は図１２中に示したＰＮＰ型トランジス
タ46のベース電流となり、そのβ倍のエミッタ・コレク
タ間電流がＰ⁺ 型拡散領域54と55との間に流れる。すな
わち、この場合のエミッタ・コレクタ間電流の向きは、
入力端子43に正極性のサージ電圧を印加した場合とは逆
になる。この結果、入力端子と電源電圧−Ｖccとの間に
大きな電流が流れ、負極性のサージ電圧が−Ｖccの電源
端子に吸収される。このように上記実施例回路でも、従
来に比べてＥＳＤＳレベルを向上させることができる。

【００４９】なお、入力端子43に正もしくは負極性のサ
ージ電圧を印加したとき、Ｐ⁺ 型拡散領域55をエミッ
タ、Ｎ型基板51をベース、Ｐ⁺ 型拡散領域53をエミッタ
とする寄生ＰＮＰ型トランジスタ47にもサージ電流が流
れ、この経路もサージ電圧を吸収するために寄与する
が、Ｐ⁺ 型拡散領域55と53との間の距離等がプロセスや
設計パターンにより変動するので、この寄生ＰＮＰ型ト
ランジスタ47のみではＥＳＤＳレベルの大幅な向上を図
ることはできない。

【００５０】図１３はこの発明の第１１の実施例に係る
入力回路の構成を示している。前記図１１に示すように
ＰＮＰ型トランジスタ46のコレクタ、エミッタはそれぞ
れＰ⁺ 型拡散領域で構成されており、コレクタ、エミッ
タは実質的には変りない。そこで、この第１１の実施例
回路では、前記ＰＮＰ型トランジスタ46のコレクタ、エ
ミッタの接続関係を図１１の場合とは逆にしたものであ
る。すなわち、図示のようにトランジスタ46のエミッタ
が電源電圧−Ｖccに接続され、コレクタが入力端子43に
接続される。なお、ベースは図１１の場合と同様に電源
電圧−Ｖccに接続される。

【００５１】図１４はこの発明の第１２の実施例に係る
入力回路の構成を示している。前記第１０、第１１の各
実施例では入力端子43と負極性の電源電圧−Ｖccとの間
に保護素子としてＰＮＰ型トランジスタ46を挿入した。
しかし、この実施例回路では前記図４に示す第３の実施
例回路の場合と同様に、保護素子に相当するものとして
ＭＯＳトランジスタ、すなわちＰチャネルのＭＯＳトラ
ンジスタ47を使用するようにしたものである。すなわ
ち、図に示すように上記ＭＯＳトランジスタ47のソース
・ドレイン間が入力端子43と電源電圧−Ｖccとの間に挿
入されている。そして、このＭＯＳトランジスタ47のゲ
ートも電源電圧−Ｖccに接続されている。すなわち、こ
の実施例回路では、ゲートを除けば、ＰチャネルＭＯＳ
トランジスタの断面構造はＰＮＰ型トランジスタと等価
であり、実質的にＰＮＰ型トランジスタを使用している
ことになる。

【００５２】図１５はこの発明を出力回路に実施した、
この発明の第１３の実施例の構成を示す回路図である。
この実施例回路はオープンドレイン型と称され、ゲート
に信号が供給され、ドレインが出力端子61に、ソースが
接地電圧Ｖssにそれぞれ接続された信号出力用のＰチャ
ネルのＭＯＳトランジスタ62と、上記出力端子61にドレ
インが接続され、接地電圧Ｖssにソース、ゲート及びバ
ックゲートが接続された保護用のＰチャネルのＭＯＳト
ランジスタ63と、コレクタ及びベースが負極性の電源電
圧−Ｖccに接続され、エミッタが出力端子61に接続され
たＰＮＰ型トランジスタ64とから構成されている。

【００５３】この図１５の実施例回路で使用されるＰＮ
Ｐ型トランジスタ64の断面構造は前記図１２の場合と同
様である。また、出力端子61に正もしくは負極性のサー
ジ電圧を印加したときの動作も、図１２を用いて説明し
た場合と同様であるため、その説明は省略する。

【００５４】図１６はこの発明の第１４の実施例に係る
出力回路の構成を示している。この第１４の実施例回路
は、前記図１３の実施例の場合と同様に、図１５の実施
例回路におけるＰＮＰ型トランジスタ64のコレクタ、エ
ミッタの接続関係を図１５の場合とは逆にしたものであ
る。すなわち、図示のようにトランジスタ64のエミッタ
が電源電圧−Ｖccに接続され、コレクタが出力端子61に
接続される。なお、ベースは図１５の場合と同様に電源
電圧−Ｖccに接続される。

【００５５】図１７はこの発明の第１５の実施例に係る
出力回路の構成を示している。この第１５の実施例は、
前記図１４の実施例回路の場合と同様に、図１５の実施
例回路におけるＰＮＰ型トランジスタ64の代わりにＰチ
ャネルのＭＯＳトランジスタ65を使用するようにもので
ある。図１８はこの発明を電源保護回路に実施した、こ
の発明の第１６ないし第１８の各実施例の構成を示す回
路図である。

【００５６】図１８（ａ）に示すこの発明の第１６の実
施例回路では、電源保護用の素子としてＰＮＰ型トラン
ジスタ66が使用されている。このトランジスタ66のコレ
クタは接地電圧Ｖssに、エミッタ及びベースは負極性の
電源電圧−Ｖccにそれぞれ接続される。

【００５７】図１８（ｂ）に示すこの発明の第１７の実
施例回路は、上記ＰＮＰ型トランジスタ66のコレクタ、
エミッタの接続関係を図１８（ａ）の場合と逆にしたも
のである。

【００５８】図１８（ｃ）に示すこの発明の第１８の実
施例回路は、上記ＰＮＰ型トランジスタ66の代わりに、
実質的にバイポーラトランジスタと同等の断面構造を有
するＰチャネルのＭＯＳトランジスタ67を使用するよう
にものである。

【００５９】図１９は上記図１８の各実施例回路を電源
端子を基準にして接地端子にサージ電圧を印加する場合
の、前記ＰＮＰ型トランジスタ66の全体もしくはＰチャ
ネルのＭＯＳトランジスタ67の一部の断面構造を示す。
Ｎ型半導体基板51にはＰ型ウエル領域52が形成されてい
る。また、Ｐ型ウエル領域52の境界部分にはガードリン
グと称されるＰ⁺ 型拡散領域53が形成されている。上記
Ｎ型基板51にはＮＰＮ型トランジスタ46のコレクタ、エ
ミッタもしくはＭＯＳトランジスタ67のソース、ドレイ
ンとなるＰ⁺ 型拡散領域54、54が形成されている。そし
て、Ｐ⁺ 型拡散領域53及び54は共に電源電圧−Ｖccに固
定され、Ｐ⁺ 型拡散領域55にサージ電圧が印加される。

【００６０】このような構成において、Ｐ⁺ 型拡散領域
55に正極性のサージ電圧を印加した場合の動作は前記図
１２に示した場合と同様であり、Ｐ⁺ 型拡散領域55から
54に向かって大きな電流が流れ、サージ電圧が電源端子
に吸収される。

【００６１】一方、接地端子を基準にして電源端子に負
極性のサージ電圧を印加した場合は、図２０の断面図に
示すようにＰ⁺ 型拡散領域54から55に向かって大きな電
流が流れ、サージ電圧が接地端子に吸収される。なお、
図１９及び図２０の両方の場合にも、寄生ＰＮＰ型トラ
ンジスタ47にもサージ電流が流れ、この経路もサージ電
圧を吸収するために寄与するが、Ｐ⁺ 型拡散領域55と53
との間もしくはＰ⁺ 型拡散領域54と53の距離等がプロセ
スや設計パターンにより変動するので、この寄生ＰＮＰ
型トランジスタ47のみではＥＳＤＳレベルの大幅な向上
を図ることはできない。

【００６２】

【発明の効果】以上説明したように、この発明によれば
ＥＳＤＳレベルを向上させることができる半導体集積回
路を提供することができる。

【図面の簡単な説明】

【図１】この発明の第１の実施例の構成を示す回路図。

【図２】図１の実施例回路で使用されるＮＰＮ型トラン
ジスタの断面図。

【図３】この発明の第２の実施例の構成を示す回路図。

【図４】この発明の第３の実施例の構成を示す回路図。

【図５】図４の実施例回路で使用されるトランジスタの
断面図。

【図６】この発明の第４の実施例の構成を示す回路図。

【図７】この発明の第５の実施例の構成を示す回路図。

【図８】この発明の第６の実施例の構成を示す回路図。

【図９】この発明の第７ないし第９の各実施例の構成を
示す回路図。

【図１０】図９の各実施例回路で使用されるＮＰＮ型ト
ランジスタの全体もしくはＮチャネルのＭＯＳトランジ
スタの一部の断面図。

【図１１】この発明の第１０の実施例の構成を示す回路
図。

【図１２】図１１の実施例回路で使用されるＰＮＰ型ト
ランジスタの断面図。

【図１３】この発明の第１１の実施例の構成を示す回路
図。

【図１４】この発明の第１２の実施例の構成を示す回路
図。

【図１５】この発明の第１３の実施例の構成を示す回路
図。

【図１６】この発明の第１４の実施例の構成を示す回路
図。

【図１７】この発明の第１５の実施例の構成を示す回路
図。

【図１８】この発明の第１６ないし第１８の各実施例の
構成を示す回路図。

【図１９】図１８の各実施例回路で使用されるＰＮＰ型
トランジスタの全体もしくはＰチャネルのＭＯＳトラン
ジスタの一部の断面図。

【図２０】図１８の各実施例回路で使用されるＰＮＰ型
トランジスタの全体もしくはＰチャネルのＭＯＳトラン
ジスタの一部の断面図。

【図２１】従来の入力回路の回路図。

【図２２】従来の出力回路の回路図。

【図２３】従来の電源保護回路の回路図。

【図２４】図２１の入力回路で使用されるＮチャネルＭ
ＯＳトランジスタの断面図。

【図２５】図２３の電源保護回路で使用されるダイオー
ドの断面図。

【図２６】従来の入力回路の回路図。

【図２７】従来の出力回路の回路図。

【図２８】従来の電源保護回路の回路図。

【符号の説明】

11，41…ＰチャネルのＭＯＳトランジスタ、12，42…Ｎ
ＰチャネルのＭＯＳトランジスタ、13，43…入力端子、
14，44…保護用の抵抗、15…保護用のＮチャネルのＭＯ
Ｓトランジスタ、16…保護用のＮＰＮ型トランジスタ、
17…保護用のＮチャネルのＭＯＳトランジスタ、21，51
…Ｎ型半導体基板（Ｎ−ｓｕｂ）、22，52…Ｐ型ウエル
領域（Ｐ−ｗｅｌｌ）、23，24…Ｎ⁺ 型拡散領域、25，
53，54，55…Ｐ⁺ 型拡散領域、26…基板バイアス用のＮ
⁺ 拡散領域、27…寄生ＮＰＮ型トランジスタ、31，61…
出力端子、32，62…信号出力用のＮチャネルのＭＯＳト
ランジスタ、33，63…保護用のＮチャネルのＭＯＳトラ
ンジスタ、34…保護用のＮＰＮ型トランジスタ、35…保
護用のＮチャネルのＭＯＳトランジスタ、36…保護用の
ＮＰＮ型トランジスタ、37…保護用のＮチャネルのＭＯ
Ｓトランジスタ、45…保護用のＰチャネルのＭＯＳトラ
ンジスタ、46…保護用のＰＮＰ型トランジスタ、47…保
護用のＰチャネルのＭＯＳトランジスタ、64…保護用の
ＰＮＰ型トランジスタ、65…保護用のＰチャネルのＭＯ
Ｓトランジスタ、66…保護用のＰＮＰ型トランジスタ、
67…保護用のＰチャネルのＭＯＳトランジスタ。

Claims (16)

【特許請求の範囲】
1. 【請求項１】 信号の入力端子と、 上記入力端子の信号が供給される入力回路と、 上記入力端子と電源端子との間にコレクタ・エミッタ間
   が挿入されたバイポーラトランジスタとを具備したこと
   を特徴とする半導体集積回路。
2. 【請求項２】 前記電源端子は正極性の電源電圧が供給
   される電源端子であり、かつ前記バイポーラトランジス
   タがＮＰＮ構造を有するバイポーラトランジスタである
   請求項１に記載の半導体集積回路。
3. 【請求項３】 前記バイポーラトランジスタのエミッタ
   及びコレクタが同一のＰ型半導体領域内に形成されてい
   る請求項２に記載の半導体集積回路。
4. 【請求項４】 前記電源端子は負極性の電源電圧が供給
   される電源端子であり、かつ前記バイポーラトランジス
   タがＰＮＰ構造を有するバイポーラトランジスタである
   請求項１に記載の半導体集積回路。
5. 【請求項５】 前記バイポーラトランジスタのエミッタ
   及びコレクタが同一のＮ型半導体領域内に形成されてい
   る請求項４に記載の半導体集積回路。
6. 【請求項６】 前記バイポーラトランジスタがＭＯＳト
   ランジスタで構成されている請求項１に記載の半導体集
   積回路。
7. 【請求項７】 信号の出力端子と、 上記出力端子から出力すべき信号を発生する出力回路
   と、 上記出力端子と電源端子との間にコレクタ・エミッタ間
   が挿入されたバイポーラトランジスタとを具備したこと
   を特徴とする半導体集積回路。
8. 【請求項８】 前記電源端子は正極性の電源電圧が供給
   される電源端子であり、かつ前記バイポーラトランジス
   タがＮＰＮ構造を有するバイポーラトランジスタである
   請求項７に記載の半導体集積回路。
9. 【請求項９】 前記バイポーラトランジスタのエミッタ
   及びコレクタが同一のＰ型半導体領域内に形成されてい
   る請求項８に記載の半導体集積回路。
10. 【請求項１０】 前記電源端子は負極性の電源電圧が供
    給される電源端子であり、かつ前記バイポーラトランジ
    スタがＰＮＰ構造を有するバイポーラトランジスタであ
    る請求項７に記載の半導体集積回路。
11. 【請求項１１】 前記バイポーラトランジスタのエミッ
    タ及びコレクタが同一のＮ型半導体領域内に形成されて
    いる請求項１０に記載の半導体集積回路。
12. 【請求項１２】 前記バイポーラトランジスタがＭＯＳ
    トランジスタで構成されている請求項７に記載の半導体
    集積回路。
13. 【請求項１３】 電源端子及び接地端子と、 上記電源端子と接地端子との間にエミッタ・コレクタ間
    が挿入されたバイポーラトランジスタとを具備したこと
    を特徴とする半導体集積回路。
14. 【請求項１４】 前記電源端子は正極性の電源電圧が供
    給される電源端子であり、かつ前記バイポーラトランジ
    スタがＮＰＮ構造を有するバイポーラトランジスタであ
    る請求項１３に記載の半導体集積回路。
15. 【請求項１５】 前記電源端子は負極性の電源電圧が供
    給される電源端子であり、かつ前記バイポーラトランジ
    スタがＰＮＰ構造を有するバイポーラトランジスタであ
    る請求項１３に記載の半導体集積回路。
16. 【請求項１６】 前記バイポーラトランジスタがＭＯＳ
    トランジスタで構成されている請求項１３に記載の半導
    体集積回路。