JP3386679B2 - 保護回路 - Google Patents
保護回路Info
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- JP3386679B2 JP3386679B2 JP01529897A JP1529897A JP3386679B2 JP 3386679 B2 JP3386679 B2 JP 3386679B2 JP 01529897 A JP01529897 A JP 01529897A JP 1529897 A JP1529897 A JP 1529897A JP 3386679 B2 JP3386679 B2 JP 3386679B2
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の保護
回路に関し、特にＭＯＳ型半導体装置の静電破壊保護回
路に係わる。
回路に関し、特にＭＯＳ型半導体装置の静電破壊保護回
路に係わる。
【０００２】
【従来の技術】図４は、ＭＯＳ型半導体装置に用いられ
る従来の静電破壊保護回路の回路例を示す。この保護回
路は、一対の主としてノーマリー・オフのｐチャネルＭ
ＯＳトランジスタＱ１１とｎチャネルＭＯＳトランジス
タＱ１２とにより構成される。これらのＭＯＳトランジ
スタＱ１１、Ｑ１２は、保護ＭＯＳトランジスタとも呼
ばれる。
る従来の静電破壊保護回路の回路例を示す。この保護回
路は、一対の主としてノーマリー・オフのｐチャネルＭ
ＯＳトランジスタＱ１１とｎチャネルＭＯＳトランジス
タＱ１２とにより構成される。これらのＭＯＳトランジ
スタＱ１１、Ｑ１２は、保護ＭＯＳトランジスタとも呼
ばれる。
【０００３】図４に示すように、入力または出力端子Ｔ
１１は、ｐチャネルＭＯＳトランジスタＱ１１のドレイ
ンとｎチャネルＭＯＳトランジスタＱ１２のドレインに
接続され、さらに内部回路に接続される。ｐチャネルＭ
ＯＳトランジスタＱ１１のゲート、ソース及び基板には
電源電位ＶＤＤが供給され、ｎチャネルＭＯＳトランジ
スタＱ１２のゲート、ソース及び基板は接地されてい
る。
１１は、ｐチャネルＭＯＳトランジスタＱ１１のドレイ
ンとｎチャネルＭＯＳトランジスタＱ１２のドレインに
接続され、さらに内部回路に接続される。ｐチャネルＭ
ＯＳトランジスタＱ１１のゲート、ソース及び基板には
電源電位ＶＤＤが供給され、ｎチャネルＭＯＳトランジ
スタＱ１２のゲート、ソース及び基板は接地されてい
る。
【０００４】この静電破壊保護回路では、保護ＭＯＳト
ランジスタのドレインと基板間で形成される接合ダイオ
ードによって外部からの過大電流を逃し、内部回路が破
壊させるのを防いでいる。
ランジスタのドレインと基板間で形成される接合ダイオ
ードによって外部からの過大電流を逃し、内部回路が破
壊させるのを防いでいる。
【０００５】
【発明が解決しようとする課題】従来の技術では、保護
回路としてダイオードのような素子を用いている。その
ため、十分な保護効果を得るためには、大きな接合面積
が必要となる。さらに、保護ＭＯＳトランジスタのパタ
ーンでは、ソースとドレインを一定の長さ以上対向して
配置し、このソースとドレインに沿ってゲートを配置し
ている。そのため、保護回路の形状に制約が生じる。ま
た、保護回路に保護ＭＯＳトランジスタを使用すると、
ゲート部分やソース部分の面積が加算され、保護回路の
チップ面積に占める割合が増大してしまう。本発明は、
上記課題に鑑みてなされたもので、ＭＯＳ型半導体装置
の静電破壊保護回路の面積を縮小することを目的とす
る。
回路としてダイオードのような素子を用いている。その
ため、十分な保護効果を得るためには、大きな接合面積
が必要となる。さらに、保護ＭＯＳトランジスタのパタ
ーンでは、ソースとドレインを一定の長さ以上対向して
配置し、このソースとドレインに沿ってゲートを配置し
ている。そのため、保護回路の形状に制約が生じる。ま
た、保護回路に保護ＭＯＳトランジスタを使用すると、
ゲート部分やソース部分の面積が加算され、保護回路の
チップ面積に占める割合が増大してしまう。本発明は、
上記課題に鑑みてなされたもので、ＭＯＳ型半導体装置
の静電破壊保護回路の面積を縮小することを目的とす
る。
【０００６】
【課題を解決するための手段】上記課題を解決するた
め、本発明の保護回路は、エミッタに電源電位が供給さ
れ、コレクタが端子に接続されたＮＰＮトランジスタ
と、一端が前記ＮＰＮトランジスタのベースに接続さ
れ、他端が前記端子に接続された第１の抵抗と、コレク
タが前記端子に接続され、エミッタが接地されたＰＮＰ
トランジスタと、一端が前記端子に接続され、他端が前
記ＰＮＰトランジスタのベースに接続された第２の抵抗
とを具備し、前記ＮＰＮトランジスタ及び前記ＰＮＰト
ランジスタは、ＭＯＳトランジスタと同一の工程により
形成された寄生バイポーラトランジスタであることを特
徴とする。
め、本発明の保護回路は、エミッタに電源電位が供給さ
れ、コレクタが端子に接続されたＮＰＮトランジスタ
と、一端が前記ＮＰＮトランジスタのベースに接続さ
れ、他端が前記端子に接続された第１の抵抗と、コレク
タが前記端子に接続され、エミッタが接地されたＰＮＰ
トランジスタと、一端が前記端子に接続され、他端が前
記ＰＮＰトランジスタのベースに接続された第２の抵抗
とを具備し、前記ＮＰＮトランジスタ及び前記ＰＮＰト
ランジスタは、ＭＯＳトランジスタと同一の工程により
形成された寄生バイポーラトランジスタであることを特
徴とする。
【０００７】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。図１は、本発明の静電破壊保護回
路の第１の実施例の回路図を示す。また、図２は、図１
に示した回路を形成した半導体装置の断面を模式的に示
した図である。以下、同一の構成要素には同一の符号を
付し、説明を繰り返さない。
施の形態を説明する。図１は、本発明の静電破壊保護回
路の第１の実施例の回路図を示す。また、図２は、図１
に示した回路を形成した半導体装置の断面を模式的に示
した図である。以下、同一の構成要素には同一の符号を
付し、説明を繰り返さない。
【０００８】図１に示すように、寄生ＮＰＮトランジス
タＱ１のエミッタＥ１には電源電位ＶＤＤが供給され、
コレクタＣ１は入力または出力端子Ｔ１に接続される。
ＮＰＮトランジスタＱ１のベースＢ１は、抵抗Ｒ１を介
して入力または出力端子Ｔ１に接続される。
タＱ１のエミッタＥ１には電源電位ＶＤＤが供給され、
コレクタＣ１は入力または出力端子Ｔ１に接続される。
ＮＰＮトランジスタＱ１のベースＢ１は、抵抗Ｒ１を介
して入力または出力端子Ｔ１に接続される。
【０００９】また、寄生ＰＮＰトランジスタＱ２のエミ
ッタＥ２は接地電位ＧＮＤに接地され、コレクタＣ２は
入力または端子Ｔ１に接続される。ＰＮＰトランジスタ
Ｑ２のベースＢ２は抵抗Ｒ２を介して入力または出力端
子Ｔ１に接続される。
ッタＥ２は接地電位ＧＮＤに接地され、コレクタＣ２は
入力または端子Ｔ１に接続される。ＰＮＰトランジスタ
Ｑ２のベースＢ２は抵抗Ｒ２を介して入力または出力端
子Ｔ１に接続される。
【００１０】入力または出力端子Ｔ１は、内部回路に接
続されている。図２に示した半導体装置では、寄生ＮＰ
ＮトランジスタＱ１、寄生ＰＮＰトランジスタＱ２は、
シリコン基板１上に形成されたｐウェル２、ｎウェル３
内にそれぞれ形成されている。これらのｐウェル２、ｎ
ウェル３は、例えば、内部回路を構成する図示せぬＭＯ
Ｓトランジスタのｐウェル、ｎウェルと同時に形成され
る。
続されている。図２に示した半導体装置では、寄生ＮＰ
ＮトランジスタＱ１、寄生ＰＮＰトランジスタＱ２は、
シリコン基板１上に形成されたｐウェル２、ｎウェル３
内にそれぞれ形成されている。これらのｐウェル２、ｎ
ウェル３は、例えば、内部回路を構成する図示せぬＭＯ
Ｓトランジスタのｐウェル、ｎウェルと同時に形成され
る。
【００１１】また、ＮＰＮトランジスタＱ１のエミッタ
領域Ｅ１、コレクタ領域Ｃ１は、例えば図示せぬＭＯＳ
トランジスタのｎ型ソース・ドレイン領域と同時に、ｐ
ウェル２内に形成される。また、同様に、ＮＰＮトラン
ジスタＱ１のベース領域へのコンタクト領域Ｂ１は、例
えば図示せぬＭＯＳトランジスタのｐ型ソース・ドレイ
ン領域と同時に、ｐウェル２内に形成される。
領域Ｅ１、コレクタ領域Ｃ１は、例えば図示せぬＭＯＳ
トランジスタのｎ型ソース・ドレイン領域と同時に、ｐ
ウェル２内に形成される。また、同様に、ＮＰＮトラン
ジスタＱ１のベース領域へのコンタクト領域Ｂ１は、例
えば図示せぬＭＯＳトランジスタのｐ型ソース・ドレイ
ン領域と同時に、ｐウェル２内に形成される。
【００１２】同様に、ＰＮＰトランジスタＱ２のエミッ
タ領域Ｅ２、コレクタ領域Ｃ２は、例えば図示せぬＭＯ
Ｓトランジスタのｐ型ソース・ドレイン領域と同時に、
ｎウェル３内に形成される。また、同様に、ＰＮＰトラ
ンジスタＱ２のベース領域へのコンタクト領域Ｂ２は、
例えば図示せぬＭＯＳトランジスタのｎ型ソース・ドレ
イン領域と同時に、ｎウェル３内に形成される。
タ領域Ｅ２、コレクタ領域Ｃ２は、例えば図示せぬＭＯ
Ｓトランジスタのｐ型ソース・ドレイン領域と同時に、
ｎウェル３内に形成される。また、同様に、ＰＮＰトラ
ンジスタＱ２のベース領域へのコンタクト領域Ｂ２は、
例えば図示せぬＭＯＳトランジスタのｎ型ソース・ドレ
イン領域と同時に、ｎウェル３内に形成される。
【００１３】また、抵抗Ｒ１は、ｐウェル２内に形成さ
れたｎ型領域より構成される。このｎ型領域は、例えば
図示せぬＭＯＳトランジスタのｎ型ソース・ドレイン領
域と同時に形成される。
れたｎ型領域より構成される。このｎ型領域は、例えば
図示せぬＭＯＳトランジスタのｎ型ソース・ドレイン領
域と同時に形成される。
【００１４】また、抵抗Ｒ２は、ｎウェル３内に形成さ
れたｐ型領域より構成される。このｐ型領域は、例えば
図示せぬＭＯＳトランジスタのｐ型ソース・ドレイン領
域と同時に形成される。
れたｐ型領域より構成される。このｐ型領域は、例えば
図示せぬＭＯＳトランジスタのｐ型ソース・ドレイン領
域と同時に形成される。
【００１５】この回路において、入力あるいは出力端子
Ｔ１に電源電位ＶＤＤを上回る電圧が印加されると、Ｎ
ＰＮトランジスタＱ１のベース・エミッタ間に順方向の
電圧が加わり、ＮＰＮトランジスタＱ１にベース電流が
流れる。ベース電流が抵抗Ｒ１を流れると、ＮＰＮトラ
ンジスタＱ１のベース・コレクタ間に電位差が生じ、Ｎ
ＰＮトランジスタＱ１がオンする。その結果、入力また
は出力端子Ｔ１に印加された過大電流はコレクタ電流と
して電源電位ＶＤＤに逃がされる。
Ｔ１に電源電位ＶＤＤを上回る電圧が印加されると、Ｎ
ＰＮトランジスタＱ１のベース・エミッタ間に順方向の
電圧が加わり、ＮＰＮトランジスタＱ１にベース電流が
流れる。ベース電流が抵抗Ｒ１を流れると、ＮＰＮトラ
ンジスタＱ１のベース・コレクタ間に電位差が生じ、Ｎ
ＰＮトランジスタＱ１がオンする。その結果、入力また
は出力端子Ｔ１に印加された過大電流はコレクタ電流と
して電源電位ＶＤＤに逃がされる。
【００１６】また、入力あるいは出力端子Ｔ１に接地電
位ＧＮＤを下回る電圧が印加された場合は、ＰＮＰトラ
ンジスタＱ２のベース・エミッタ間に順方向の電圧が加
わり、ＰＮＰトランジスタＱ２にベース電流が流れる。
ベース電流が抵抗Ｒ２を流れると、ＰＮＰトランジスタ
Ｑ２のベース・コレクタ間に電位差が生じ、ＰＮＰトラ
ンジスタＱ２がオンする。その結果、入力あるいは出力
端子Ｔ１に印加された過大電流がコレクタ電流として接
地電位ＧＮＤに逃がされる。
位ＧＮＤを下回る電圧が印加された場合は、ＰＮＰトラ
ンジスタＱ２のベース・エミッタ間に順方向の電圧が加
わり、ＰＮＰトランジスタＱ２にベース電流が流れる。
ベース電流が抵抗Ｒ２を流れると、ＰＮＰトランジスタ
Ｑ２のベース・コレクタ間に電位差が生じ、ＰＮＰトラ
ンジスタＱ２がオンする。その結果、入力あるいは出力
端子Ｔ１に印加された過大電流がコレクタ電流として接
地電位ＧＮＤに逃がされる。
【００１７】本実施例では、高い電流駆動特性を有する
バイポーラトランジスタを保護素子として用いるため、
単純なダイオードの保護素子や保護ＭＯＳトランジスタ
より静電破壊耐量を向上させることができ、かつ従来よ
りも保護回路の面積を小さくすることが可能となる。
バイポーラトランジスタを保護素子として用いるため、
単純なダイオードの保護素子や保護ＭＯＳトランジスタ
より静電破壊耐量を向上させることができ、かつ従来よ
りも保護回路の面積を小さくすることが可能となる。
【００１８】また、本実施例では、一定面積以上のベー
ス・エミッタ接合、ベース・コレクタ接合が設けられて
いればよいため、保護回路の形状の自由度を向上させる
ことができる。
ス・エミッタ接合、ベース・コレクタ接合が設けられて
いればよいため、保護回路の形状の自由度を向上させる
ことができる。
【００１９】また、寄生バイポーラトランジスタＱ１、
Ｑ２は内部回路を構成するＭＯＳトランジスタと同時に
形成することができ、工程を追加することなく保護回路
を形成できる。
Ｑ２は内部回路を構成するＭＯＳトランジスタと同時に
形成することができ、工程を追加することなく保護回路
を形成できる。
【００２０】なお、ＮＰＮトランジスタＱ１のベースに
接続される抵抗Ｒ１をポリシリコン抵抗などの抵抗素子
に代えても同様の効果を得られる。ＰＮＰトランジスタ
Ｑ２のベースに接続されている抵抗Ｒ２についても同様
である。このポリシリコン抵抗は、例えばＭＯＳトラン
ジスタのゲート電極と同時に形成される。
接続される抵抗Ｒ１をポリシリコン抵抗などの抵抗素子
に代えても同様の効果を得られる。ＰＮＰトランジスタ
Ｑ２のベースに接続されている抵抗Ｒ２についても同様
である。このポリシリコン抵抗は、例えばＭＯＳトラン
ジスタのゲート電極と同時に形成される。
【００２１】図３は、本発明の静電破壊保護回路の第２
の実施例を示す。本実施例は、図２に示した実施例にお
ける抵抗Ｒ１、Ｒ２を省き、ベースコンタクト領域Ｂ１
とエミッタ領域Ｅ１との距離及びベースコンタクト領域
Ｂ２とエミッタ領域Ｅ２との距離を十分にとったもので
ある。
の実施例を示す。本実施例は、図２に示した実施例にお
ける抵抗Ｒ１、Ｒ２を省き、ベースコンタクト領域Ｂ１
とエミッタ領域Ｅ１との距離及びベースコンタクト領域
Ｂ２とエミッタ領域Ｅ２との距離を十分にとったもので
ある。
【００２２】本実施例は、抵抗Ｒ１、Ｒ２をベースコン
タクト領域Ｂ１とエミッタ領域Ｅ１間のｐウェル領域２
の抵抗やベースコンタクト領域Ｂ２とエミッタ領域Ｅ２
間のｎウェル領域３の抵抗に代えたものであり、上述の
第１の実施例と同様の効果を得ることができる。また、
第１の実施例よりも素子間の結線が単純になる。
タクト領域Ｂ１とエミッタ領域Ｅ１間のｐウェル領域２
の抵抗やベースコンタクト領域Ｂ２とエミッタ領域Ｅ２
間のｎウェル領域３の抵抗に代えたものであり、上述の
第１の実施例と同様の効果を得ることができる。また、
第１の実施例よりも素子間の結線が単純になる。
【００２３】
【発明の効果】以上説明したように、本発明によれば、
高い電流駆動特性を有するバイポーラトランジスタを保
護素子として用いるため、単純なダイオードの保護素子
や保護ＭＯＳトランジスタより静電破壊耐量を向上させ
ることができ、かつ保護回路の面積を小さくすることが
可能となる。
高い電流駆動特性を有するバイポーラトランジスタを保
護素子として用いるため、単純なダイオードの保護素子
や保護ＭＯＳトランジスタより静電破壊耐量を向上させ
ることができ、かつ保護回路の面積を小さくすることが
可能となる。
【００２４】また、本実施例では、一定面積以上のベー
ス・エミッタ接合、ベース・コレクタ接合が設けられて
いればよいため、保護回路の形状の自由度を向上させる
ことができる。さらに、バイポーラトランジスタはＭＯ
Ｓトランジスタと同時に形成することができ、工程を追
加することなく保護回路を形成できる。
ス・エミッタ接合、ベース・コレクタ接合が設けられて
いればよいため、保護回路の形状の自由度を向上させる
ことができる。さらに、バイポーラトランジスタはＭＯ
Ｓトランジスタと同時に形成することができ、工程を追
加することなく保護回路を形成できる。
【図１】本発明の保護回路の回路図。
【図２】本発明の第１の実施例を示す図。
【図３】本発明の第２の実施例を示す図。
【図４】従来の保護回路の回路図。
Ｑ１…ＮＰＮトランジスタ、
Ｑ２…ＰＮＰトランジスタ、
Ｅ１，Ｅ２…エミッタ、
Ｂ１，Ｂ２…ベース、
Ｃ１，Ｃ２…コレクタ、
Ｒ１，Ｒ２…抵抗、
Ｔ１…入力または出力端子、
１ …シリコン基板、
２ …ｐウェル、
３ …ｎウェル。
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 27/085 - 27/092
H01L 21/8234 - 21/8238
H01L 27/04
H01L 27/06
Claims (4)
- 【請求項１】 Ｐウェル領域内にコレクタ領域及びエミ
ッタ領域が形成され、前記エミッタ領域に電源電位が供
給され、前記コレクタ領域が端子に接続されたＮＰＮト
ランジスタと、前記Ｐウェル領域内に形成され、 一端が前記ＮＰＮトラ
ンジスタのベースに接続され、他端が前記端子に接続さ
れた第１の抵抗と、Ｎウェル領域内にコレクタ領域及びエミッタ領域が形成
され、前記コレクタ領域 が前記端子に接続され、前記エ
ミッタ領域が接地されたＰＮＰトランジスタと、前記Ｎウェル領域内に形成され、 一端が前記端子に接続
され、他端が前記ＰＮＰトランジスタのベースに接続さ
れた第２の抵抗とを具備し、 前記ＮＰＮトランジスタ及び前記ＰＮＰトランジスタ
は、ＭＯＳトランジスタと同一の工程により形成された
寄生バイポーラトランジスタである ことを特徴とする保
護回路。 - 【請求項２】 前記ＮＰＮトランジスタ及び前記ＰＮＰ
トランジスタのベース領域は、前記ＭＯＳトランジスタ
のウェル領域と同一の工程により形成され、前記ＮＰＮ
トランジスタ及び前記ＰＮＰトランジスタの前記コレク
タ領域及び前記エミッタ領域は、前記ＭＯＳトランジス
タのソース・ドレイン領域と同一の工程により形成され
ていることを特徴とする請求項１記載の保護回路。 - 【請求項３】 前記第１の抵抗及び前記第２の抵抗の少
なくとも１つは、ＭＯＳトランジスタのソース・ドレイ
ン領域と同一の工程により形成された領域よりなること
を特徴とする請求項１記載の保護回路。 - 【請求項４】 前記第１の抵抗及び前記第２の抵抗の少
なくとも１つは、ＭＯＳトランジスタのゲート電極と同
一の工程により形成されたポリシリコン領域よりなるこ
とを特徴とする請求項１記載の保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01529897A JP3386679B2 (ja) | 1997-01-29 | 1997-01-29 | 保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01529897A JP3386679B2 (ja) | 1997-01-29 | 1997-01-29 | 保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10214904A JPH10214904A (ja) | 1998-08-11 |
| JP3386679B2 true JP3386679B2 (ja) | 2003-03-17 |
Family
ID=11884926
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01529897A Expired - Fee Related JP3386679B2 (ja) | 1997-01-29 | 1997-01-29 | 保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3386679B2 (ja) |
-
1997
- 1997-01-29 JP JP01529897A patent/JP3386679B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10214904A (ja) | 1998-08-11 |
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Legal Events
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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