JPS5931987B2 - 相補型mosトランジスタ - Google Patents
相補型mosトランジスタInfo
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- JPS5931987B2 JPS5931987B2 JP52002229A JP222977A JPS5931987B2 JP S5931987 B2 JPS5931987 B2 JP S5931987B2 JP 52002229 A JP52002229 A JP 52002229A JP 222977 A JP222977 A JP 222977A JP S5931987 B2 JPS5931987 B2 JP S5931987B2
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- mos transistor
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は相補型MOSトランジスタ(以下C一MOSト
ランジスタと呼ぶ)に於ける寄生トランジスタ等に依つ
て生じるサイリスタ効果(これをラッチアップ現象と言
う)の防止に関する。
ランジスタと呼ぶ)に於ける寄生トランジスタ等に依つ
て生じるサイリスタ効果(これをラッチアップ現象と言
う)の防止に関する。
一般にC−MOSトランジスタは第1図に示す如く、比
較的高抵抗であるN型半導体基板1にP型領域2を拡散
あるいはイオン注入法等に依り形成し、このP型領域2
内にN″″型ソース領域3とN゛型ドレイン領域4とを
近接して設け、更にP型領域2を導出する為のP゛型接
触領域5を設けてNチャンネルMOSトランジスタが形
成される。またN型半導体基板1にはP゛型ドレイン領
域6とP″′型ソース領域Tとが近接して設けられ、更
にN型半導体基板1を導出する為のN゛型接触領域8が
設けられてPチャンネルMOSトランジスタが形成され
る。更に、上記したNチャンネルMOSトランジスタ及
びPチャンネルMOSトランジスタが形成されたN型半
導体基板1の表面には各々の領域に窓を有する絶縁酸化
膜9が設けられ、窓及びチャンネル上には電極が形成さ
れる。
較的高抵抗であるN型半導体基板1にP型領域2を拡散
あるいはイオン注入法等に依り形成し、このP型領域2
内にN″″型ソース領域3とN゛型ドレイン領域4とを
近接して設け、更にP型領域2を導出する為のP゛型接
触領域5を設けてNチャンネルMOSトランジスタが形
成される。またN型半導体基板1にはP゛型ドレイン領
域6とP″′型ソース領域Tとが近接して設けられ、更
にN型半導体基板1を導出する為のN゛型接触領域8が
設けられてPチャンネルMOSトランジスタが形成され
る。更に、上記したNチャンネルMOSトランジスタ及
びPチャンネルMOSトランジスタが形成されたN型半
導体基板1の表面には各々の領域に窓を有する絶縁酸化
膜9が設けられ、窓及びチャンネル上には電極が形成さ
れる。
NチャンネルMOSトランジスタのソース電極10はP
゛型接触領域5の電極11と接続されて、電源電圧Vs
sが印加される。またPチャンネルMOSトランジスタ
のソース電極12はN゛型接触領域8の電極13と接続
されて電源電圧VDDが印加される。更にNチャンネル
MOSトランジスタのドレイン電極14とPチャンネル
MOSトランジスタのドレイン電極15とが接続されて
C−MOSトランジスタの出力となり、NチャンネルM
OSトランジスタのN゛型ソース領域3とN゛型ドレイ
ン領域4との間、即ちNチャンネル上、の酸化膜9上に
設けたゲート電極16とPチャンネルMOSトランジス
タのP゛型ドレイン領域6とP゛型ソース領域□との間
、即ちPチャンネル上の酸化膜9上に設けたゲート電極
ITとが接続されてC一MOSトランジスタの入力とな
る。上述の如く構成されたC−MOSトランジスタに於
いて、第2図の等価回路に示す如く、寄生トランジスタ
等が生じ、後に述べるラツチアツプ現象が現われる。
゛型接触領域5の電極11と接続されて、電源電圧Vs
sが印加される。またPチャンネルMOSトランジスタ
のソース電極12はN゛型接触領域8の電極13と接続
されて電源電圧VDDが印加される。更にNチャンネル
MOSトランジスタのドレイン電極14とPチャンネル
MOSトランジスタのドレイン電極15とが接続されて
C−MOSトランジスタの出力となり、NチャンネルM
OSトランジスタのN゛型ソース領域3とN゛型ドレイ
ン領域4との間、即ちNチャンネル上、の酸化膜9上に
設けたゲート電極16とPチャンネルMOSトランジス
タのP゛型ドレイン領域6とP゛型ソース領域□との間
、即ちPチャンネル上の酸化膜9上に設けたゲート電極
ITとが接続されてC一MOSトランジスタの入力とな
る。上述の如く構成されたC−MOSトランジスタに於
いて、第2図の等価回路に示す如く、寄生トランジスタ
等が生じ、後に述べるラツチアツプ現象が現われる。
第2図の等価回路を説明すると、TrlはP+型ソース
領域7をエミツタ、N型半導体基板1をベース、P型領
域2をコレクタとするPNP型トラレジスタであり、T
r2はN型半導体基板1をコレクタ、P型領域2をベー
ス、N+型ソース領域3をエミツタとするNPN型トラ
ンジスタである。
領域7をエミツタ、N型半導体基板1をベース、P型領
域2をコレクタとするPNP型トラレジスタであり、T
r2はN型半導体基板1をコレクタ、P型領域2をベー
ス、N+型ソース領域3をエミツタとするNPN型トラ
ンジスタである。
またTrl及びTr2は等価回路図の如くPNPN接合
のサイリスタを形成する。ダイオードDはN型半導体基
板1とP型領域2の接合部で形成されTrl及びTr2
のベース間に挿入され、抵抗Rl,R2を介して電源電
圧DD及びVssが印加される。更に抵抗R1はN+型
接触領域8からP型領域2に至るまでのN型半導体基板
1の内部抵抗であり等価的にTrlのエミツターベース
間に位置するバイアス抵抗となる。
のサイリスタを形成する。ダイオードDはN型半導体基
板1とP型領域2の接合部で形成されTrl及びTr2
のベース間に挿入され、抵抗Rl,R2を介して電源電
圧DD及びVssが印加される。更に抵抗R1はN+型
接触領域8からP型領域2に至るまでのN型半導体基板
1の内部抵抗であり等価的にTrlのエミツターベース
間に位置するバイアス抵抗となる。
一方抵抗R2はP+型接触領域5からN型半導体基板1
に至るまでのP型領域2の内部抵抗であり、等価的にT
r2のベースーエミツタ間に位置するバイアス抵抗とな
る。またTr3はN型半導体基板1をコレクタ、P型領
域2をベース、N+型ドレイン領域4をエミツタとする
トランジスタであり、抵抗R3はP型領域2の内部抵抗
である。次に上述した第1図及び第2図を参照してラツ
チアツプ現象を説明する。
に至るまでのP型領域2の内部抵抗であり、等価的にT
r2のベースーエミツタ間に位置するバイアス抵抗とな
る。またTr3はN型半導体基板1をコレクタ、P型領
域2をベース、N+型ドレイン領域4をエミツタとする
トランジスタであり、抵抗R3はP型領域2の内部抵抗
である。次に上述した第1図及び第2図を参照してラツ
チアツプ現象を説明する。
まずラツチアツプ現象が生じる原因は電源ノイズあるい
は出力端子ノイズが考えられる。
は出力端子ノイズが考えられる。
電源ノイズの場合に於いて第3図に示す印加電圧V。O
一Vssと電流1DDの関係を示すグラフを用いて説明
する。通常C−MOSトランジスタは比較的低い電圧V
Tで駆動され、その時流れる電流は極微少ないものであ
る。ところが、電源ノイズがある一定電圧V1を超える
と電流が激増して瞬時に1となり、C−MOSトランジ
スタが正しく動作しなくなる。
一Vssと電流1DDの関係を示すグラフを用いて説明
する。通常C−MOSトランジスタは比較的低い電圧V
Tで駆動され、その時流れる電流は極微少ないものであ
る。ところが、電源ノイズがある一定電圧V1を超える
と電流が激増して瞬時に1となり、C−MOSトランジ
スタが正しく動作しなくなる。
これは電源ノイズが一定電圧V1を超えることに依り、
電圧Tで逆バイアスされていたダイオードDがなだれ降
伏あるいはツエナ一降伏を生じVDDから抵抗R、ダイ
オードD、抵抗R2を介してVssに電流が流れる。こ
の電流は抵抗R1の両端に電圧降下を生じせしめ、この
電圧降下に依りTrlがバイアスされて導通状態となる
。更に導通したTrlのコレクタ電流に依り抵抗R2の
両端に生じる電圧降下でTr2が導通状態となる。また
導通したTr2のコレクタ電流は更に抵抗R1の電圧降
下を大きくし、Trlのバイアスを深くする。従つて、
DDからVssに流れる電流はTrlとTr2の相乗効
果で瞬時に激増するのである。出力端子ノイズの場合に
於いては、出力端子ノイズに依り出力端子電圧がSsよ
り低くなつた時V88からTr3にベース電流が抵抗R
3を介して流れ、Tr3が導通状態となる。導通したT
r3のコレクタ電流はVDDから抵抗R1を介して流れ
、抵抗R,に生じる電圧降下に依りTrlがバイアスさ
れてTrlが導通状態となる。以下前述の場合と同様に
Trlのコレクタ電流に依る抵抗R2の電圧降下でTr
2が導通し、更にTr2のコレクタ電流に依りTrlの
バイアスが深くなる。
電圧Tで逆バイアスされていたダイオードDがなだれ降
伏あるいはツエナ一降伏を生じVDDから抵抗R、ダイ
オードD、抵抗R2を介してVssに電流が流れる。こ
の電流は抵抗R1の両端に電圧降下を生じせしめ、この
電圧降下に依りTrlがバイアスされて導通状態となる
。更に導通したTrlのコレクタ電流に依り抵抗R2の
両端に生じる電圧降下でTr2が導通状態となる。また
導通したTr2のコレクタ電流は更に抵抗R1の電圧降
下を大きくし、Trlのバイアスを深くする。従つて、
DDからVssに流れる電流はTrlとTr2の相乗効
果で瞬時に激増するのである。出力端子ノイズの場合に
於いては、出力端子ノイズに依り出力端子電圧がSsよ
り低くなつた時V88からTr3にベース電流が抵抗R
3を介して流れ、Tr3が導通状態となる。導通したT
r3のコレクタ電流はVDDから抵抗R1を介して流れ
、抵抗R,に生じる電圧降下に依りTrlがバイアスさ
れてTrlが導通状態となる。以下前述の場合と同様に
Trlのコレクタ電流に依る抵抗R2の電圧降下でTr
2が導通し、更にTr2のコレクタ電流に依りTrlの
バイアスが深くなる。
従つてDDからSsに流れる電流は瞬時に激増するので
ある。
ある。
上述の如く説明した現象がラツチアツプ現象であり、従
来のC−MOSトランジスタに於いてはこのラツチアツ
プ現象が生じ易く、C−MOSトランジスタの正常な動
作が為されない欠点を有していた。
来のC−MOSトランジスタに於いてはこのラツチアツ
プ現象が生じ易く、C−MOSトランジスタの正常な動
作が為されない欠点を有していた。
本発明は上述した欠点に鑑みて為されたものであり、従
来の欠点を完全に除去したC−MOSトランジスタを提
供するものである。
来の欠点を完全に除去したC−MOSトランジスタを提
供するものである。
以下図面を参照して本発明を詳細に説明する。第4図は
本発明の一実施例を示す断面図である。
本発明の一実施例を示す断面図である。
本実施例はN型半導体基板21と、P型領域22とP型
領域22内に設けられたNチヤンネルMOSトランジス
タを形成するN+型ソース領域23,N+型ドレイン領
域24及びP+型接触領域25と、N型半導体基板21
に設けられたPチヤンネルMOSトランジスタを形成す
るP+型ドレイン領域26,P+型ソース領域27及び
N+型接触領域28と、絶縁酸化膜29と、電極30〜
37で構成される。N型半導体基板21は比較的高抵抗
を呈するN型の半導体であり、P型領域22は例えば拡
散あるいはイオン注入等に依り設けられる。
領域22内に設けられたNチヤンネルMOSトランジス
タを形成するN+型ソース領域23,N+型ドレイン領
域24及びP+型接触領域25と、N型半導体基板21
に設けられたPチヤンネルMOSトランジスタを形成す
るP+型ドレイン領域26,P+型ソース領域27及び
N+型接触領域28と、絶縁酸化膜29と、電極30〜
37で構成される。N型半導体基板21は比較的高抵抗
を呈するN型の半導体であり、P型領域22は例えば拡
散あるいはイオン注入等に依り設けられる。
、またP型領域22内に設けられたNチヤンネルMOS
トランジスタを形成するN+型ソース領域23、N+型
ドレイン領域24及びP+型接触領域25、更にN型半
導体基板21に設けられたPチヤンネルMOSトランジ
スタを形成するP+型ドレイン領域26,P+型ソース
領域27及びN+型接触領域28は酸化膜29の窓に依
り選択的に拡散あるいはイオン注入等に依り設けられる
ものである。本発明の最も特徴とするところは、N型半
導体基板21とP型領域22とを逆バイアスする為に設
けられたN+型接触領域28とP+型接触領域25とに
於いて、PチヤンネルMOSトランジスタではN+型接
触領域28がNチヤンネルMOSトランジスタ側に、N
チヤンネルMOSトランジスタではP+型接触領域25
がPチヤンネルMOSトランジスタ側に設けられること
である。またNチヤンネルMOSトランジスタではP+
型接触領域25の隣側にN+型ソース領域23が位置し
、更にその隣側にN+型ドレイン領域24が位置する。
一方PチヤンネルMOSトランジスタではN+型接触領
域28の隣側にP+型ソース領域27が位置し、更にそ
の隣側にP+型ドレイン領域26が位置する。各々の電
極の接続方法は従来と同様であり、電極33はN+型ソ
ース電極32と接続され、電源電圧Vssが印加される
。
トランジスタを形成するN+型ソース領域23、N+型
ドレイン領域24及びP+型接触領域25、更にN型半
導体基板21に設けられたPチヤンネルMOSトランジ
スタを形成するP+型ドレイン領域26,P+型ソース
領域27及びN+型接触領域28は酸化膜29の窓に依
り選択的に拡散あるいはイオン注入等に依り設けられる
ものである。本発明の最も特徴とするところは、N型半
導体基板21とP型領域22とを逆バイアスする為に設
けられたN+型接触領域28とP+型接触領域25とに
於いて、PチヤンネルMOSトランジスタではN+型接
触領域28がNチヤンネルMOSトランジスタ側に、N
チヤンネルMOSトランジスタではP+型接触領域25
がPチヤンネルMOSトランジスタ側に設けられること
である。またNチヤンネルMOSトランジスタではP+
型接触領域25の隣側にN+型ソース領域23が位置し
、更にその隣側にN+型ドレイン領域24が位置する。
一方PチヤンネルMOSトランジスタではN+型接触領
域28の隣側にP+型ソース領域27が位置し、更にそ
の隣側にP+型ドレイン領域26が位置する。各々の電
極の接続方法は従来と同様であり、電極33はN+型ソ
ース電極32と接続され、電源電圧Vssが印加される
。
またN+型接触領域28の電極34とP+型ソース電極
35とが接続され、電源電圧DDが印加される。従つて
N型導体基板21とP型領域22とが逆バイアスされ、
更にPチヤンネルMOSトランジスタ及びチヤンネルM
OSトランジスタに電源が供給される。上述の如く構成
されたC−MOSトランジスタの等価回路は第6図に示
す如くになる。即ち、N+型接触領域28とP+型接触
領域25との間にはN型半導体基板21とP型領域22
とで形成されるダイオードDが有るのみで、P+型ソー
ス領域27及びN+型ドレイン領域23は外側に有るの
で寄生トランジスタTrl及びTr2のバイアス抵抗は
生じない。また、この等価回路に於いて寄生トランジス
タ等は従来例と対応した領域で形成される。本実施例の
構造に依れば、たとえ電源電圧DD−Ss間の電圧があ
る一定電圧を超えて、ダイオードDがなだれ降伏あるい
はツエナ一降伏を生じたとしても、電流はN+型接触領
域28からP+型接触領域25に流れるので、バイアス
抵抗がこの電流経路に無いから、電圧降下は発生せず、
Trl及びTr2は導通状態とはならない。
35とが接続され、電源電圧DDが印加される。従つて
N型導体基板21とP型領域22とが逆バイアスされ、
更にPチヤンネルMOSトランジスタ及びチヤンネルM
OSトランジスタに電源が供給される。上述の如く構成
されたC−MOSトランジスタの等価回路は第6図に示
す如くになる。即ち、N+型接触領域28とP+型接触
領域25との間にはN型半導体基板21とP型領域22
とで形成されるダイオードDが有るのみで、P+型ソー
ス領域27及びN+型ドレイン領域23は外側に有るの
で寄生トランジスタTrl及びTr2のバイアス抵抗は
生じない。また、この等価回路に於いて寄生トランジス
タ等は従来例と対応した領域で形成される。本実施例の
構造に依れば、たとえ電源電圧DD−Ss間の電圧があ
る一定電圧を超えて、ダイオードDがなだれ降伏あるい
はツエナ一降伏を生じたとしても、電流はN+型接触領
域28からP+型接触領域25に流れるので、バイアス
抵抗がこの電流経路に無いから、電圧降下は発生せず、
Trl及びTr2は導通状態とはならない。
従つて相乗効果に依るラツチアツプ現象は生じないので
ある。更に出力端子の電圧が電源電圧Ssより低くなつ
た場合に於いても、Tr3に流れる電流はN+型接触領
域28からN+型ドレイン領域24に流れるので、前述
と同様にバイアス抵抗に依る電圧降下は発生せずラツチ
アツプ現象は生じない。
ある。更に出力端子の電圧が電源電圧Ssより低くなつ
た場合に於いても、Tr3に流れる電流はN+型接触領
域28からN+型ドレイン領域24に流れるので、前述
と同様にバイアス抵抗に依る電圧降下は発生せずラツチ
アツプ現象は生じない。
第5図は本発明の他の実施例を示す断面図である。本実
施例は第4図に示した実施例と構成が同じであり、また
各々の領域の配置も同じであるので図番を一致させてお
く。本実施例の最も特徴とするところは、P+型ソース
領域27とN+型接触領域28との一部が重さねて設け
られ、電極39に依り接続されて電源電圧DOが印加さ
れている。
施例は第4図に示した実施例と構成が同じであり、また
各々の領域の配置も同じであるので図番を一致させてお
く。本実施例の最も特徴とするところは、P+型ソース
領域27とN+型接触領域28との一部が重さねて設け
られ、電極39に依り接続されて電源電圧DOが印加さ
れている。
またN+型ソース領域23とP+型接触領域25との一
部も同様に重ねて設けられ、電極38に依り接続されて
電源電圧Vssが印加されている。本実施例の構造に依
ればP+型ソース領域27とN+型接触領域28とは全
く同一の電位となり、バイアス抵抗の発生は皆無となる
。
部も同様に重ねて設けられ、電極38に依り接続されて
電源電圧Vssが印加されている。本実施例の構造に依
ればP+型ソース領域27とN+型接触領域28とは全
く同一の電位となり、バイアス抵抗の発生は皆無となる
。
N+型ソース領域23とP+型接触領域25に於いても
同様である。本実施例の等価回路は前述の実施例と同様
第6図に示す如く表わされる。
同様である。本実施例の等価回路は前述の実施例と同様
第6図に示す如く表わされる。
従つて、電源電圧ノイズあるいは出力端子ノイズに依る
ラツチアツプ現象は生じないのである。
ラツチアツプ現象は生じないのである。
上述の如く本発明に依ればC−MOSトランジスタの少
くとも一方のMOSトランジスタに於いて接触領域がソ
ース領域及びドレイン領域より他のMOSトランジスタ
側に位置する様に設けることにより、C−MOSトラン
ジスタに有害なラツチアツプ現象を防止することができ
る有益なものである。また上述した実施例の如く本発明
をC−MOSトランジスタのPチヤンネルMOSトラン
ジスタ及びNチヤンネルMOSトランジスタの両方に実
施すれば尚一層効果的である。
くとも一方のMOSトランジスタに於いて接触領域がソ
ース領域及びドレイン領域より他のMOSトランジスタ
側に位置する様に設けることにより、C−MOSトラン
ジスタに有害なラツチアツプ現象を防止することができ
る有益なものである。また上述した実施例の如く本発明
をC−MOSトランジスタのPチヤンネルMOSトラン
ジスタ及びNチヤンネルMOSトランジスタの両方に実
施すれば尚一層効果的である。
第1図は従来例を示すC−MOSトランジスタの断面図
、第2図は第1図に示したC−MOSトランジスタの等
価回路図、第3図はラツチアツプ現象を説明する為のグ
ラフ、第4図は本発明の一実施例を示すC−MOSトラ
ンジスタの断面図、第5図は本発明の他の実施例を示す
C−MOSトランジスタの断面図、第6図は第4図及び
第5図に示したC−MOSトランジスタの等価回路図で
ある。 21・・・・・・N型半導体基板、22・・・・・・P
型領域、23・・・・・・N+型ソース領域、24・・
・・・・N+型ドレイン領域、25・・・・・・P+型
接触領域、26・・・・・・P+型ドレイン領域、27
・・・・・・P+型ソース領域、28・・・・・・N+
型接触領域、29・・・・・・絶縁酸化膜、30〜39
・・・・・・電極である。
、第2図は第1図に示したC−MOSトランジスタの等
価回路図、第3図はラツチアツプ現象を説明する為のグ
ラフ、第4図は本発明の一実施例を示すC−MOSトラ
ンジスタの断面図、第5図は本発明の他の実施例を示す
C−MOSトランジスタの断面図、第6図は第4図及び
第5図に示したC−MOSトランジスタの等価回路図で
ある。 21・・・・・・N型半導体基板、22・・・・・・P
型領域、23・・・・・・N+型ソース領域、24・・
・・・・N+型ドレイン領域、25・・・・・・P+型
接触領域、26・・・・・・P+型ドレイン領域、27
・・・・・・P+型ソース領域、28・・・・・・N+
型接触領域、29・・・・・・絶縁酸化膜、30〜39
・・・・・・電極である。
Claims (1)
- 【特許請求の範囲】 1 一導電型の半導体基板と、該半導体基板に設けられ
たこれと逆導電型の領域と、該領域に設けられた一方の
MOSトランジスタを形成するソース領域、ドレイン領
域及び接触領域と、前記半導体基板に設けられた他方の
MOSトランジスタを形成するソース領域、ドレイン領
域及び接触領域とを備え、前記MOSトランジスタのう
ち少なくとも一方のMOSトランジスタに於いて、前記
接触領域が前記ソース領域及びドレイン領域よりも他方
のMOSトランジスタ側に位置するように設けたことを
特徴とする相補型MOSトランジスタ。 2 特許請求の範囲第1項に於いて、前記MOSトラン
ジスタのうち少なくとも一方のソース領域と接触領域と
を少なくとも一部分重ねて設けたことを特徴とする相補
型MOSトランジスタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP52002229A JPS5931987B2 (ja) | 1977-01-11 | 1977-01-11 | 相補型mosトランジスタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP52002229A JPS5931987B2 (ja) | 1977-01-11 | 1977-01-11 | 相補型mosトランジスタ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5387181A JPS5387181A (en) | 1978-08-01 |
JPS5931987B2 true JPS5931987B2 (ja) | 1984-08-06 |
Family
ID=11523516
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP52002229A Expired JPS5931987B2 (ja) | 1977-01-11 | 1977-01-11 | 相補型mosトランジスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5931987B2 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59198749A (ja) * | 1983-04-25 | 1984-11-10 | Mitsubishi Electric Corp | 相補形電界効果トランジスタ |
JPS6017948A (ja) * | 1983-07-11 | 1985-01-29 | Mitsubishi Electric Corp | 相補形mos集積回路装置 |
JPS61164252A (ja) * | 1985-01-17 | 1986-07-24 | Sanyo Electric Co Ltd | Cmos半導体装置 |
JPS61164254A (ja) * | 1985-01-17 | 1986-07-24 | Sanyo Electric Co Ltd | Cmos半導体装置 |
JPS61164253A (ja) * | 1985-01-17 | 1986-07-24 | Sanyo Electric Co Ltd | Cmos半導体装置 |
JPS61188962A (ja) * | 1985-02-18 | 1986-08-22 | Sanyo Electric Co Ltd | Cmos半導体装置 |
-
1977
- 1977-01-11 JP JP52002229A patent/JPS5931987B2/ja not_active Expired
Also Published As
Publication number | Publication date |
---|---|
JPS5387181A (en) | 1978-08-01 |
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