JPH05251646A - 集積回路及びそのトランジスタのエミッタ−ベース間逆バイアス損傷を防止する方法 - Google Patents

Abstract

(57)【要約】 【目的】 エミッタ−ベース接合を逆電圧による損傷か
ら保護する。 【構成】 ＢｉＣＭＯＳ回路の一部として形成される第
１のバイポーラトランジスタのエミッタ−ベース間保
護。第２のバイポーラトランジスタは第１のバイポーラ
トランジスタと同じウェルに形成され、双方のトランジ
スタはウェルをそのコレクタとして使用する。第２のト
ランジスタのコレクタ−エミッタ間を通る電流経路は第
１のトランジスタのベースに電流を供給して、第１のト
ランジスタのエミッタ−ベース電圧を相対的に低い逆電
位に維持する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はバイポーラトランジスタ
の分野に関し、特に、ＭＯＳトランジスタと関連して使
用されるバイポーラトランジスタに関する。さらに特定
すれば、本発明はエミッタ−ベース接合を逆電圧による
損傷から保護することに関する。

【０００２】

【従来の技術】電流利得の劣化を招くおそれのあるバイ
ポーラトランジスタのエミッタ−ベース接合の逆バイア
スは、特にＭＯＳ集積回路の中にバイポーラトランジス
タが組込まれている場合について、良く知られている問
題である。ベース領域を薄くすることによってバイポー
ラトランジスタの動作をスピードアップさせたときに
は、この問題はさらに悪化する。ベース領域の不純物添
加を多くすると、エミッタ−ベース接合の逆降伏電位は
低くなる。この問題はＭ．Ｎｏｒｉｓｈｉｍａ，Ｙ．Ｎ
ｉｉｔｓｕ，Ｇ．Ｓａｓａｋｉ，Ｈ．Ｉｗａｉ及びＫ．
Ｍａｅｇｕｃｈｉによる「Ｂｉｐｏｌａｒ Ｔｒａｎｓ
ｉｓｔｏｒ Ｄｅｓｉｇｎ ｆｏｒ ＬｏｗＰｒｏｃｅ
ｓｓ−Ｔｅｍｐｅｒａｔｕｒｅ ０．５μｍ ＢｉＣＭ
ＯＳ」（ＩＥＤＭ−２３７）並びにＢｕｒｎｅｔｔ及び
Ｈｕの「Ｈｏｔ−ＣａｒｒｉｅｒＲｅｌｉａｂｉｌｉｔ
ｙ ｏｆ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒｓ」
（ＩＥＥＥ ２８ｔｈ Ａｎｎｕａｌ Ｐｒｏｃｅｅｄ
ｉｎｇｓ，Ｒｅｌｉａｂｉｌｉｔｙ Ｐｈｙｓｉｃｓ
１９９０，１６４ページ冒頭）の中で論じられている。

【０００３】この降伏の問題を解決する方法の１つは、
エミッタ−ベース接合にまたがって逆バイアスポリシリ
コンダイオードを使用する。電気的な面からいえばこれ
は満足できる方法であるが、この方法は余分なマスクの
使用を必要とする場合が多い。別の場合にはバイポーラ
接合トランジスタを使用するが、この方法では、通常、
より広い基板面積が必要である。加えて、この問題を解
決するためにＭＯＳデバイスが使用されている。ＭＯＳ
デバイスは場合によっては十分な保護を与えない。以下
の説明からわかるように、本発明は保護すべきバイポー
ラトランジスタと同じウェルに形成される別のバイポー
ラトランジスタを使用する。

【０００４】

【発明が解決しようとする課題】エミッタ−ベース接合
を逆電圧による損傷から保護することが目的である。

【０００５】

【課題を解決するための手段】基板中に形成されるＢｉ
ＣＭＯＳ集積回路の改良を開示する。この改良によれ
ば、第１の導電型の共通するウェルの中に第１のバイポ
ーラトランジスタと、第２のバイポーラトランジスタと
を形成する。第１のバイポーラトランジスタと第２のバ
イポーラトランジスタの双方に対してコレクタ接触を成
立させるために、接点を形成する。ウェル中に第２の導
電型の第１及び第２の互いに離間する領域を形成し、そ
れにより、第１のトランジスタと第２のトランジスタに
属する第１のベース領域と、第２のベース領域とをそれ
ぞれ形成する。第１の領域の中に、第１のトランジスタ
のエミッタを形成する第１の導電型の第３の領域を形成
し、同様に、第２の領域の中に、第２のトランジスタの
エミッタ領域を形成する第１の導電型の第４の領域を形
成する。第１の相互接続手段は第１の領域と第４の領域
とを電気的に接続するために使用される。第２の相互接
続手段は第２の領域と第３の領域とを電気的に接続する
ために使用される。

【０００６】

【作用】この構成では、第１のトランジスタのエミッタ
−ベース接合が逆バイアス状態になったときに第２のト
ランジスタは導通し、それにより第１のトランジスタの
損傷を防止する。

【０００７】

【実施例】バイポーラトランジスタについてエミッタ−
ベース間保護を得るためのＢｉＣＭＯＳ回路の改良を説
明する。以下の説明中、本発明を完全に理解させるため
に特定のレイアウトや他の特定の詳細な事項を記載する
が、そのような詳細な事項がなくとも本発明を実施しう
ることは当業者には自明であろう。また、場合によって
は、本発明を無用にわかりにくくしないために周知の処
理技法及び製造技法について詳細に説明しなかった。以
下の説明の中ではｎｐｎバイポーラトランジスタに関す
る保護を説明する。以下に説明する様々な領域の導電型
を逆にすることにより、本発明をｐｎｐバイポーラトラ
ンジスタにも適用できることは当業者には自明であろ
う。

【０００８】本発明を説明するのに先立って、図１Ａを
参照すると、バイポーラトランジスタ及びエミッタ−ベ
ース間逆電圧と関連する問題を簡単に理解できる。図１
Ａには、信号線１２を介して入力駆動信号を受信するｎ
ｐｎトランジスタ１１が示されている。トランジスタ１
１の出力はエミッタ端子から出る信号線１０をたどる。
典型的な負荷は図１Ａの寄生コンデンサ１４のような何
らかのコンデンサを含む。説明の便宜上、信号線１２の
電位はコンデンサ１４を充電するように信号線１０をハ
イにさせるような値であると仮定する。そこで、信号線
１２の電位がハイからローに変化し、トランジスタ１１
のエミッタ出力はハイからローに変化すると仮定する。
このことを図１Ｂに示す。図１Ｂに示すように、信号線
１０と関連するコンデンサがあるために、信号線１２の
電位は信号線１０の電位が降下する速度と比べて相対的
に速く降下することが可能である。信号線１２の電位は
信号線１０の電位より速く降下するので、信号線１０は
信号線１２に対して負となり、それにより、トランジス
タ１１のエミッタ−ベース接合に損傷を招くほどの逆バ
イアスを加える。

【０００９】本発明の改良を図２Ａに示す。ｎｐｎトラ
ンジスタ２１は信号線２５からトランジスタのベース端
子で受信する入信号の制御の下でエミッタ端子を介して
信号線３１に沿う位置にある負荷を駆動している。典型
的なＣＭＯＳ回路においては、ｐチャネルトランジスタ
２３と、ｎチャネルトランジスタ２４とにより信号線２
５を駆動する。実際には、このノードと関連する他の論
理があっても良い。加えて、信号線２５をローに駆動し
たときに信号線３１を接地点に結合するために使用され
るｎチャネルトランジスタ２８がある。本発明の改良
は、図示するように接続されたときにトランジスタ２１
と共通のウェルにあるｎｐｎトランジスタ２２を使用す
ることから成る。詳細にいえば、トランジスタ２２のコ
レクタ端子はノード２７により示すようにトランジスタ
２１のコレクタ端子と共通である。ｎｐｎトランジスタ
２２のエミッタ端子はトランジスタ２１のベース端子に
結合している。トランジスタ２２のベース端子はトラン
ジスタ２１のエミッタ端子に結合している。

【００１０】図２Ｂに関して説明する。同様に、信号線
２５を介するトランジスタ２１への入力がハイであるた
めに、信号線３１の電位はハイであると仮定する。さら
に、信号線２５の電位は図２Ｂに示すように降下し、信
号線３１の電位はコンデンサ２９があるためにそれより
遅い速度で降下すると仮定する。そこで、トランジスタ
２２が存在していないと、信号線２５の電位は線２５及
び破線２５ｂにより示す経路をたどるものと考えられ
る。これに対し、トランジスタ２２があるときには、信
号線２５と信号線３１との間の電位がトランジスタ２２
を導通させるために必要とされる所定の電位に達したな
らば、信号線２５の電位は速く降下するのを妨げられ、
この電位は図２Ｂの線２５ａにより示す経路をたどる。
このクランピングが起こると、トランジスタ２２のコレ
クタからコレクタ電流が引出される。これにより、トラ
ンジスタ２１のエミッタ−ベース接合がトランジスタ２
２を導通させるために必要とされるより大きい逆バイア
ス条件にさらされるという事態は阻止される。この電位
は約１〜１．５ボルトであり、その結果、信号線２５ａ
は信号線３１より約１〜１．５ボルト低くなる。このわ
ずかな逆バイアスはトランジスタ２１を損傷するほどに
は大きくならないはずである。尚、トランジスタ２２は
逆バイアス条件が発生したときにのみ導通し、そうでな
いときにはオフ状態であることに注意すべきである。

【００１１】先に述べた通り、トランジスタ２１と２２
のコレクタは共に同じウェルに形成される。この構成に
は、他にも利点があるが、特に、トランジスタ２２を形
成するために要求される面積が狭くなるという利点があ
る。クランピングが起こったとき、電流密度はこの機能
を実行するＭＯＳデバイスよりすぐれている。総回路性
能は、トランジスタ２１を逆バイアスから保護するため
に適切な大きさのＭＯＳデバイスの場合より良い。さら
に、以下に説明するように、トランジスタ２２の電流は
トランジスタ２１のベースが余りに速く放電するのを阻
止するのに十分なだけあれば良いので、トランジスタ２
２はトランジスタ２１より小形であって良い。

【００１２】図２Ａのトランジスタ２１及び２２のいく
つかの異なるレイアウトを図３、図５、図６及び図７に
示す。一般に好ましいレイアウトは図７に示されてい
る。図４は、図３のレイアウトの横断面図である。横断
面図で示すために図３を選択したのは、このレイアウト
の横断面によって２つのトランジスタの全ての領域を中
間フィールド酸化物領域と共に見ることができるからで
ある。図３、図５、図６及び図７の実施例を製造するた
めに使用する工程は全て同一であり、レイアウトのみ異
なる。

【００１３】図３を参照すると、ｎウェル３３の中に配
置された２つのｎｐｎトランジスタが示されている。こ
のｎウェルに対する共通コレクタ接点３７は双方のトラ
ンジスタのコレクタに結合している。矢印４１は、通常
一方のトランジスタを指示し、矢印４２は他方のトラン
ジスタを指示する。図示する通り、トランジスタ４１の
ベース領域はトランジスタ４２のベース領域より一般に
広い。前述のように、トランジスタ４２は、トランジス
タ４１のエミッタ−ベース接合がトランジスタ４２のオ
ン電圧（１〜１．５ボルト）より高い臨界損傷逆バイア
スを越えるのを阻止するために、トランジスタ４１のベ
ースに十分な電流を供給するのに必要なだけの大きさで
あれば良い。図３からわかる通り、２つのトランジスタ
４１及び４２のエミッタ領域はそれぞれ対応するベース
領域に形成されている。

【００１４】図３の構成を図４の横断面図にさらに詳細
に示す。まず、トランジスタ４１及び４２はＢｉＣＭＯ
Ｓ集積回路の一部として基板３２の上に形成される。基
板３２の上には、おそらくは百万個以上のＣＭＯＳトラ
ンジスタと共に、図３及び図４に示すバイポーラトラン
ジスタが何百対、おそらくは何千対も形成されることが
わかるであろう。図３の１対のトランジスタは基板３２
の中に形成された単一のｎウェル３３の中に形成されて
いる。一般に実施されているような「フロントエンド」
処理の間に、窒化シリコンマスキング部材を使用して一
般に酸化物領域を局所的に形成する。それぞれのｎウェ
ルは図４の領域３５のようなフィールド酸化領域により
分離される。一般に好ましい実施例では、トランジスタ
４１とトランジスタ４２をフィールド酸化物領域４０に
より分離するのであるが、これらの領域４０は実際には
それぞれのトランジスタを取り囲んでいる。さらに、本
実施例においては、コレクタ領域は矢印４９により示す
ようにトランジスタ４１及び４２並びにフィールド酸化
物領域を分離する。これはコレクタ抵抗をできる限り少
なくするのに有益である。

【００１５】負荷を駆動するトランジスタ４１は、エミ
ッタ−ベース接合を形成するｐ型ベース領域５０と、ｎ
型エミッタ領域５１とを含む。エミッタ領域５１に対す
るドーパントはポリシリコン部材５２から拡散する。ベ
ース領域５０とウェルとの界面はコレクタ−ベース接合
を形成する。同様に、トランジスタ４１の逆バイアス保
護を行うトランジスタ４２はｐ型ベース領域４６と、ｎ
型エミッタ領域４７とを含む。これらの領域の界面はト
ランジスタ４２のエミッタ−ベース接合を形成する。こ
の場合にも、エミッタ領域４７に対するドーパントはポ
リシリコン部材４８から基板の中へ打ち込まれる。ベー
ス領域４６とウェル３３との界面はコレクタ−ベース接
合を形成する。

【００１６】トランジスタ４１及び４２を製造するため
に、特に対向不純物添加コレクタを形成するために本実
施例で使用する特定の処理方法は、１９９１年４月２３
日出願、名称「ＢｉＣＭＯＳ Ｐｒｏｃｅｓｓ ｆｏｒ
Ｃｏｕｎｔｅｒ Ｄｏｐｅｄ Ｃｏｌｌｅｃｔｏｒ」
の同時係属出願第６９０，１０３号に記載されている。

【００１７】ｎウェルの露出部分にヒ素ドーパントを添
加して、領域３８を形成する。この領域により、トラン
ジスタのコレクタ領域に対して図４の線３７により示す
接触を成立させることができる。本実施例では、集積回
路で使用するｎチャネルトランジスタのソース領域及び
ドレイン領域の形成と同時に、領域３８にヒ素ドーパン
トをイオン注入する。また、集積回路で使用するｐチャ
ネルトランジスタのソース領域及びドレイン領域のイオ
ン注入と同時に、トランジスタ４１及び４２のベース領
域のｐ型ドーパントをイオン注入する。本実施例におけ
るポリシリコン部材４８及び５２は２次レベルのポリシ
リコンから製造される。

【００１８】上方に位置する金属線路４４はポリシリコ
ン部材４８（トランジスタ４２のエミッタ領域）をトラ
ンジスタ４１のベース領域５０に接続するために使用す
る。同様に、金属相互接続部４５はトランジスタ４２の
ベース領域４６をトランジスタ４１のポリシリコン部材
５２（エミッタ領域５１）に接続するために使用され
る。本実施例について、図７にそれらの金属線路をそれ
らに付随する接点と共に示す。

【００１９】図５の実施例では、２つのバイポーラトラ
ンジスタは同じ大きさであるものとして示されており、
先の場合と同様に、２つのトランジスタ５５及び５６は
共通のｎウェル５７の中に形成されている。トランジス
タ５５のベース領域５９はその中にエミッタ領域６０を
含む。同じように、トランジスタ５６の場合、ベース領
域６２はその中にエミッタ領域６３を含む。図５のレイ
アウトにおいては、エミッタ領域は幾分か鏡像関係の配
置で形成されていることに注意すべきである。エミッタ
とベースがどのように接続されるかで、どちらのトラン
ジスタが保護を行うかが決まる。

【００２０】図６の実施例は、共通のｎウェル６５の中
に形成されるトランジスタ６７及び６８を含む。図６に
はコレクタ接点６６に示す。図５の実施例の場合と同様
に、図６では２つのトランジスタは同じ大きさであると
して示されている。トランジスタ６７のエミッタ領域７
０はベース領域６９の中に形成され、トランジスタ６８
のエミッタ領域７４はベース領域７３の中に形成されて
いる。

【００２１】図７に示すように、本実施例は、トランジ
スタ８９がトランジスタ９０よりかなり小さいという点
を除いて、図６の実施例に類似している。トランジスタ
８９は図２Ａのトランジスタ２２に対応し、図７のトラ
ンジスタ９０は図２Ａのトランジスタ２１に対応する。
図７の２つのトランジスタ８９及び９０は破線７８によ
り示すｎウェルを共有する。トランジスタ９０の場合、
破線７９はベース領域の輪郭を示し、そのベース領域の
中に破線８０により輪郭を示すエミッタ領域がある。ト
ランジスタ８９については、破線８２がベース領域を示
し、破線８３はエミッタ領域を示す。典型的な集積回路
においては、矢印７５及び７６により示す幅の比は３か
ら１５までと様々であり、小さいほうが保護を行うトラ
ンジスタとなる。ＮＯＲゲートのようにトランジスタが
同じ大きさである場合もあり、そのときには、たとえ
ば、同時にハイに切り換わることができる入力端子はほ
とんどない。

【００２２】一方の金属線路８５はトランジスタ８９の
エミッタ領域とトランジスタ９０のベース領域の双方に
接続する。この線路は「ｉｎ（入）」ということばによ
って表わされており、図２Ａの信号線２５に対応する。
金属線路８６はトランジスタ９０のエミッタ領域をトラ
ンジスタ８９のベース領域と接続する。回路出力を指示
するために、この線路は「ｏｕｔ（出）」として表わさ
れている。金属線路の中に示されている「Ｘ」は金属線
路から下方に位置するトランジスタの領域に至る接点を
表わす。金属線路８７はトランジスタのｎウェル（コレ
クタ）に接点により接続している。この線路は回路の正
電位を搬送する。

【００２３】図７には図２Ａに示したその他のトランジ
スタは示されておらず、それらのトランジスタは図７の
ウェル７８とは別のウェルに形成できる。以上、バイポ
ーラトランジスタ、特に、ＢｉＣＭＯＳ集積回路の一部
として形成されるバイポーラトランジスタについてエミ
ッタ−ベース間保護を実行する回路を説明した。

【図面の簡単な説明】

【図１】コンデンサ負荷を伴うバイポーラトランジスタ
を示す電気回路図（Ａ）と、トランジスタの出力がハイ
からローへ遷移するときに起こるエミッタ−ベース接合
の逆バイアスを示すグラフ（Ｂ）。

【図２】本発明の改良されたエミッタ−ベース間保護を
バイポーラトランジスタと関連して使用されるＣＭＯＳ
トランジスタと共に示す電気回路図（Ａ）と本発明のエ
ミッタ−ベース間逆バイアス保護の動作を説明するため
に使用されるグラフ（Ｂ）。

【図３】本発明の１つのレイアウトを示す平面図。

【図４】図３の切断線４−４にほぼ沿った基板の横断面
図。

【図５】本発明の第２の代替レイアウトを示す平面図。

【図６】本発明の第３の代替レイアウトを示す平面図。

【図７】本発明の現時点で好ましいレイアウトを示す平
面図。

【符号の説明】

２１，２２ ｎｐｎトランジスタ ２３ ｐチャネルトランジスタ ２４ ｎチャネルトランジスタ ２５ 信号線 ２７ ノード ２８ ｎチャネルトランジスタ ２９ コンデンサ ３１ 信号線 ３２ 基板 ３３ ｎウェル ３７ コレクタ接点 ３８ ｎ⁺ 領域 ４０ フィールド酸化物領域 ４１，４２ トランジスタ ４４ 金属線路 ４５ 金属相互接続部 ４６ ｐ型ベース領域 ４７ ｎ型エミッタ領域 ４８ ポリシリコン部材 ５０ ｐ型ベース領域 ５１ ｎ型エミッタ領域 ５２ ポリシリコン部材 ５５，５６ トランジスタ ５７ ｎウェル ５９，６２ ベース領域 ６０，６３ エミッタ領域 ６５ ｎウェル ６６ コレクタ接点 ６７，６８ トランジスタ ６９，７３ ベース領域 ７０，７４ エミッタ領域 ７８ ｎウェル ７９，８２ ベース領域 ８０，８３ エミッタ領域 ８５，８６，８７ 金属線路 ８９，９０ トランジスタ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 基板上に形成されるＢｉＣＭＯＳ集積回
   路の回路において、 前記基板中に形成される第１の導電型のウェルと；第１
   のバイポーラトランジスタ及び第２のバイポーラトラン
   ジスタのコレクタ接点を形成する前記ウェルに対する接
   点と；前記ウェル中に形成され、前記第１のバイポーラ
   トランジスタ及び第２のバイポーラトランジスタそれぞ
   れの第１のベース領域と、第２のベース領域とを形成す
   る第２の導電型の互いに離間する第１の領域及び第２の
   領域と；前記第１の領域に形成され、前記第１のバイポ
   ーラトランジスタのエミッタ領域を形成する前記第１の
   導電型の第３の領域と；前記第２の領域に形成され、前
   記第２のバイポーラトランジスタのエミッタ領域を形成
   する前記第１の導電型の第４の領域と；前記第１の領域
   と前記第４の領域とを電気的に接続する第１の接続手段
   と；前記第２の領域と前記第３の領域とを電気的に接続
   する第２の接続手段とを具備する回路。
2. 【請求項２】 第１の導電型のウェルの中に形成される
   バイポーラトランジスタを有し、前記ウェルは前記バイ
   ポーラトランジスタのコレクタ領域を形成し、そのエミ
   ッタ領域とベース領域との間の逆電圧損傷を防止したＢ
   ｉＣＭＯＳ集積回路において、 前記ウェルとの間に第１の接合を形成するように前記ウ
   ェルの中に形成され、前記バイポーラトランジスタの前
   記エミッタ領域に電気的に接続する第２の導電型の第１
   の領域と；前記第１の領域との間に第２の接合を形成す
   るように前記第１の領域の中に形成され、前記バイポー
   ラトランジスタの前記ベース領域に電気的に接続する前
   記第１の導電型の第２の領域とを具備して成るＢｉＣＭ
   ＯＳ集積回路。
3. 【請求項３】 基板上に形成される集積回路において、 前記基板の中に形成されるｎ型ウェルと；前記ウェルの
   中に互いに離間して形成される第１のｐ型ベース領域及
   び第２のｐ型ベース領域と；前記第１のｐ型ベース領域
   の中に形成される第１のｎ型エミッタ領域と；前記第２
   のｐ型ベース領域の中に形成される第２のｎ型エミッタ
   領域とを具備し、 前記第１のｐ型ベース領域は前記第２のｎ型エミッタ領
   域に接続し；前記第２のｐ型ベース領域は前記第１のｎ
   型エミッタ領域に接続している集積回路。
4. 【請求項４】 第１の導電型のウェルの中に形成される
   バイポーラトランジスタを有するＢｉＣＭＯＳ回路にあ
   って、前記バイポーラトランジスタに対するエミッタ−
   ベース間逆バイアス損傷を防止する方法において、 前記ウェルの中に第２の導電型の第１の領域を形成する
   工程と；前記第１の領域の中に前記第１の導電型の第２
   の領域を形成する工程と；前記第１の領域を前記バイポ
   ーラトランジスタのエミッタ領域に接続する工程と；前
   記第２の領域を前記バイポーラトランジスタのベース領
   域に接続する工程とから成る方法。