JP2845869B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JP2845869B2 JP2845869B2 JP60058325A JP5832585A JP2845869B2 JP 2845869 B2 JP2845869 B2 JP 2845869B2 JP 60058325 A JP60058325 A JP 60058325A JP 5832585 A JP5832585 A JP 5832585A JP 2845869 B2 JP2845869 B2 JP 2845869B2
- Authority
- JP
- Japan
- Prior art keywords
- type
- collector
- impurity concentration
- buried layer
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 52
- 239000000758 substrate Substances 0.000 claims description 22
- 239000012535 impurity Substances 0.000 claims description 20
- 238000000034 method Methods 0.000 claims description 3
- 230000004044 response Effects 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 56
- 230000010354 integration Effects 0.000 description 18
- 230000003071 parasitic effect Effects 0.000 description 10
- 238000005516 engineering process Methods 0.000 description 9
- 230000003068 static effect Effects 0.000 description 9
- 238000009792 diffusion process Methods 0.000 description 4
- 238000007689 inspection Methods 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 238000003491 array Methods 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 101710130550 Class E basic helix-loop-helix protein 40 Proteins 0.000 description 1
- 102100025314 Deleted in esophageal cancer 1 Human genes 0.000 description 1
- 101001035237 Homo sapiens Integrin alpha-D Proteins 0.000 description 1
- 102100039904 Integrin alpha-D Human genes 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 210000000746 body region Anatomy 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 235000013399 edible fruits Nutrition 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000010899 nucleation Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/903—FET configuration adapted for use as static memory cell
Description
【発明の詳細な説明】
［技術分野］
この発明は、半導体集積回路装置の高集積化に関す
る。 ［背景技術］ サイエンスフォーラム社発行「超LSIデバイスハンド
ブック」（発行日 昭和58年11月28日）305頁〜313頁に
も示されるように、VLSIメモリの開発が進められてい
る。 スタティックRAM（ランダムアクセスメモリ）等の記
憶装置の大容量化，高速化が進められ、例えばスタティ
ックRAMはCMOSを用いて64kビットの大容量製品の時代を
迎えた。 半導体記憶装置（以下半導体メモリという）の記憶容
量の大容量化（特に64kビット以上）に伴って、半導体
チップ面積も増大し、RAMのアドレス回路の信号線は大
面積の半導体チップ上で長距離にわたり配置される。こ
れにともないアドレス回路の信号線の等価分布抵抗も大
きくなる。また、微細化のためにホトリソグラフィー技
術を改良することによってアドレス回路の信号線の配線
が２μｍ以下となると、信号線の等価分布抵抗も一層大
きくなる。また、大容量化に伴って各回路のファンアウ
トも大きくなるので、次段MOSのゲート容量による負荷
容量も大きくなる。従って、２μｍのホトリソグラフィ
ー技術を用いアドレス回路の全てがCMOSによって構成さ
れた64kビットMOSRAMにおいては、アドレスのアクセス
タイムは30nsecが限界と思われる。 そこで本出願人等は、本発明前にアクセスタイムをさ
らに高速化する技術として、バイポーラトランジスタ
と、CMOSとを混在させた記憶装置技術（以下Bi−CMOS技
術と称す）を開発した。 その概要を簡単に述べると以下のようなものである。 すなわち、半導体メモリ内のアドレス回路、タイミン
グ回路などにおいて、長距離の信号線に寄生する容量を
充電および放電する出力トランジスタ及びファンアウト
の大きな出力トランジスタはバイポーラトランジスタに
より構成され、論理処理、例えば反転，非反転,NAND,NO
R等を行なう論理回路はCMOS回路より構成されている。C
MOS回路によって構成された論理回路は低消費電力であ
り、この論理回路の出力信号は、低出力インピーダンス
のバイポーラ出力トランジスタを介して長距離の信号線
に伝達される。低出力インピーダンスであるバイポーラ
出力トランジスタを用いて出力信号を信号線に伝えるよ
うにしたことにより、信号線の浮遊容量に対する信号伝
播遅延時間の依存性を小さくすることができるという作
用によって低消費電力で高速度の半導体メモリを得ると
いうものである。 上記Bi−CMOS技術に係るスタティックRAMにおいて
は、本発明者らの開発による第６図に示されるような準
CMOSインバータが、デコーダやワード線選択駆動回路
（ワード・ドライバ）を構成するゲート回路として使用
されている。 準CMOSインバータは、MISFET（絶縁ゲート型電界効果
トランジスタ）M1，M2による準CMOSインバータとMISFET
M3，M4およびこれらによって駆動される一対のバイポー
ラ出力トランジスタT1，T2からなるトーテムポール型の
出力段とによって構成されている。 この準CMOSインバータは、出力トランジスタが低出力
インピーダンスのバイポーラトランジスタT1，T2である
ため、デコーダの信号線やワード線の負荷容量を高速で
充放電できることにより、信号の伝播遅延時間を極めて
小さくできる。 デコーダ等においては、上記のような準CMOSインバー
タがワード線の数だけ並んで形成される。そこで、上記
準CMOSインバータ内の出力トランジスタT1に着目してみ
ると、そのコレクタ端子には電源電圧Vccが印加され
る。そのため、ワード・ドライバのように上記準CMOSイ
ンバータを複数個並べて形成する場合、そのうち出力ト
ランジスタT1については、例えば第７図に示すように、
それらを同一のN+埋込層の上に形成してコクレタを共通
化することによって、集積度を高めることができると考
えられる。 本発明者らの開発したプロセス技術を用いれば、その
構造は次の様になる。Ｐ型単結晶シリコン基板のような
半導体基板１の主面に選択的にナイトライド膜を形成
し、これをマスクとしてＮ型不純物を基板１に導入し、
N+埋込層2aを形成する。熱酸化を行ないN+埋込層2a上に
酸化膜を成長させた後、ナイトライド膜を除去し、上記
酸化膜をマスクとしてＰ型不純物を導入しN+埋込層2aに
対してセルフアラインでP+埋込層2bを形成する。その上
にN-型エピタキシャル層を成長させて、上記両埋込層2
a,2bと同様な方法により、Ｎ型ウェル３及びＰ型ウェル
８を形成する。このＮ型ウェル３内にバイポーラトラン
ジスタのベース領域4,エミッタ領域５又はＰチャンネル
型MOSFETのソース，ドレイン領域が形成される。一方、
Ｐ型ウェル８内にはＮチャンネル型MOSFETのソース領域
9a,ドレイン領域9bが形成される。 注目すべき点は、P,N両ウェルとその上に形成された
P,N両埋込層を有しているため、それ自体でアイソレー
ションが行なわれていること、及び上記４つの層を形成
するのに１枚のマストしか用いない等のすぐれた特徴を
有していることである。さらに、P,N両埋込層があるた
め、寄生PNP,NPNトランジスタのベース濃度が高くCMOS
特有のラッチアップが発生しないようになっていること
である。 上記デバイスの構造で、ワード・ドライバに使用され
る準CMOSインバータを形成するのであるが、複数のコレ
クタ接地型の出力トランジスタT1の高集積化のために、
同一のＮ型ウェル３内にＰ型ベース領域４とＮ型エミッ
タ領域５を複数個形成し、また上記Ｎ型ウェル３にはN+
埋込層2aに達するようなＮ型のコレクタ引上げ口６を１
つだけ形成する。７は半導体基板１の主面に形成された
各素子間の分離用選択酸化膜（LOCOS）である。10は上
記MISFETのゲート電極、11は層間絶縁膜、12はチャンネ
ルストッパ層である。 上記構成のバイポーラ・トランジスタにおいては、共
通のコレクタ領域たるN+埋込層2aに対して、一つだけし
かコレクタ引上げ口６が設けられていない。そのため、
アドレス信号により複数のワード線の中から１つのワー
ド線が選択されて、対応するワードドライバの出力トラ
ンジスタT1のベースにハイレベルの信号が印加されて、
コレクタ電流により、ワード線がハイレベルとなる。こ
の出力トランジスタが、電源電圧Vccが印加されるコレ
クタ引上げ口６から最も離れたトランジスタT1′である
場合に、このトランジスタT1′のベース端子にのみハイ
レベルの電圧（Vcc）が印加されてコレクタ電流が流さ
れたとき、N+埋込層2aの持つ拡散抵抗Rcsによって、N+
埋込層2aの電位が局部的に降下する。これによって、Ｐ
型ベース領域４とN+埋込層2aおよびＰ型半導体基板１と
の間に存在する寄生のPNPトランジスタTsが導通され
て、基板の電位が浮き上がるおそれがある。その結果、
第７図に示すように、このトランジスタの近傍に設けら
れている例えばＮチャンネル形MISFETのソース領域（9
a）とＰウェル領域８と上記N+埋込層2aとよび半導体基
板１との間に存在する寄生のサイリスタが導通されて、
ラッチアップ現象が生じるという不都合があることが本
発明者によって明らかにされた。 さらに、特徴的なことは、１つの準CMOSインバータの
ような基本ゲート回路内のコレクタ接地バイポーラ出力
トランジスタT1とソースが接地となるNMISFETM2，M4と
の間で起きる特殊なラッチアップ現象である。 上記のような基本ゲート回路内のラッチアップ現象を
防止し、信頼性を向上するためには、コレクタ接地型ト
ランジスタは各々個別の埋込層に形成する必要があるの
で、その占有面積（レイアウト面積）は縮小できない。
高集積化された半導体メモリ装置、ゲートアレイ等に
は、同種の基本ゲート回路や基本セルが反復して使用さ
れるため、それらの占有面積を縮小できなければ、全体
のチップ面積が増加してしまうという不都合も生じてし
まうことがわかった。 ［発明の目的］ この発明の目的は、複数のコレクタ接地型トランジス
タの高集積化を保ちつつ半導体集積回路装置の信頼性を
向上できる半導体技術を提供することにある。 この発明の前記ならびにそのほかの目的と新規な特徴
については、本明細書の記述および添附図面から明らか
になるであろう。 ［発明の概要］ 本願において開示される発明のうち代表的なものの概
要を説明すれば、下記のとおりである。 同一の埋込層の上に複数個のコレクタ接地型バイポー
ラ・トランジスタを形成して高集積化する際に、共通の
埋込層に達するコレクタ引上げ口を少なくともそれらの
トランジスタの中央に一つさらに望ましくは各トランジ
スタ（ベース領域）間にそれぞれ設け高集積化を計る。 上記のようにコレクタ引上げ口を設けたことによりコ
レクタ抵抗を下げることができ、それらの高集積化され
たトランジスタのうち一にのみコレクタ電流が流された
としても、埋込層の電位が局部的に大きく低下しないよ
うにして、寄生トランジスタによる半導体基板の電位の
浮き上がりを防止し、ラッチアップ強度を高くするとい
う上記目的を達成するものである。 ちなわち、本発明の代表的実施形態は、 複数の行および複数の列に配置された複数のメモリセ
ルを含むメモリマット（Ｍ−MAT1〜Ｍ−MAT4）と、 アドレス信号（A0〜A15）に応答して上記メモリマッ
トの上記複数のメモリセルを選択する選択回路（Ｘ−AD
B1,X−ADB2,Y−ADB1,Y−ADB2,X−DEC1、Ｘ−DEC2,Y−DE
C1〜Ｙ−DEC4）とを半導体基板の主表面上に具備してな
り、 上記選択回路（Ｘ−ADB1,X−ADB2,Y−ADB1,Y−ADB2,X
−DEC1、Ｘ−DEC2,Y−DEC1〜Ｙ−DEC4）は、上記メモリ
マットの上記複数の行から所定の行を選択する行選択回
路（Ｘ−DEC1、Ｘ−DEC2）と、上記メモリマットの上記
複数の列から所定の列を選択する列選択回路（Ｙ−DEC1
〜Ｙ−DEC4）とを含み、 上記行選択回路（Ｘ−DEC1、Ｘ−DEC2）は複数のゲー
ト回路を含んでなる半導体集積回路装置であって、 上記行選択回路の上記複数のゲート回路のそれぞれ
は、入力部はCMOSトランジスタを含み、出力部はエミッ
タが上記複数の行の対応する行を駆動するコレクタ接地
型バイポーラトランジスタを含んでなるBi−CMOSゲート
回路により構成されてなり、 上記行選択回路の上記複数のゲート回路の複数のコレ
クタ接地型バイポーラトランジスタ（T11，T12）は、Ｐ
型半導体基板（１）上の同一の高不純物濃度Ｎ型埋込層
（2a）の上に形成されたＮ型ウェル層（３）内部に形成
された複数のＰ型ベース領域（４）と、該複数のＰ型ベ
ース領域（４）のそれぞれの内部に形成されたＮ型エミ
ッタ領域（５）により形成され、 上記複数のコレクタ接地型バイポーラトランジスタ
（T11，T12）の上記複数のＰ型ベース領域（４）の間に
は上記半導体基板の上記主表面から上記同一の高不純物
濃度Ｎ型埋込層（2a）に直接接触するように形成された
コレクタ引き出し口である共通の高不純物濃度Ｎ型半導
体領域（６）を具備してなり、 上記共通の高不純物濃度Ｎ型半導体領域（６）と上記
同一の高不純物濃度Ｎ型埋込層（2a）とを介して上記複
数のコレクタ接地型バイポーラトランジスタ（T11，
T12）のコレクタとしての上記Ｎ型ウェル層（３）に動
作電位（Vcc）が供給され、 上記共通の高不純物濃度Ｎ型半導体領域（６）と上記
同一の高不純物濃度Ｎ型埋込層（2a）との抵抗値（Rc
s）は、上記Ｐ型ベース領域（４）と上記Ｎ型ウェル層
（３）および上記同一の高不純物濃度Ｎ型埋込層（2a）
と上記Ｐ型半導体基板（１）との間に存在する寄生PNP
トランジスタの導通によるラッチアップを防止する如く
設定されてなることを特徴とする。 〔作用〕 複数のメモリセルを含むメモリマットと選択回路とを
含む半導体集積回路装置において、もし、選択回路を構
成するコレクタ接地型バイポーラトランジスタのコレク
タ抵抗が高く、選択回路に寄生サイリスタ導通によるラ
ッチアップが生じたとすると、寄生サイリスタ導通によ
る不所望な電流がメモリマットのメモリセルにも流れ
て、このメモリセルの不所望な情報反転を生じる危険が
有る。 これに対して、上述の本発明の代表的実施形態による
半導体集積回路装置によれば、複数の行および複数の列
に配置された複数のメモリセルを含むメモリマットと選
択回路とを含む半導体集積回路装置において、特に同一
の高不純物濃度Ｎ型埋込層（2a）に直接接触するように
形成されたコレクタ引き出し口である共通の高不純物濃
度Ｎ型半導体領域（６）を具備することによって、チッ
プ占有面積を小さく保ちながら、選択回路を構成する複
数のコレクタ接地型バイポーラトランジスタのコレクタ
抵抗を下げることができ、寄生サイリスタ導通によるラ
ッチアップを防止することができる。 以下この発明を実施例とともに詳細に説明する。 ［実施例］ 本発明の実施例の説明に先立ち、本発明の特徴を簡単
に説明する。 複数のコレクタ接地型のバイポーラトランジスタを同
一の埋込層上に高集積化して形成する場合、上記埋込層
上に形成した各トランジスタのベース領域間に、埋込層
に達するように各々コレクタ引出し口を設ける様にす
る。 このコレクタ引出し口は、埋込層に寄生するシリーズ
抵抗（拡散抵抗）Rcsを低減するように働き、それらの
トランジスタの内の一つのトランジスタが動作状態にな
っても、埋込層の電位が局部的に低下せず、そのトラン
ジスタのベースとコレクタが逆バイアス状態にならない
ので、基板の電位の浮上がりやそれに起因するラッチア
ップ現象が発生せず信頼性を向上する。 実際には、第１図（Ａ），（Ｂ）、第２図（Ａ），
（Ｂ），（Ｃ）に示されるような構造となり、各ベース
領域４間に複数のコレクタ引出し口６が設けられる。 この構造においては、従来必要であった各トランジス
タのベース領域間の素子分離用酸化膜７が不必要とな
り、その部分にコレクタ引出し口を設けられるため、従
来と同程度、あるいはそれ以上に高集積化してそのトラ
ンジスタを形成できる利点がある。また、NMISFETとバ
イポーラのラッチアップを考慮せずにレイアウトできる
ので、レイアウト設計が簡単にできる。 しかも、上記の様にコレクタ引出し口を形成すること
により、コレクタ接地型トランジスタを有するゲート回
路（基本セル）自体のチップにしめる占有面積を減少さ
せることができ、半導体メモリ装置の如く、同種のゲー
ト回路が多数個使用される半導体集積回路のチップ面積
を少なくできる。 さらにまた、第５図に示される様に、１つの基本セル
内に複数のバイポーラトランジスタやバイポーラトラン
ジスタの電極を短絡させて形成されたダイオード等があ
る場合に、ラッチアップに関係しないバイポーラトラン
ジスタやダイオードであっても本発明のコレクタ引出し
口構造にすれば、基本セルの占有面積がさらに低減でき
る。 以下、本発明者らが開発したBi−CMOSスタティックRA
Mのレイアウトを説明しながら、図面を用いて本発明の
実施例を詳細に説明する。 第３図には、本発明をBi−CMOS型のスタティックRAM
に適用した場合のチップ全体のレイアウトの一実施例を
示されている。図中鎖線Ａで囲まれた各回路ブロック
は、半導体集積回路技術によって単結晶シリコン基板の
ような一個の半導体チップ上において形成される。 本実施例のスタティックRAMは、メモリアレイ部が４
つのメモリマットＭ−MAT1〜Ｍ−MAT4に分割され、各メ
モリマットＭ−MAT1〜Ｍ−MAT4内には、公知の高抵抗負
荷形のメモリセルが例えば128行×128列のようなマトリ
ックス上に配設されている。 上記メモリマットＭ−MAT1とＭ−MAT2との間およびメ
モリマットＭ−MAT3とＭ−MAT4との間には、両側にワー
ド線選択駆動回路Ｘ−DR1とＸ−DR2とを有するＸデコー
ダＸ−DEC1と、両側にワード線選択駆動回路Ｘ−DR3と
Ｘ−DR4を有するＸデコーダＸ−DEC2とがそれぞれ配設
されている。 また、各メモリマットＭ−MAT1〜Ｍ−MAT4の一側（図
では下側）には、各マット内に配設されたデータ線対
を、コモンデータ線対に接続させるためのカラムスイッ
チ群Ｙ−SW1〜Ｙ−SW4と、これらのカラムスイッチ群内
のアドレス信号A7〜A15に対応する一対のカラムスイッ
チを選択的にオン状態にさせるＹデコーダＹ−DEC1〜Ｙ
−DEC4およびセンスアンプ，書込みドライバ列SA,WD1〜
SA,WD4が配設されている。 さらに、上記メモリマットＭ−MAT1〜Ｍ−MAT4の両側
方には、外部から供給されるアドレス信号A0〜A15に基
づいて、上記ＸデコーダＸ−DEC1,X−DEC4やＹデコーダ
Ｙ−DEC1〜Ｙ−DEC4に対する内部アドレス信号を形成す
るＸアドレスバッファ回路Ｘ−ADB1,X−ADB2およびＹア
ドレスバッファ回路Ｙ−ADB1,Y−ADB2が配設されてい
る。アドレスバッファ回路Ｘ−ADB1〜Ｙ−ADB2は、特に
制限されないが、それぞれプリデコード機能をも有して
いる。 上記Ｙアドレスバッファ回路Ｙ−ADB2の下方には、入
力バッファ回路DIBと出力バッファ回路DOBおよび外部か
ら供給される制御信号CSやWEに基づいて適当な内部制御
信号を形成するタイミング発生回路TG1,TG2等が配設さ
れている。 そして、この実施例では、第１図に示すごとく、半導
体チップＡの左右両側縁に沿って、アドレス信号A0〜A
15や制御信号CS,WEおよび回路の電源電圧Vccおよび接地
電位GNDが印加されるパッドP1〜P24が、ピン配置に対応
した所定の順序で配列、形成されている。しかも、この
実施例では、上記パッドP1〜P24のうち、電源電圧Vccに
対応するパッドと接地電位GNDに対応するパッドがそれ
ぞれ２つずつ形成され、そこに印加された電圧が電源電
圧Vcc1とVcc2および接地電位GND1，GND2としてチップ内
部に供給されるようにされている。 また、特に制限されないが、上記パッドP1〜P24のう
ちP14の両側方（図では上下）には、データ出力バッフ
ァ回路DOBの最終段のプッシュ・プル方出力段を構成す
る比較的サイズの大きなＰチャンネル型MISFETT59とＮ
チャンネル型MISFETT60とが配設されている。そして、
上記パッドP17に印加された接地電位GND2が、配線L1に
よって上記MISFETT60にのみ供給され、またパッドP5に
印加された電源電圧Vcc2が、半導体チップＡの周縁のパ
ッドP1〜P24よりも外側の縁部に沿って形成された電源
ラインL2によって、上記MISFETT59にのみ供給されるよ
うにされている。 一方、パッドP6およびP18に印加された電源電圧Vcc1
と接地電位GND1は、チップ縁部の上記パッドP1〜P24お
よび上記電源ラインL2よりも内側の一に形成された電源
ラインL3，L4によって、前記アドレスバッファＸ−ADB
1,ADB2,Y−ADB1,Y−ADB2やデコーダＸ−DEC1,X−DEC2,Y
−DEC1〜Ｙ−DEC4等、上記出力バッファ回路DOBの最終
段（MISFETT59，T60）以外の回路に供給されるようにさ
れている。 第１図（Ａ）には、上記デコーダＸ−DEC1〜Ｙ−DEC4
やワード線選択駆動回路Ｘ−DR1〜Ｘ−DR4に使用される
第６図に示すような準CMOSインバータ内のバイポーラ出
力トランジスタT1のデバイス構造の一実施例が示されて
いる。この実施例では、複数個の準CMOSインバータを並
べて高集積化して形成する場合に、同一の電源電圧Vcc
がコレクタ端子に印加されるコレクタ接地出力トランジ
スタT11，T12，T13を複数個同一のN+埋込層2aのＮ型ウ
ェル層３内に形成するとともに、各トランジスタのベー
ス領域4,4間にそれぞれN+埋込層2aに達するようなコレ
クタ引上げ口となるＮ型半導体領域６を形成するもので
ある。第１図（Ｂ）には、その場合の平面的なレイアウ
トが示されている。 これによって、同一のN+埋込層2a上に複数個の出力ト
ランジスタT11，T12，T13を形成しても、コレクタ引上
げ口となるＮ型半導体領域６の拡散抵抗RcsはN+埋込層2
aの拡散抵抗Rcsよりも小さいので、N+埋込層2a上のいず
れか一つのトランジスタにのみコレクタ電流が流された
ときにも、N+埋込層2aの電位が局部的に大きく下がって
しまうことがない。その結果、Vccレベルの入力電圧が
印加されたＰ型ベース領域４とN+埋込層2aとの間のPN接
合が順方向にバイアスされて、基板１との間に存在する
寄生のPNPトランジスタが導通状態にされるおそれがな
い。これによって、第７図に示したような構造のトラン
ジスタを有するBi−CMOSスタティックRAMに比べてラッ
チアップが起きにくくなるという利点がある。 また、ラッチアップの発生を防止するためだけなら、
別々のN+埋込層（2a）上に各々のトランジスタを形成す
ればよい。しかし、このように各トランジスタを別々の
N+埋込層上に形成すると、第２図（Ａ）において斜線Ｅ
で示すような箇所に分離用の選択酸化膜（７）が必要
で、かつその下にチャンネルストッパ層を形成する必要
がある。そのため、回路全体の占有面積が大きくなり、
高集積化でない。さらに、ワードドライバ部分において
は、メモリセルの巾しかレイアウト面積がないため、レ
イアウトが困難になってくる。 しかしながら、上記実施例では、複数個のコレクタ引
上げ口６が必要であるものの、同一N+埋込層上に複数個
のトランジスタを形成しているので、別々のN+埋込層上
に形成する場合に比べて集積度が高くでき、回路全体の
占有面積もあまり増大しない。 しかも、第７図の構造では、分離用選択酸化膜７が形
成されていた部分（ベース領域4,4の間）に、選択酸化
膜７を形成しないで、代わりに第１図（Ａ）のようにそ
こにコレクタ引上げ口６を形成するので、第７図の構造
のトランジスタを用いた回路に比べて占有面積が縮小で
きる。 さらに、第２図（Ａ）に示すものと同じレイアウトを
とり、かつこのトランジスタを同一のN+埋込層上に形成
して、斜線Ｅで示す部分に、各々のコレクタ引上げ口6
a,6bとは別個の共通のコレクタ引上げ口6cを形成してや
ることによって高集積化できる。注目すべきは、埋込層
分離型のトランジスタと同程度の占有面積しるとして
も、コレクタ抵抗Rcsの値を比較すると、第２図（Ａ）
では共通コレクタ引出し口6cがあるため、コレクタ抵抗
Rcsを大幅に引き下げてやることができる。 第２図（Ｂ）は、第２図（Ａ）のIIIb−IIIb′に沿う
断面図である。 第２図（Ｃ）は、他の一実施例を示す。この実施例
は、トランジスタT11，T12のベース領域4,4の間に１つ
だけコレクタ引上し口６が設けられたもので、高集積化
には優れている。 注目すべきは、上記如き構造とすれば、トランジスタ
T11，T12のレイアウト面積の低減が可能となり高集積化
できるとともに、ラッチアップ耐量の高いレイアウトが
可能となる。特に、ワード線ドライバＸ−DR1,X−DR2,X
−DR3,X−DR4部分は、ワード線の数だけ第６図の準CMOS
インバータが配置されるが、各準CMOSインバータのレイ
アウト面積は、メモリセルの巾により制限されているの
で、高集積化が可能な、しかもラッチアップが行なにく
い準CMOSインバータのレイアウトが必要となってくる。 しかし、出力トランジスタT11，T12を第２図（Ａ），
（Ｃ）の如きレイアウトとすればメモリセルの巾に出力
トランジスタT11，T12をレイアウトすることが可能とな
る。実際のレイアウト図を第２図（Ｄ）に示す。このよ
うに２つの準CMOSインバータINV1，INV2を単位として配
置され、コレクタ接地トランジスタT11，T12は、第２図
（Ｃ）の形でコレクタ引出し口６を高集積化する。
M11，M12は、PMISFET,M21，M22は、第６図のNMISFETT2
に対応するNMISFET、M3に対応するMISFETTはM31，M32、
M4に対応するMISFETTはM41，M42、T1に対応するのは
T21，T22である。 このように、コレクタ接地トランジスタT11，T12を高
集積化できるのでａ−ｂ間の距離を小さくでき、ワード
線ドライバをラッチアップの発生をおさえつつ高集積化
できる。 第４図は、Ｘアドレスバッファ回路Ｘ−ADB等に使用
される準CMOS・３入力NAND回路を示している。 準CMOS・３入力NAND回路は、ＰチャンネルMISFETM8〜
M11により構成された入力論理処理部と、NPNバイポーラ
出力トランジスタT3，T4により構成された出力部とを含
む。MISFETM11は、T4のベース蓄積電荷を放電するため
のスイッチ用MISFETとして動作する。 ３つの入力端子IN1〜IN3の全てにハイレベルの入力信
号が印加されると、M5〜M7がオフとなり、M8〜M10がオ
ンとなる。すると、出力部では、T3はオフとなり、出力
端子OUTがハイレベルにあるときはM8〜M10を介してT4に
ベース電流が供給され、M4がオンとなる。出力端子OUT
の容量性負荷C1の電荷は、T4のコレクタ・エミッタ経路
を介して接地電位点に高速で放電されるとともに、容量
性負荷C1，ダイオードD1，MISFETM8〜M10，T4のベース
・エミッタ接合のルートにも放電々流が流れる。この時
のダイオードD1の両端の間の電圧降下によって、T3は確
実にオフに制御される。 ３つの入力端子INI1〜IN3の少なくともいずれかひと
つにロウレベルの入力信号が印加されると、ノードN7は
ハイレベルとなり、T3はオンとなって、容量性負荷C1は
T3のコレクタ・エミッタ経路を介して高速で充電され
る。ノードN7がハイレベルとなることにより、M11のド
レイン・ソース経路を介て高速で放電され、T4のターン
オフ速度を向上することができる。 このように第４図の準CMOS・３入力NAND回路の出力部
はバイポーラ・トランジスタT3，T4により構成されるた
め、容量性負荷C1の充電・放電が高速度で実行される。 第５図は、第４図の準CMOS・３入力NAND回路２個をレ
イアウトした場合の基本セル61（a,b,c,dで囲まれた範
囲）を示している。 コレクタ接地形出力トランジスタT3，T3′は本発明に
より高集積化され、かつコレクタ引出し口60を同図の如
く形成してラッチアップ耐量を高める。さらに、ラッチ
アップに関係するNMISFETM11，M11′とT3，T3′を設定
的に許す範囲内で遠く離して配置することにより、基本
セル61内で発生する可能性のあるラッチアップを防止す
る。 しかも、ラッチアップに関係しないダイオードD1（NP
Nトランジスタのベース・コレクタを短絡）と出力トラ
ンジスタT4をも本発明のコレクタ引出し構造62,62′と
し、高集積化をはかり、基本セルのａ−ｂ（Ｃ−Ｄ）間
の距離を縮小して、第４図の準CMOS・３入力NAND回路の
占有面積を小さくする。特に半導体メモリ装置やゲート
アレイの如く、同種の回路を多数使用する半導体装置で
は、基本セルの面積で半導体チップの面積が決定されて
しまうが、基本セル自体の面積を縮小できるので、半導
体チップの面積が縮小できる。 尚、基本セルはチップ全体のレイアウト設定時に単位
となるものであり、設計時は、例えば第６図のように基
本セル61のａ−ｂ辺に基本セル６″のｃ″−ｄ″辺が隣
接して配置され、ｃ−ｄ辺には基本セル61のａ′−ｂ′
辺が隣接して配置される。 なお、上記実施例では、同一基板上に２個または３個
のバイポーラ・トランジスタが形成されているが、トラ
ンジスタの数は２個あるいは３個に限定されず、４個以
上であつてもよい。 また、本実施例の適用の対象となったBi−CMOS型スタ
ティックRAMでは、ＸデコーダＸ−DEC1とＹデコーダＹ
−DEC1、Ｙ−DEC1に囲まれた部分およびＸ−DEC2とＹ−
DEC3、Ｙ−DEC4に囲まれた部分に、それぞれ回路を構成
する素子の形成されない空白領域E1，E2が生じる（第１
図参照）ので、この空白領域E1，E2を利用して、そこに
品質検査用のバイポーラトランジスタ素子およびMISFET
を形成してある。さらに、この他に、耐圧検査用のMOS
キャパシタやバイポーラ連続トランジスタ、しきい値電
圧のばらつき検査用のMOS連続トランジスタ、シート抵
抗検査用のポリシリコン抵抗等の素子を空白領域E1，E2
に形成するようにしてもよい。これによって、Bi−CMOS
回路に使用されるすべての素子の特性検査が可能とな
り、製品の品質向上が図れる。 ［効果］ 同一の埋込層の上に複数個のバイポーラ・トランジス
タを形成して高集積化する際に、上記埋込層に達するコ
レクタ引上げ口を少なくともその中央に一つもしくは各
ベース領域間にそれぞれ設けてなるので、各トランジス
タのコレクタ抵抗のうち一つにのみコレクタ電流が流さ
れたとしても、埋込層の電位が局部的に大きく低下しな
い、これによって、寄生トランジスタによる半導体基板
の電位の浮き上がりが防止され、ラッチアップ強度が向
上でき、半導体集積回路の信頼性が向上されるという効
果がある。 以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、前記第２図の
実施例では、各コレクタ引上げ口６とベース領域４との
間に選択酸化膜７が形成されていない構造のものが示さ
れているが、各コレクタ引上げ口６とベース領域４との
間に選択酸化膜７を形成するようにしてもよいことはい
うまでもない。 ［利用分野］ 以上の説明では主として本発明者によってなされた発
明をその背景となった利用分野であるBi−CMOS型スタテ
ィックRAMに適用したものについて説明したが、この発
明はそれに限定されるものでなく、マイクロコンピュー
タやゲートアレイなど複数のメモリセルを含むメモリマ
ットと選択回路とを含むBi−CMOS型の半導体集積回路装
置一般に利用することができる。
る。 ［背景技術］ サイエンスフォーラム社発行「超LSIデバイスハンド
ブック」（発行日 昭和58年11月28日）305頁〜313頁に
も示されるように、VLSIメモリの開発が進められてい
る。 スタティックRAM（ランダムアクセスメモリ）等の記
憶装置の大容量化，高速化が進められ、例えばスタティ
ックRAMはCMOSを用いて64kビットの大容量製品の時代を
迎えた。 半導体記憶装置（以下半導体メモリという）の記憶容
量の大容量化（特に64kビット以上）に伴って、半導体
チップ面積も増大し、RAMのアドレス回路の信号線は大
面積の半導体チップ上で長距離にわたり配置される。こ
れにともないアドレス回路の信号線の等価分布抵抗も大
きくなる。また、微細化のためにホトリソグラフィー技
術を改良することによってアドレス回路の信号線の配線
が２μｍ以下となると、信号線の等価分布抵抗も一層大
きくなる。また、大容量化に伴って各回路のファンアウ
トも大きくなるので、次段MOSのゲート容量による負荷
容量も大きくなる。従って、２μｍのホトリソグラフィ
ー技術を用いアドレス回路の全てがCMOSによって構成さ
れた64kビットMOSRAMにおいては、アドレスのアクセス
タイムは30nsecが限界と思われる。 そこで本出願人等は、本発明前にアクセスタイムをさ
らに高速化する技術として、バイポーラトランジスタ
と、CMOSとを混在させた記憶装置技術（以下Bi−CMOS技
術と称す）を開発した。 その概要を簡単に述べると以下のようなものである。 すなわち、半導体メモリ内のアドレス回路、タイミン
グ回路などにおいて、長距離の信号線に寄生する容量を
充電および放電する出力トランジスタ及びファンアウト
の大きな出力トランジスタはバイポーラトランジスタに
より構成され、論理処理、例えば反転，非反転,NAND,NO
R等を行なう論理回路はCMOS回路より構成されている。C
MOS回路によって構成された論理回路は低消費電力であ
り、この論理回路の出力信号は、低出力インピーダンス
のバイポーラ出力トランジスタを介して長距離の信号線
に伝達される。低出力インピーダンスであるバイポーラ
出力トランジスタを用いて出力信号を信号線に伝えるよ
うにしたことにより、信号線の浮遊容量に対する信号伝
播遅延時間の依存性を小さくすることができるという作
用によって低消費電力で高速度の半導体メモリを得ると
いうものである。 上記Bi−CMOS技術に係るスタティックRAMにおいて
は、本発明者らの開発による第６図に示されるような準
CMOSインバータが、デコーダやワード線選択駆動回路
（ワード・ドライバ）を構成するゲート回路として使用
されている。 準CMOSインバータは、MISFET（絶縁ゲート型電界効果
トランジスタ）M1，M2による準CMOSインバータとMISFET
M3，M4およびこれらによって駆動される一対のバイポー
ラ出力トランジスタT1，T2からなるトーテムポール型の
出力段とによって構成されている。 この準CMOSインバータは、出力トランジスタが低出力
インピーダンスのバイポーラトランジスタT1，T2である
ため、デコーダの信号線やワード線の負荷容量を高速で
充放電できることにより、信号の伝播遅延時間を極めて
小さくできる。 デコーダ等においては、上記のような準CMOSインバー
タがワード線の数だけ並んで形成される。そこで、上記
準CMOSインバータ内の出力トランジスタT1に着目してみ
ると、そのコレクタ端子には電源電圧Vccが印加され
る。そのため、ワード・ドライバのように上記準CMOSイ
ンバータを複数個並べて形成する場合、そのうち出力ト
ランジスタT1については、例えば第７図に示すように、
それらを同一のN+埋込層の上に形成してコクレタを共通
化することによって、集積度を高めることができると考
えられる。 本発明者らの開発したプロセス技術を用いれば、その
構造は次の様になる。Ｐ型単結晶シリコン基板のような
半導体基板１の主面に選択的にナイトライド膜を形成
し、これをマスクとしてＮ型不純物を基板１に導入し、
N+埋込層2aを形成する。熱酸化を行ないN+埋込層2a上に
酸化膜を成長させた後、ナイトライド膜を除去し、上記
酸化膜をマスクとしてＰ型不純物を導入しN+埋込層2aに
対してセルフアラインでP+埋込層2bを形成する。その上
にN-型エピタキシャル層を成長させて、上記両埋込層2
a,2bと同様な方法により、Ｎ型ウェル３及びＰ型ウェル
８を形成する。このＮ型ウェル３内にバイポーラトラン
ジスタのベース領域4,エミッタ領域５又はＰチャンネル
型MOSFETのソース，ドレイン領域が形成される。一方、
Ｐ型ウェル８内にはＮチャンネル型MOSFETのソース領域
9a,ドレイン領域9bが形成される。 注目すべき点は、P,N両ウェルとその上に形成された
P,N両埋込層を有しているため、それ自体でアイソレー
ションが行なわれていること、及び上記４つの層を形成
するのに１枚のマストしか用いない等のすぐれた特徴を
有していることである。さらに、P,N両埋込層があるた
め、寄生PNP,NPNトランジスタのベース濃度が高くCMOS
特有のラッチアップが発生しないようになっていること
である。 上記デバイスの構造で、ワード・ドライバに使用され
る準CMOSインバータを形成するのであるが、複数のコレ
クタ接地型の出力トランジスタT1の高集積化のために、
同一のＮ型ウェル３内にＰ型ベース領域４とＮ型エミッ
タ領域５を複数個形成し、また上記Ｎ型ウェル３にはN+
埋込層2aに達するようなＮ型のコレクタ引上げ口６を１
つだけ形成する。７は半導体基板１の主面に形成された
各素子間の分離用選択酸化膜（LOCOS）である。10は上
記MISFETのゲート電極、11は層間絶縁膜、12はチャンネ
ルストッパ層である。 上記構成のバイポーラ・トランジスタにおいては、共
通のコレクタ領域たるN+埋込層2aに対して、一つだけし
かコレクタ引上げ口６が設けられていない。そのため、
アドレス信号により複数のワード線の中から１つのワー
ド線が選択されて、対応するワードドライバの出力トラ
ンジスタT1のベースにハイレベルの信号が印加されて、
コレクタ電流により、ワード線がハイレベルとなる。こ
の出力トランジスタが、電源電圧Vccが印加されるコレ
クタ引上げ口６から最も離れたトランジスタT1′である
場合に、このトランジスタT1′のベース端子にのみハイ
レベルの電圧（Vcc）が印加されてコレクタ電流が流さ
れたとき、N+埋込層2aの持つ拡散抵抗Rcsによって、N+
埋込層2aの電位が局部的に降下する。これによって、Ｐ
型ベース領域４とN+埋込層2aおよびＰ型半導体基板１と
の間に存在する寄生のPNPトランジスタTsが導通され
て、基板の電位が浮き上がるおそれがある。その結果、
第７図に示すように、このトランジスタの近傍に設けら
れている例えばＮチャンネル形MISFETのソース領域（9
a）とＰウェル領域８と上記N+埋込層2aとよび半導体基
板１との間に存在する寄生のサイリスタが導通されて、
ラッチアップ現象が生じるという不都合があることが本
発明者によって明らかにされた。 さらに、特徴的なことは、１つの準CMOSインバータの
ような基本ゲート回路内のコレクタ接地バイポーラ出力
トランジスタT1とソースが接地となるNMISFETM2，M4と
の間で起きる特殊なラッチアップ現象である。 上記のような基本ゲート回路内のラッチアップ現象を
防止し、信頼性を向上するためには、コレクタ接地型ト
ランジスタは各々個別の埋込層に形成する必要があるの
で、その占有面積（レイアウト面積）は縮小できない。
高集積化された半導体メモリ装置、ゲートアレイ等に
は、同種の基本ゲート回路や基本セルが反復して使用さ
れるため、それらの占有面積を縮小できなければ、全体
のチップ面積が増加してしまうという不都合も生じてし
まうことがわかった。 ［発明の目的］ この発明の目的は、複数のコレクタ接地型トランジス
タの高集積化を保ちつつ半導体集積回路装置の信頼性を
向上できる半導体技術を提供することにある。 この発明の前記ならびにそのほかの目的と新規な特徴
については、本明細書の記述および添附図面から明らか
になるであろう。 ［発明の概要］ 本願において開示される発明のうち代表的なものの概
要を説明すれば、下記のとおりである。 同一の埋込層の上に複数個のコレクタ接地型バイポー
ラ・トランジスタを形成して高集積化する際に、共通の
埋込層に達するコレクタ引上げ口を少なくともそれらの
トランジスタの中央に一つさらに望ましくは各トランジ
スタ（ベース領域）間にそれぞれ設け高集積化を計る。 上記のようにコレクタ引上げ口を設けたことによりコ
レクタ抵抗を下げることができ、それらの高集積化され
たトランジスタのうち一にのみコレクタ電流が流された
としても、埋込層の電位が局部的に大きく低下しないよ
うにして、寄生トランジスタによる半導体基板の電位の
浮き上がりを防止し、ラッチアップ強度を高くするとい
う上記目的を達成するものである。 ちなわち、本発明の代表的実施形態は、 複数の行および複数の列に配置された複数のメモリセ
ルを含むメモリマット（Ｍ−MAT1〜Ｍ−MAT4）と、 アドレス信号（A0〜A15）に応答して上記メモリマッ
トの上記複数のメモリセルを選択する選択回路（Ｘ−AD
B1,X−ADB2,Y−ADB1,Y−ADB2,X−DEC1、Ｘ−DEC2,Y−DE
C1〜Ｙ−DEC4）とを半導体基板の主表面上に具備してな
り、 上記選択回路（Ｘ−ADB1,X−ADB2,Y−ADB1,Y−ADB2,X
−DEC1、Ｘ−DEC2,Y−DEC1〜Ｙ−DEC4）は、上記メモリ
マットの上記複数の行から所定の行を選択する行選択回
路（Ｘ−DEC1、Ｘ−DEC2）と、上記メモリマットの上記
複数の列から所定の列を選択する列選択回路（Ｙ−DEC1
〜Ｙ−DEC4）とを含み、 上記行選択回路（Ｘ−DEC1、Ｘ−DEC2）は複数のゲー
ト回路を含んでなる半導体集積回路装置であって、 上記行選択回路の上記複数のゲート回路のそれぞれ
は、入力部はCMOSトランジスタを含み、出力部はエミッ
タが上記複数の行の対応する行を駆動するコレクタ接地
型バイポーラトランジスタを含んでなるBi−CMOSゲート
回路により構成されてなり、 上記行選択回路の上記複数のゲート回路の複数のコレ
クタ接地型バイポーラトランジスタ（T11，T12）は、Ｐ
型半導体基板（１）上の同一の高不純物濃度Ｎ型埋込層
（2a）の上に形成されたＮ型ウェル層（３）内部に形成
された複数のＰ型ベース領域（４）と、該複数のＰ型ベ
ース領域（４）のそれぞれの内部に形成されたＮ型エミ
ッタ領域（５）により形成され、 上記複数のコレクタ接地型バイポーラトランジスタ
（T11，T12）の上記複数のＰ型ベース領域（４）の間に
は上記半導体基板の上記主表面から上記同一の高不純物
濃度Ｎ型埋込層（2a）に直接接触するように形成された
コレクタ引き出し口である共通の高不純物濃度Ｎ型半導
体領域（６）を具備してなり、 上記共通の高不純物濃度Ｎ型半導体領域（６）と上記
同一の高不純物濃度Ｎ型埋込層（2a）とを介して上記複
数のコレクタ接地型バイポーラトランジスタ（T11，
T12）のコレクタとしての上記Ｎ型ウェル層（３）に動
作電位（Vcc）が供給され、 上記共通の高不純物濃度Ｎ型半導体領域（６）と上記
同一の高不純物濃度Ｎ型埋込層（2a）との抵抗値（Rc
s）は、上記Ｐ型ベース領域（４）と上記Ｎ型ウェル層
（３）および上記同一の高不純物濃度Ｎ型埋込層（2a）
と上記Ｐ型半導体基板（１）との間に存在する寄生PNP
トランジスタの導通によるラッチアップを防止する如く
設定されてなることを特徴とする。 〔作用〕 複数のメモリセルを含むメモリマットと選択回路とを
含む半導体集積回路装置において、もし、選択回路を構
成するコレクタ接地型バイポーラトランジスタのコレク
タ抵抗が高く、選択回路に寄生サイリスタ導通によるラ
ッチアップが生じたとすると、寄生サイリスタ導通によ
る不所望な電流がメモリマットのメモリセルにも流れ
て、このメモリセルの不所望な情報反転を生じる危険が
有る。 これに対して、上述の本発明の代表的実施形態による
半導体集積回路装置によれば、複数の行および複数の列
に配置された複数のメモリセルを含むメモリマットと選
択回路とを含む半導体集積回路装置において、特に同一
の高不純物濃度Ｎ型埋込層（2a）に直接接触するように
形成されたコレクタ引き出し口である共通の高不純物濃
度Ｎ型半導体領域（６）を具備することによって、チッ
プ占有面積を小さく保ちながら、選択回路を構成する複
数のコレクタ接地型バイポーラトランジスタのコレクタ
抵抗を下げることができ、寄生サイリスタ導通によるラ
ッチアップを防止することができる。 以下この発明を実施例とともに詳細に説明する。 ［実施例］ 本発明の実施例の説明に先立ち、本発明の特徴を簡単
に説明する。 複数のコレクタ接地型のバイポーラトランジスタを同
一の埋込層上に高集積化して形成する場合、上記埋込層
上に形成した各トランジスタのベース領域間に、埋込層
に達するように各々コレクタ引出し口を設ける様にす
る。 このコレクタ引出し口は、埋込層に寄生するシリーズ
抵抗（拡散抵抗）Rcsを低減するように働き、それらの
トランジスタの内の一つのトランジスタが動作状態にな
っても、埋込層の電位が局部的に低下せず、そのトラン
ジスタのベースとコレクタが逆バイアス状態にならない
ので、基板の電位の浮上がりやそれに起因するラッチア
ップ現象が発生せず信頼性を向上する。 実際には、第１図（Ａ），（Ｂ）、第２図（Ａ），
（Ｂ），（Ｃ）に示されるような構造となり、各ベース
領域４間に複数のコレクタ引出し口６が設けられる。 この構造においては、従来必要であった各トランジス
タのベース領域間の素子分離用酸化膜７が不必要とな
り、その部分にコレクタ引出し口を設けられるため、従
来と同程度、あるいはそれ以上に高集積化してそのトラ
ンジスタを形成できる利点がある。また、NMISFETとバ
イポーラのラッチアップを考慮せずにレイアウトできる
ので、レイアウト設計が簡単にできる。 しかも、上記の様にコレクタ引出し口を形成すること
により、コレクタ接地型トランジスタを有するゲート回
路（基本セル）自体のチップにしめる占有面積を減少さ
せることができ、半導体メモリ装置の如く、同種のゲー
ト回路が多数個使用される半導体集積回路のチップ面積
を少なくできる。 さらにまた、第５図に示される様に、１つの基本セル
内に複数のバイポーラトランジスタやバイポーラトラン
ジスタの電極を短絡させて形成されたダイオード等があ
る場合に、ラッチアップに関係しないバイポーラトラン
ジスタやダイオードであっても本発明のコレクタ引出し
口構造にすれば、基本セルの占有面積がさらに低減でき
る。 以下、本発明者らが開発したBi−CMOSスタティックRA
Mのレイアウトを説明しながら、図面を用いて本発明の
実施例を詳細に説明する。 第３図には、本発明をBi−CMOS型のスタティックRAM
に適用した場合のチップ全体のレイアウトの一実施例を
示されている。図中鎖線Ａで囲まれた各回路ブロック
は、半導体集積回路技術によって単結晶シリコン基板の
ような一個の半導体チップ上において形成される。 本実施例のスタティックRAMは、メモリアレイ部が４
つのメモリマットＭ−MAT1〜Ｍ−MAT4に分割され、各メ
モリマットＭ−MAT1〜Ｍ−MAT4内には、公知の高抵抗負
荷形のメモリセルが例えば128行×128列のようなマトリ
ックス上に配設されている。 上記メモリマットＭ−MAT1とＭ−MAT2との間およびメ
モリマットＭ−MAT3とＭ−MAT4との間には、両側にワー
ド線選択駆動回路Ｘ−DR1とＸ−DR2とを有するＸデコー
ダＸ−DEC1と、両側にワード線選択駆動回路Ｘ−DR3と
Ｘ−DR4を有するＸデコーダＸ−DEC2とがそれぞれ配設
されている。 また、各メモリマットＭ−MAT1〜Ｍ−MAT4の一側（図
では下側）には、各マット内に配設されたデータ線対
を、コモンデータ線対に接続させるためのカラムスイッ
チ群Ｙ−SW1〜Ｙ−SW4と、これらのカラムスイッチ群内
のアドレス信号A7〜A15に対応する一対のカラムスイッ
チを選択的にオン状態にさせるＹデコーダＹ−DEC1〜Ｙ
−DEC4およびセンスアンプ，書込みドライバ列SA,WD1〜
SA,WD4が配設されている。 さらに、上記メモリマットＭ−MAT1〜Ｍ−MAT4の両側
方には、外部から供給されるアドレス信号A0〜A15に基
づいて、上記ＸデコーダＸ−DEC1,X−DEC4やＹデコーダ
Ｙ−DEC1〜Ｙ−DEC4に対する内部アドレス信号を形成す
るＸアドレスバッファ回路Ｘ−ADB1,X−ADB2およびＹア
ドレスバッファ回路Ｙ−ADB1,Y−ADB2が配設されてい
る。アドレスバッファ回路Ｘ−ADB1〜Ｙ−ADB2は、特に
制限されないが、それぞれプリデコード機能をも有して
いる。 上記Ｙアドレスバッファ回路Ｙ−ADB2の下方には、入
力バッファ回路DIBと出力バッファ回路DOBおよび外部か
ら供給される制御信号CSやWEに基づいて適当な内部制御
信号を形成するタイミング発生回路TG1,TG2等が配設さ
れている。 そして、この実施例では、第１図に示すごとく、半導
体チップＡの左右両側縁に沿って、アドレス信号A0〜A
15や制御信号CS,WEおよび回路の電源電圧Vccおよび接地
電位GNDが印加されるパッドP1〜P24が、ピン配置に対応
した所定の順序で配列、形成されている。しかも、この
実施例では、上記パッドP1〜P24のうち、電源電圧Vccに
対応するパッドと接地電位GNDに対応するパッドがそれ
ぞれ２つずつ形成され、そこに印加された電圧が電源電
圧Vcc1とVcc2および接地電位GND1，GND2としてチップ内
部に供給されるようにされている。 また、特に制限されないが、上記パッドP1〜P24のう
ちP14の両側方（図では上下）には、データ出力バッフ
ァ回路DOBの最終段のプッシュ・プル方出力段を構成す
る比較的サイズの大きなＰチャンネル型MISFETT59とＮ
チャンネル型MISFETT60とが配設されている。そして、
上記パッドP17に印加された接地電位GND2が、配線L1に
よって上記MISFETT60にのみ供給され、またパッドP5に
印加された電源電圧Vcc2が、半導体チップＡの周縁のパ
ッドP1〜P24よりも外側の縁部に沿って形成された電源
ラインL2によって、上記MISFETT59にのみ供給されるよ
うにされている。 一方、パッドP6およびP18に印加された電源電圧Vcc1
と接地電位GND1は、チップ縁部の上記パッドP1〜P24お
よび上記電源ラインL2よりも内側の一に形成された電源
ラインL3，L4によって、前記アドレスバッファＸ−ADB
1,ADB2,Y−ADB1,Y−ADB2やデコーダＸ−DEC1,X−DEC2,Y
−DEC1〜Ｙ−DEC4等、上記出力バッファ回路DOBの最終
段（MISFETT59，T60）以外の回路に供給されるようにさ
れている。 第１図（Ａ）には、上記デコーダＸ−DEC1〜Ｙ−DEC4
やワード線選択駆動回路Ｘ−DR1〜Ｘ−DR4に使用される
第６図に示すような準CMOSインバータ内のバイポーラ出
力トランジスタT1のデバイス構造の一実施例が示されて
いる。この実施例では、複数個の準CMOSインバータを並
べて高集積化して形成する場合に、同一の電源電圧Vcc
がコレクタ端子に印加されるコレクタ接地出力トランジ
スタT11，T12，T13を複数個同一のN+埋込層2aのＮ型ウ
ェル層３内に形成するとともに、各トランジスタのベー
ス領域4,4間にそれぞれN+埋込層2aに達するようなコレ
クタ引上げ口となるＮ型半導体領域６を形成するもので
ある。第１図（Ｂ）には、その場合の平面的なレイアウ
トが示されている。 これによって、同一のN+埋込層2a上に複数個の出力ト
ランジスタT11，T12，T13を形成しても、コレクタ引上
げ口となるＮ型半導体領域６の拡散抵抗RcsはN+埋込層2
aの拡散抵抗Rcsよりも小さいので、N+埋込層2a上のいず
れか一つのトランジスタにのみコレクタ電流が流された
ときにも、N+埋込層2aの電位が局部的に大きく下がって
しまうことがない。その結果、Vccレベルの入力電圧が
印加されたＰ型ベース領域４とN+埋込層2aとの間のPN接
合が順方向にバイアスされて、基板１との間に存在する
寄生のPNPトランジスタが導通状態にされるおそれがな
い。これによって、第７図に示したような構造のトラン
ジスタを有するBi−CMOSスタティックRAMに比べてラッ
チアップが起きにくくなるという利点がある。 また、ラッチアップの発生を防止するためだけなら、
別々のN+埋込層（2a）上に各々のトランジスタを形成す
ればよい。しかし、このように各トランジスタを別々の
N+埋込層上に形成すると、第２図（Ａ）において斜線Ｅ
で示すような箇所に分離用の選択酸化膜（７）が必要
で、かつその下にチャンネルストッパ層を形成する必要
がある。そのため、回路全体の占有面積が大きくなり、
高集積化でない。さらに、ワードドライバ部分において
は、メモリセルの巾しかレイアウト面積がないため、レ
イアウトが困難になってくる。 しかしながら、上記実施例では、複数個のコレクタ引
上げ口６が必要であるものの、同一N+埋込層上に複数個
のトランジスタを形成しているので、別々のN+埋込層上
に形成する場合に比べて集積度が高くでき、回路全体の
占有面積もあまり増大しない。 しかも、第７図の構造では、分離用選択酸化膜７が形
成されていた部分（ベース領域4,4の間）に、選択酸化
膜７を形成しないで、代わりに第１図（Ａ）のようにそ
こにコレクタ引上げ口６を形成するので、第７図の構造
のトランジスタを用いた回路に比べて占有面積が縮小で
きる。 さらに、第２図（Ａ）に示すものと同じレイアウトを
とり、かつこのトランジスタを同一のN+埋込層上に形成
して、斜線Ｅで示す部分に、各々のコレクタ引上げ口6
a,6bとは別個の共通のコレクタ引上げ口6cを形成してや
ることによって高集積化できる。注目すべきは、埋込層
分離型のトランジスタと同程度の占有面積しるとして
も、コレクタ抵抗Rcsの値を比較すると、第２図（Ａ）
では共通コレクタ引出し口6cがあるため、コレクタ抵抗
Rcsを大幅に引き下げてやることができる。 第２図（Ｂ）は、第２図（Ａ）のIIIb−IIIb′に沿う
断面図である。 第２図（Ｃ）は、他の一実施例を示す。この実施例
は、トランジスタT11，T12のベース領域4,4の間に１つ
だけコレクタ引上し口６が設けられたもので、高集積化
には優れている。 注目すべきは、上記如き構造とすれば、トランジスタ
T11，T12のレイアウト面積の低減が可能となり高集積化
できるとともに、ラッチアップ耐量の高いレイアウトが
可能となる。特に、ワード線ドライバＸ−DR1,X−DR2,X
−DR3,X−DR4部分は、ワード線の数だけ第６図の準CMOS
インバータが配置されるが、各準CMOSインバータのレイ
アウト面積は、メモリセルの巾により制限されているの
で、高集積化が可能な、しかもラッチアップが行なにく
い準CMOSインバータのレイアウトが必要となってくる。 しかし、出力トランジスタT11，T12を第２図（Ａ），
（Ｃ）の如きレイアウトとすればメモリセルの巾に出力
トランジスタT11，T12をレイアウトすることが可能とな
る。実際のレイアウト図を第２図（Ｄ）に示す。このよ
うに２つの準CMOSインバータINV1，INV2を単位として配
置され、コレクタ接地トランジスタT11，T12は、第２図
（Ｃ）の形でコレクタ引出し口６を高集積化する。
M11，M12は、PMISFET,M21，M22は、第６図のNMISFETT2
に対応するNMISFET、M3に対応するMISFETTはM31，M32、
M4に対応するMISFETTはM41，M42、T1に対応するのは
T21，T22である。 このように、コレクタ接地トランジスタT11，T12を高
集積化できるのでａ−ｂ間の距離を小さくでき、ワード
線ドライバをラッチアップの発生をおさえつつ高集積化
できる。 第４図は、Ｘアドレスバッファ回路Ｘ−ADB等に使用
される準CMOS・３入力NAND回路を示している。 準CMOS・３入力NAND回路は、ＰチャンネルMISFETM8〜
M11により構成された入力論理処理部と、NPNバイポーラ
出力トランジスタT3，T4により構成された出力部とを含
む。MISFETM11は、T4のベース蓄積電荷を放電するため
のスイッチ用MISFETとして動作する。 ３つの入力端子IN1〜IN3の全てにハイレベルの入力信
号が印加されると、M5〜M7がオフとなり、M8〜M10がオ
ンとなる。すると、出力部では、T3はオフとなり、出力
端子OUTがハイレベルにあるときはM8〜M10を介してT4に
ベース電流が供給され、M4がオンとなる。出力端子OUT
の容量性負荷C1の電荷は、T4のコレクタ・エミッタ経路
を介して接地電位点に高速で放電されるとともに、容量
性負荷C1，ダイオードD1，MISFETM8〜M10，T4のベース
・エミッタ接合のルートにも放電々流が流れる。この時
のダイオードD1の両端の間の電圧降下によって、T3は確
実にオフに制御される。 ３つの入力端子INI1〜IN3の少なくともいずれかひと
つにロウレベルの入力信号が印加されると、ノードN7は
ハイレベルとなり、T3はオンとなって、容量性負荷C1は
T3のコレクタ・エミッタ経路を介して高速で充電され
る。ノードN7がハイレベルとなることにより、M11のド
レイン・ソース経路を介て高速で放電され、T4のターン
オフ速度を向上することができる。 このように第４図の準CMOS・３入力NAND回路の出力部
はバイポーラ・トランジスタT3，T4により構成されるた
め、容量性負荷C1の充電・放電が高速度で実行される。 第５図は、第４図の準CMOS・３入力NAND回路２個をレ
イアウトした場合の基本セル61（a,b,c,dで囲まれた範
囲）を示している。 コレクタ接地形出力トランジスタT3，T3′は本発明に
より高集積化され、かつコレクタ引出し口60を同図の如
く形成してラッチアップ耐量を高める。さらに、ラッチ
アップに関係するNMISFETM11，M11′とT3，T3′を設定
的に許す範囲内で遠く離して配置することにより、基本
セル61内で発生する可能性のあるラッチアップを防止す
る。 しかも、ラッチアップに関係しないダイオードD1（NP
Nトランジスタのベース・コレクタを短絡）と出力トラ
ンジスタT4をも本発明のコレクタ引出し構造62,62′と
し、高集積化をはかり、基本セルのａ−ｂ（Ｃ−Ｄ）間
の距離を縮小して、第４図の準CMOS・３入力NAND回路の
占有面積を小さくする。特に半導体メモリ装置やゲート
アレイの如く、同種の回路を多数使用する半導体装置で
は、基本セルの面積で半導体チップの面積が決定されて
しまうが、基本セル自体の面積を縮小できるので、半導
体チップの面積が縮小できる。 尚、基本セルはチップ全体のレイアウト設定時に単位
となるものであり、設計時は、例えば第６図のように基
本セル61のａ−ｂ辺に基本セル６″のｃ″−ｄ″辺が隣
接して配置され、ｃ−ｄ辺には基本セル61のａ′−ｂ′
辺が隣接して配置される。 なお、上記実施例では、同一基板上に２個または３個
のバイポーラ・トランジスタが形成されているが、トラ
ンジスタの数は２個あるいは３個に限定されず、４個以
上であつてもよい。 また、本実施例の適用の対象となったBi−CMOS型スタ
ティックRAMでは、ＸデコーダＸ−DEC1とＹデコーダＹ
−DEC1、Ｙ−DEC1に囲まれた部分およびＸ−DEC2とＹ−
DEC3、Ｙ−DEC4に囲まれた部分に、それぞれ回路を構成
する素子の形成されない空白領域E1，E2が生じる（第１
図参照）ので、この空白領域E1，E2を利用して、そこに
品質検査用のバイポーラトランジスタ素子およびMISFET
を形成してある。さらに、この他に、耐圧検査用のMOS
キャパシタやバイポーラ連続トランジスタ、しきい値電
圧のばらつき検査用のMOS連続トランジスタ、シート抵
抗検査用のポリシリコン抵抗等の素子を空白領域E1，E2
に形成するようにしてもよい。これによって、Bi−CMOS
回路に使用されるすべての素子の特性検査が可能とな
り、製品の品質向上が図れる。 ［効果］ 同一の埋込層の上に複数個のバイポーラ・トランジス
タを形成して高集積化する際に、上記埋込層に達するコ
レクタ引上げ口を少なくともその中央に一つもしくは各
ベース領域間にそれぞれ設けてなるので、各トランジス
タのコレクタ抵抗のうち一つにのみコレクタ電流が流さ
れたとしても、埋込層の電位が局部的に大きく低下しな
い、これによって、寄生トランジスタによる半導体基板
の電位の浮き上がりが防止され、ラッチアップ強度が向
上でき、半導体集積回路の信頼性が向上されるという効
果がある。 以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、前記第２図の
実施例では、各コレクタ引上げ口６とベース領域４との
間に選択酸化膜７が形成されていない構造のものが示さ
れているが、各コレクタ引上げ口６とベース領域４との
間に選択酸化膜７を形成するようにしてもよいことはい
うまでもない。 ［利用分野］ 以上の説明では主として本発明者によってなされた発
明をその背景となった利用分野であるBi−CMOS型スタテ
ィックRAMに適用したものについて説明したが、この発
明はそれに限定されるものでなく、マイクロコンピュー
タやゲートアレイなど複数のメモリセルを含むメモリマ
ットと選択回路とを含むBi−CMOS型の半導体集積回路装
置一般に利用することができる。
【図面の簡単な説明】
第１図（Ａ）は、本発明に係るバイポーラ・トランジス
タの構造の一実施例を示す断面図、 第１図（Ｂ）は、その平面図、 第２図（Ａ）は、本発明の他の実施例を示す平面図、 第２図（Ｂ）は、その断面図、 第２図（Ｃ）は、本発明のさらに他の実施例を示す平面
図、 第２図（Ｄ）は、本発明によるワード線ドライバのレイ
アウトを示す平面図、 第３図は、本発明の適用の対象となるBi−CMOS型スタテ
ィックRAMの一構成例を示す説明図、 第４図は、本発明に係るBi−CMOSスタティックRAMに使
用される準CMOS・３入力NAND回路図、 第５図は、本発明を適用した第４図の準CMOS・３入力NA
ND回路のレイアウト（基本セル）平面図、 第６図は、本発明に係るBi−CMOS型スタティックRAMに
使用される準CMOSインバータの一例を示す回路図、 第７図は、従来の同一埋込層上複数のバイポーラ・トラ
ンジスタを形成する場合の一般的な構造を示す断面図で
ある。 Ｍ−MAT1〜Ｍ−MAT4…メモリマット、Ｘ−DEC1,X−DEC2
…Ｘデコーダ、Ｘ−DR1〜Ｘ−DR4…ワード線選択駆動回
路、Ｙ−DEC1〜Ｙ−DEC4…Ｙデコーダ、１…半導体基
板、2a…N+埋込層、2b…P+埋込層、３…エピタキシャル
層、４…ベース領域、５…エミッタ領域、6,6a〜6c…コ
レクタ引上げ口、７…選択酸化膜、８…Ｐウェル領域、
9a,9b…ソース，ドレイン領域、10…ゲート電極。
タの構造の一実施例を示す断面図、 第１図（Ｂ）は、その平面図、 第２図（Ａ）は、本発明の他の実施例を示す平面図、 第２図（Ｂ）は、その断面図、 第２図（Ｃ）は、本発明のさらに他の実施例を示す平面
図、 第２図（Ｄ）は、本発明によるワード線ドライバのレイ
アウトを示す平面図、 第３図は、本発明の適用の対象となるBi−CMOS型スタテ
ィックRAMの一構成例を示す説明図、 第４図は、本発明に係るBi−CMOSスタティックRAMに使
用される準CMOS・３入力NAND回路図、 第５図は、本発明を適用した第４図の準CMOS・３入力NA
ND回路のレイアウト（基本セル）平面図、 第６図は、本発明に係るBi−CMOS型スタティックRAMに
使用される準CMOSインバータの一例を示す回路図、 第７図は、従来の同一埋込層上複数のバイポーラ・トラ
ンジスタを形成する場合の一般的な構造を示す断面図で
ある。 Ｍ−MAT1〜Ｍ−MAT4…メモリマット、Ｘ−DEC1,X−DEC2
…Ｘデコーダ、Ｘ−DR1〜Ｘ−DR4…ワード線選択駆動回
路、Ｙ−DEC1〜Ｙ−DEC4…Ｙデコーダ、１…半導体基
板、2a…N+埋込層、2b…P+埋込層、３…エピタキシャル
層、４…ベース領域、５…エミッタ領域、6,6a〜6c…コ
レクタ引上げ口、７…選択酸化膜、８…Ｐウェル領域、
9a,9b…ソース，ドレイン領域、10…ゲート電極。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 後藤 展行
高崎市西横手町111番地 株式会社日立
製作所高崎工場内
(72)発明者 小野沢 和徳
高崎市西横手町111番地 株式会社日立
製作所高崎工場内
(72)発明者 平石 厚
日立市久慈町4026番地 株式会社日立製
作所日立研究所内
(56)参考文献 特開 昭59−84541（ＪＰ，Ａ)
特開 昭60−38857（ＪＰ，Ａ)
特開 昭59−78554（ＪＰ，Ａ)
実開 昭59−98656（ＪＰ，Ｕ)
Claims (1)
- (57)【特許請求の範囲】 １．複数の行および複数の列に配置された複数のメモリ
セルを含むメモリマットと、 アドレス信号に応答して上記メモリマットの上記複数の
メモリセルを選択する選択回路とを半導体基板の主表面
上に具備してなり、 上記選択回路は、上記メモリマットの上記複数の列から
所定の行を選択する行選択回路と、上記メモリマットの
上記複数の列から所定の列を選択する列選択回路とを含
み、 上記行選択回路は複数のゲート回路を含んでなる半導体
集積回路装置であって、 上記行選択回路の上記複数のゲート回路のそれぞれは、
入力部はCMOSトランジスタを含み、出力部はエミッタが
上記複数の行の対応する行を駆動するコレクタ接地型バ
イポーラトランジスタを含んでなるBi−CMOSゲート回路
により構成されてなり、 上記行選択回路の上記複数のゲート回路の複数のコレク
タ接地型バイポーラトランジスタは、Ｐ型半導体基体上
の同一の高不純物濃度Ｎ型埋込層の上に形成されたＮ型
ウェル層内部に形成された複数のＰ型ベース領域と、該
複数のＰ型ベース領域のそれぞれの内部に形成されたＮ
型エミッタ領域により形成され、 上記複数のコレクタ接地型バイポーラトランジスタの上
記複数のＰ型ベース領域の間には上記半導体基板の上記
主表面から上記同一の高不純物濃度Ｎ型埋込層に直接接
触するように形成されたコレクタ引き出し口である共通
の高不純物濃度Ｎ型半導体領域を具備してなり、 上記共通の高不純物濃度Ｎ型半導体領域と上記同一の高
不純物濃度Ｎ型埋込層とを介して上記複数のコレクタ接
地型バイポーラトランジスタのコレクタとしての上記Ｎ
型ウェル層に動作電位が供給され、 上記共通の高不純物濃度Ｎ型半導体領域と上記同一の高
不純物濃度Ｎ型埋込層との抵抗値は、上記Ｐ型ベース領
域と上記Ｎ型ウェル層および上記同一の高不純物濃度Ｎ
型埋込層と上記Ｐ型半導体基体との間に存在する寄生PN
Pトランジスタの導通によるラッチアップを防止する如
く設定されてなることを特徴とする半導体集積回路装
置。 ２．上記行選択回路の上記複数のゲート回路の上記複数
のコレクタ接地型バイポーラトランジスタは各エミッタ
は各出力の負荷容量を上記動作電位に向かって充電する
ことを特徴とする特許請求の範囲第１項に記載の半導体
集積回路装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60058325A JP2845869B2 (ja) | 1985-03-25 | 1985-03-25 | 半導体集積回路装置 |
| KR1019860001004A KR940000519B1 (ko) | 1985-03-25 | 1986-02-13 | 반도체 장치 |
| US06/843,614 US4672416A (en) | 1985-03-25 | 1986-03-25 | Semiconductor device |
| US07/044,202 US4868626A (en) | 1985-03-25 | 1987-04-30 | Semiconductor device |
| US07/399,952 US5029323A (en) | 1985-03-25 | 1989-08-29 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60058325A JP2845869B2 (ja) | 1985-03-25 | 1985-03-25 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61218159A JPS61218159A (ja) | 1986-09-27 |
| JP2845869B2 true JP2845869B2 (ja) | 1999-01-13 |
Family
ID=13081137
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60058325A Expired - Lifetime JP2845869B2 (ja) | 1985-03-25 | 1985-03-25 | 半導体集積回路装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (3) | US4672416A (ja) |
| JP (1) | JP2845869B2 (ja) |
| KR (1) | KR940000519B1 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2845869B2 (ja) * | 1985-03-25 | 1999-01-13 | 株式会社日立製作所 | 半導体集積回路装置 |
| JPS62119936A (ja) * | 1985-11-19 | 1987-06-01 | Fujitsu Ltd | コンプリメンタリ−ｌｓｉチツプ |
| JPH01256149A (ja) * | 1988-04-06 | 1989-10-12 | Hitachi Ltd | ゲートアレイ集積回路 |
| JP2632420B2 (ja) * | 1989-02-23 | 1997-07-23 | 三菱電機株式会社 | 半導体集積回路 |
| US5116777A (en) * | 1990-04-30 | 1992-05-26 | Sgs-Thomson Microelectronics, Inc. | Method for fabricating semiconductor devices by use of an N+ buried layer for complete isolation |
| JPH0567753A (ja) * | 1991-04-17 | 1993-03-19 | Mitsubishi Electric Corp | 二重構造ウエルを有する半導体装置およびその製造方法 |
| US5227657A (en) * | 1991-12-20 | 1993-07-13 | Intel Corporation | Base-emitter reverse bias protection for bicmos ic |
| JPH06151859A (ja) * | 1992-09-15 | 1994-05-31 | Canon Inc | 半導体装置 |
| DE69320033T2 (de) * | 1993-06-10 | 1998-12-03 | Cons Ric Microelettronica | Monolitisch integrierte Struktur eines vertikalen Bipolar- und eines vertikalen MOSFET-Transistors |
| JPH0795015A (ja) * | 1993-09-24 | 1995-04-07 | Mitsubishi Electric Corp | 半導体集積回路 |
| US5591655A (en) * | 1995-02-28 | 1997-01-07 | Sgs-Thomson Microelectronics, Inc. | Process for manufacturing a vertical switched-emitter structure with improved lateral isolation |
| JP2001060668A (ja) * | 1999-07-01 | 2001-03-06 | Intersil Corp | 抵抗温度係数の小さい抵抗器（ＴＣＲＬ）による改善されたＢｉＣＭＯＳプロセス |
| US6798024B1 (en) * | 1999-07-01 | 2004-09-28 | Intersil Americas Inc. | BiCMOS process with low temperature coefficient resistor (TCRL) |
| JP2002170888A (ja) * | 2000-11-30 | 2002-06-14 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| US6768183B2 (en) * | 2001-04-20 | 2004-07-27 | Denso Corporation | Semiconductor device having bipolar transistors |
| US7800184B2 (en) | 2006-01-09 | 2010-09-21 | International Business Machines Corporation | Integrated circuit structures with silicon germanium film incorporated as local interconnect and/or contact |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2523370B1 (fr) * | 1982-03-12 | 1985-12-13 | Thomson Csf | Transistor pnp fort courant faisant partie d'un circuit integre monolithique |
| JPS5978554A (ja) * | 1982-10-27 | 1984-05-07 | Hitachi Ltd | 半導体集積回路装置及び単一チップマイクロコンピュータ |
| JPS5984541A (ja) * | 1982-11-08 | 1984-05-16 | Hitachi Micro Comput Eng Ltd | 半導体装置 |
| JPS5998656U (ja) * | 1982-12-22 | 1984-07-04 | 株式会社日立製作所 | 半導体集積回路装置 |
| JPH0669142B2 (ja) * | 1983-04-15 | 1994-08-31 | 株式会社日立製作所 | 半導体集積回路装置 |
| SE433787B (sv) * | 1983-07-15 | 1984-06-12 | Ericsson Telefon Ab L M | Multipel transistor med gemensam emitter och sparata kollektorer |
| JP2845869B2 (ja) * | 1985-03-25 | 1999-01-13 | 株式会社日立製作所 | 半導体集積回路装置 |
-
1985
- 1985-03-25 JP JP60058325A patent/JP2845869B2/ja not_active Expired - Lifetime
-
1986
- 1986-02-13 KR KR1019860001004A patent/KR940000519B1/ko not_active IP Right Cessation
- 1986-03-25 US US06/843,614 patent/US4672416A/en not_active Expired - Fee Related
-
1987
- 1987-04-30 US US07/044,202 patent/US4868626A/en not_active Expired - Fee Related
-
1989
- 1989-08-29 US US07/399,952 patent/US5029323A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US4868626A (en) | 1989-09-19 |
| KR860007750A (ko) | 1986-10-17 |
| KR940000519B1 (ko) | 1994-01-21 |
| US5029323A (en) | 1991-07-02 |
| JPS61218159A (ja) | 1986-09-27 |
| US4672416A (en) | 1987-06-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2845869B2 (ja) | 半導体集積回路装置 | |
| JP2912174B2 (ja) | ライブラリ群及びそれを用いた半導体集積回路 | |
| US6208010B1 (en) | Semiconductor memory device | |
| US4733288A (en) | Gate-array chip | |
| EP0528956B1 (en) | BASIC CELL FOR BiCMOS GATE ARRAY | |
| US6740958B2 (en) | Semiconductor memory device | |
| US6359472B2 (en) | Semiconductor integrated circuit and its fabrication method | |
| US5148255A (en) | Semiconductor memory device | |
| JP2507164B2 (ja) | 半導体記憶装置 | |
| US5378941A (en) | Bipolar transistor MOS transistor hybrid semiconductor integrated circuit device | |
| JPH03165061A (ja) | 半導体集積回路装置 | |
| JPH0434309B2 (ja) | ||
| US5140550A (en) | Semiconductor memory device | |
| EP0329152B1 (en) | Semiconductor device with gate array | |
| JPH02290070A (ja) | 半導体集積回路 | |
| US4725745A (en) | Bi-MOS PLA | |
| US5629537A (en) | Semiconductor device | |
| JP2625415B2 (ja) | 記憶装置 | |
| JPH0546104B2 (ja) | ||
| JPH0653450A (ja) | マスタースライス方式の半導体集積回路装置 | |
| JPH0457297A (ja) | 半導体記憶装置 | |
| JPS61218153A (ja) | 半導体集積回路装置 | |
| JPH0210865A (ja) | 半導体集積回路装置及びその製造方法 | |
| JPS6226691A (ja) | 半導体集積回路装置 | |
| JPH0828486B2 (ja) | マスタスライス型半導体集積回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |