JPH0795015A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0795015A JPH0795015A JP5237864A JP23786493A JPH0795015A JP H0795015 A JPH0795015 A JP H0795015A JP 5237864 A JP5237864 A JP 5237864A JP 23786493 A JP23786493 A JP 23786493A JP H0795015 A JPH0795015 A JP H0795015A
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/01—Details
- H03K3/013—Modifications of generator to prevent operation by noise or interference
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
- H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
- H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
- H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
- H03K3/287—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the feedback circuit
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 バイポーラ形のフリップフロップ回路を含む
半導体集積回路において、フリップフロップ回路が、外
来ノイズによる電源およびグランドの電位の変動により
Ｐ型拡散抵抗が持つ寄生容量を介して流れる電流により
誤動作することを防止、あるいは誤動作を極力抑えるよ
うにすることを目的とする。 【構成】 フリップフロップ回路１０ａのセットおよび
リセットの少なくとも一方を直接行うバイポーラトラン
ジスタＱ３、Ｑ４のベースに、それぞれバイポーラトラ
ンジスタＱ１とＱ２、バイポーラトランジスタＱ５とＱ
６からなる２段のインバータ回路を接続し、バイポーラ
トランジスタＱ３、Ｑ４のベースに直接、Ｐ型拡散抵抗
で形成される抵抗が接続されないようにした。
半導体集積回路において、フリップフロップ回路が、外
来ノイズによる電源およびグランドの電位の変動により
Ｐ型拡散抵抗が持つ寄生容量を介して流れる電流により
誤動作することを防止、あるいは誤動作を極力抑えるよ
うにすることを目的とする。 【構成】 フリップフロップ回路１０ａのセットおよび
リセットの少なくとも一方を直接行うバイポーラトラン
ジスタＱ３、Ｑ４のベースに、それぞれバイポーラトラ
ンジスタＱ１とＱ２、バイポーラトランジスタＱ５とＱ
６からなる２段のインバータ回路を接続し、バイポーラ
トランジスタＱ３、Ｑ４のベースに直接、Ｐ型拡散抵抗
で形成される抵抗が接続されないようにした。
Description
【０００１】
【産業上の利用分野】この発明は、バイポーラ形のリッ
プフロップ回路を含む半導体集積回路、特に、フリップ
フロップ回路の外来ノイズによる誤動作防止に関するも
のである。
プフロップ回路を含む半導体集積回路、特に、フリップ
フロップ回路の外来ノイズによる誤動作防止に関するも
のである。
【０００２】
【従来の技術】バイポーラ形のフリップフロップ回路は
様々な分野の回路で使用されているが、ここでは特に点
火プラグのスパークにより発生される点火ノイズの影響
を受け易い、自動車および二輪車等に搭載されている装
置の制御回路のフリップフロップ回路を例に挙げて説明
する。
様々な分野の回路で使用されているが、ここでは特に点
火プラグのスパークにより発生される点火ノイズの影響
を受け易い、自動車および二輪車等に搭載されている装
置の制御回路のフリップフロップ回路を例に挙げて説明
する。
【０００３】図９は自動車および二輪車に搭載された例
えばアンチロック・ブレーキ・システム(以下ＡＢＳと
する)の制御回路に使用されている従来の半導体集積回
路中の１つのフリップフロップ回路(以下Ｆ／Ｆ回路と
する)の回路図を示す。図９のＦ／Ｆ回路１０はＲeset
優先の回路であり、Ｉ3、Ｉ6およびＩ7は定電流源(流れ
る電流も示す)、Ｑ３、Ｑ４、Ｑ７、Ｑ８およびＱ９は
バイポーラトランジスタ(以下トランジスタとする)、Ｒ
３、Ｒ４、Ｒ５およびＲ６は抵抗、Ｓetはセット端子、
Ｒesetはリセット端子、ＯＵＴは出力端子、Ｖccは電
源、ＧＮＤはグランドである。このＦ／Ｆ回路１０で
は、トランジシタＱ３、Ｑ４、Ｑ７、Ｑ８でＦ／Ｆ回路
のセットおよびリセットが行われ、信号Ｑおよび信号Ｑ
バーを得る。そして信号Ｑをインバータを構成するトラ
ンジシタＱ９で反転させて、出力端子ＯＵＴの出力Ｑバ
ーを得ている。抵抗Ｒ３とＲ４はトランジスタＱ４とＱ
９のベースへの信号Ｑを均等に供給するためのバランス
抵抗であり、同様に抵抗Ｒ５とＲ６もＳet端子の信号が
トランジスタＱ３のベースと他のブロックの例えばトラ
ンジスタ(図示せず)に均等に供給されるようにするため
のバランス抵抗である。この回路は、ＡＢＳの制御用モ
ータの異常が検出された時に、ＡＢＳ全体を制御する例
えばマイクロコンピュータ(共に図示せず)にアンチロッ
ク・ブレーキ制御を中止し、通常のブレーキ制御を行わ
せるように信号を発生するためのＦ／Ｆ回路の１つので
ある。Ｓet端子には例えば、制御用モータの過熱を検出
するセンサあるいは過電流を検出する回路(共に図示せ
ず)からの異常信号が入力され、これに従って出力端子
ＯＵＴからＡＢＳのマイクロコンピュータに、アンチロ
ック・ブレーキ制御を中止させるための信号が供給され
る。このＦ／Ｆ回路は、モータの過熱検出センサおよび
過電流検出回路等のそれぞれの異常信号毎に設けられて
いる。
えばアンチロック・ブレーキ・システム(以下ＡＢＳと
する)の制御回路に使用されている従来の半導体集積回
路中の１つのフリップフロップ回路(以下Ｆ／Ｆ回路と
する)の回路図を示す。図９のＦ／Ｆ回路１０はＲeset
優先の回路であり、Ｉ3、Ｉ6およびＩ7は定電流源(流れ
る電流も示す)、Ｑ３、Ｑ４、Ｑ７、Ｑ８およびＱ９は
バイポーラトランジスタ(以下トランジスタとする)、Ｒ
３、Ｒ４、Ｒ５およびＲ６は抵抗、Ｓetはセット端子、
Ｒesetはリセット端子、ＯＵＴは出力端子、Ｖccは電
源、ＧＮＤはグランドである。このＦ／Ｆ回路１０で
は、トランジシタＱ３、Ｑ４、Ｑ７、Ｑ８でＦ／Ｆ回路
のセットおよびリセットが行われ、信号Ｑおよび信号Ｑ
バーを得る。そして信号Ｑをインバータを構成するトラ
ンジシタＱ９で反転させて、出力端子ＯＵＴの出力Ｑバ
ーを得ている。抵抗Ｒ３とＲ４はトランジスタＱ４とＱ
９のベースへの信号Ｑを均等に供給するためのバランス
抵抗であり、同様に抵抗Ｒ５とＲ６もＳet端子の信号が
トランジスタＱ３のベースと他のブロックの例えばトラ
ンジスタ(図示せず)に均等に供給されるようにするため
のバランス抵抗である。この回路は、ＡＢＳの制御用モ
ータの異常が検出された時に、ＡＢＳ全体を制御する例
えばマイクロコンピュータ(共に図示せず)にアンチロッ
ク・ブレーキ制御を中止し、通常のブレーキ制御を行わ
せるように信号を発生するためのＦ／Ｆ回路の１つので
ある。Ｓet端子には例えば、制御用モータの過熱を検出
するセンサあるいは過電流を検出する回路(共に図示せ
ず)からの異常信号が入力され、これに従って出力端子
ＯＵＴからＡＢＳのマイクロコンピュータに、アンチロ
ック・ブレーキ制御を中止させるための信号が供給され
る。このＦ／Ｆ回路は、モータの過熱検出センサおよび
過電流検出回路等のそれぞれの異常信号毎に設けられて
いる。
【０００４】次に、図９のＦ／Ｆ回路の動作を説明す
る。一例として、このＦ／Ｆ回路はＡＢＳの制御用モー
タの過電流検出回路からの異常信号を受けるものとして
説明する。Ｓet端子には過電流検出回路からの信号が接
続され、出力端子ＯＵＴにはＡＢＳのマイクロコンピュ
ータが接続されているものとする。過電流検出回路に接
続されたＳet端子には通常(異常が検出されていない時)
は、Ｌレベルの信号が印加されている。Ｒeset端子には
電源投入直後にＨレベルのリセット信号が入力される
が、その後はＬレベルを維持する。この状態ではトラン
ジスタＱ３、Ｑ４、Ｑ８、Ｑ９はオフ、トランジスタＱ
７はオンしており、従って信号ＱはＬレベル、出力端子
ＯＵＴの出力となる出力ＱバーはＨレベルである。すな
わち正常な状態では、マイクロコンピュータへはＨレベ
ルの信号が供給されている。そして、過電流検出回路で
モータに過電流が流れたことが検出されるとＳet端子に
Ｈレベルの信号が入力される。これにより、トランジス
タＱ３がオンし信号ＱバーがＬレベルになり、これによ
りトランジスタＱ７がオフする。従って信号ＱはＨレベ
ルになりトランジスタＱ４およびＱ９がオンするので、
出力端子ＯＵＴからの出力ＱバーはＬレベルとなり、接
続されたマイクロコンピュータに異常、すなわち過電流
が発生したことを知らせる。これによりマイクロコンピ
ュータはアンチロック・ブレーキ制御を中止し、通常の
ブレーキ制御に切り換える。
る。一例として、このＦ／Ｆ回路はＡＢＳの制御用モー
タの過電流検出回路からの異常信号を受けるものとして
説明する。Ｓet端子には過電流検出回路からの信号が接
続され、出力端子ＯＵＴにはＡＢＳのマイクロコンピュ
ータが接続されているものとする。過電流検出回路に接
続されたＳet端子には通常(異常が検出されていない時)
は、Ｌレベルの信号が印加されている。Ｒeset端子には
電源投入直後にＨレベルのリセット信号が入力される
が、その後はＬレベルを維持する。この状態ではトラン
ジスタＱ３、Ｑ４、Ｑ８、Ｑ９はオフ、トランジスタＱ
７はオンしており、従って信号ＱはＬレベル、出力端子
ＯＵＴの出力となる出力ＱバーはＨレベルである。すな
わち正常な状態では、マイクロコンピュータへはＨレベ
ルの信号が供給されている。そして、過電流検出回路で
モータに過電流が流れたことが検出されるとＳet端子に
Ｈレベルの信号が入力される。これにより、トランジス
タＱ３がオンし信号ＱバーがＬレベルになり、これによ
りトランジスタＱ７がオフする。従って信号ＱはＨレベ
ルになりトランジスタＱ４およびＱ９がオンするので、
出力端子ＯＵＴからの出力ＱバーはＬレベルとなり、接
続されたマイクロコンピュータに異常、すなわち過電流
が発生したことを知らせる。これによりマイクロコンピ
ュータはアンチロック・ブレーキ制御を中止し、通常の
ブレーキ制御に切り換える。
【０００５】ところで、このような構成のＦ／Ｆ回路で
は、激しい単発的なノイズ(この場合は点火ノイズ)が電
源ＶccあるいはＧＮＤに発生すると、後述する半導体基
板の寄生容量からトランジスタＱ３、Ｑ４のベースに一
瞬、電流が供給され、誤動作(Ｆ／Ｆ回路の誤ラッチ)に
至ることがあった。この誤動作について以下に説明す
る。
は、激しい単発的なノイズ(この場合は点火ノイズ)が電
源ＶccあるいはＧＮＤに発生すると、後述する半導体基
板の寄生容量からトランジスタＱ３、Ｑ４のベースに一
瞬、電流が供給され、誤動作(Ｆ／Ｆ回路の誤ラッチ)に
至ることがあった。この誤動作について以下に説明す
る。
【０００６】図１０には、半導体基板１００上にＰ型拡
散抵抗として形成される図９の各抵抗Ｒ３〜Ｒ６の１つ
の抵抗を断面図で示した。図１０において、１は図９の
１つの抵抗を形成する抵抗体で、分離拡散と呼ばれるＰ
型拡散領域２(Ｐ+)で囲まれたＮ型のエピタキシャル層
３内(島と呼ばれる)に形成される。実際にはこのエピタ
キシャル層３内に、幾つかの抵抗体１が形成されてい
る。また、抵抗の島であるエピタキシャル層３は抵抗体
１に逆バイアスを掛けて絶縁するために、抵抗体１より
も高電位でかつ安定した電位であることが必要であり、
一般には電源電圧Ｖccの電位に固定されている。３ａは
エピタキシャル層３を電源に接続するための電源接続用
端子である。
散抵抗として形成される図９の各抵抗Ｒ３〜Ｒ６の１つ
の抵抗を断面図で示した。図１０において、１は図９の
１つの抵抗を形成する抵抗体で、分離拡散と呼ばれるＰ
型拡散領域２(Ｐ+)で囲まれたＮ型のエピタキシャル層
３内(島と呼ばれる)に形成される。実際にはこのエピタ
キシャル層３内に、幾つかの抵抗体１が形成されてい
る。また、抵抗の島であるエピタキシャル層３は抵抗体
１に逆バイアスを掛けて絶縁するために、抵抗体１より
も高電位でかつ安定した電位であることが必要であり、
一般には電源電圧Ｖccの電位に固定されている。３ａは
エピタキシャル層３を電源に接続するための電源接続用
端子である。
【０００７】抵抗体１とエピタキシャル層３の間には逆
バイアス電圧が印加されているために、微小ながら図１
０に破線で示すように寄生容量４が発生する。これらの
寄生容量は図９のＦ／Ｆ回路では破線で示す容量４ａ〜
４ｄで示される。一般にＰＮ接合に逆バイアスを印加す
ると接合容量が寄生容量として発生する。そしてこれら
の寄生容量４が、電源ＶccあるいはＧＮＤの変動が大き
い場合、Ｆ／Ｆ回路に誤動作を起こさせる。自動車ある
いは二輪車等に搭載された半導体集積回路の場合、点火
プラグのスパークにより発生する点火ノイズの影響を受
ける。図１１の(ａ)には点火ノイズによって反転してし
まう図９の回路の出力端子ＯＵＴの出力Ｑバーの波形、
(ｂ)には点火ノイズを受けた電源電圧Ｖccの波形をそれ
ぞれ示す。図１１の(ｂ)において、Ｖは１０Ｖの電圧
幅、Ｔは４μｓの時間幅をそれぞれ示す。そして(ａ)の
出力Ｑバーは点火ノイズによってＨレベルからＬレベル
へ反転してしまう。すなわち、点火ノイズ等の激しい単
発的なノイズが電源ＶccあるいはＧＮＤに発生すると、
半導体基板の寄生容量からトランジスタＱ３、Ｑ４(図
９参照)のベースに一瞬電流が供給されて、誤動作に至
ることがあった。
バイアス電圧が印加されているために、微小ながら図１
０に破線で示すように寄生容量４が発生する。これらの
寄生容量は図９のＦ／Ｆ回路では破線で示す容量４ａ〜
４ｄで示される。一般にＰＮ接合に逆バイアスを印加す
ると接合容量が寄生容量として発生する。そしてこれら
の寄生容量４が、電源ＶccあるいはＧＮＤの変動が大き
い場合、Ｆ／Ｆ回路に誤動作を起こさせる。自動車ある
いは二輪車等に搭載された半導体集積回路の場合、点火
プラグのスパークにより発生する点火ノイズの影響を受
ける。図１１の(ａ)には点火ノイズによって反転してし
まう図９の回路の出力端子ＯＵＴの出力Ｑバーの波形、
(ｂ)には点火ノイズを受けた電源電圧Ｖccの波形をそれ
ぞれ示す。図１１の(ｂ)において、Ｖは１０Ｖの電圧
幅、Ｔは４μｓの時間幅をそれぞれ示す。そして(ａ)の
出力Ｑバーは点火ノイズによってＨレベルからＬレベル
へ反転してしまう。すなわち、点火ノイズ等の激しい単
発的なノイズが電源ＶccあるいはＧＮＤに発生すると、
半導体基板の寄生容量からトランジスタＱ３、Ｑ４(図
９参照)のベースに一瞬電流が供給されて、誤動作に至
ることがあった。
【０００８】この誤動作のメカニズムは次のように考え
られる。 (ａ)まず、Ｓet信号およびＲeset信号が共にＬレベル、
信号ＱがＬレベル、信号ＱバーがＨレベルの通常の状態
では、トランジスタＱ３、Ｑ４、Ｑ８はオフ、Ｑ７はオ
ンしている。 (ｂ)この状態の回路に、点火ノイズ等の外来ノイズが入
り、電源ＶccあるいはＧＮＤが変動する。 (ｃ)すると、図９に示すように電源Ｖccから寄生容量４
ａあるいは４ｂを介し抵抗Ｒ３あるいはＲ５に電流が流
れる。この時、トランジスタＱ３あるいはＱ４のベース
に電流が流れ、この電流値が該トランジスタのコレクタ
電流の数分の１〜数十分の１程度に達すると、トランジ
スタＱ３あるいはＱ４はオンすることがある。例えば電
流Ｉ3が５０μＡなら、数μＡの電流がトランジスタＱ
３あるいはＱ４のベースに流れると該トランジスタはオ
ンしうる。 (ｄ)これにより、Ｆ／Ｆ回路がセットされ、出力Ｑバー
がＨレベルからＬレベルに反転してしまう。これは、本
来のＳet信号によるものではないので、誤動作というこ
とになり、異常が発生していないのに異常を発生する信
号がＡＢＳのマイクロコンピュータに出力され、ＡＢＳ
がアンチロック・ブレーキ制御を中止し、通常のブレー
キ制御に切り換わってしまう。 なお、上記の説明では誤セットを例に挙げて説明した
が、当然、誤リセットもありうる。また、ここで問題に
なるのは、例えばトランジスタがオフ状態からオン状態
になり、このオン状態でラッチがかかるのが問題とされ
ており、ラッチがかからない一過性の変動は問題にする
必要はない。
られる。 (ａ)まず、Ｓet信号およびＲeset信号が共にＬレベル、
信号ＱがＬレベル、信号ＱバーがＨレベルの通常の状態
では、トランジスタＱ３、Ｑ４、Ｑ８はオフ、Ｑ７はオ
ンしている。 (ｂ)この状態の回路に、点火ノイズ等の外来ノイズが入
り、電源ＶccあるいはＧＮＤが変動する。 (ｃ)すると、図９に示すように電源Ｖccから寄生容量４
ａあるいは４ｂを介し抵抗Ｒ３あるいはＲ５に電流が流
れる。この時、トランジスタＱ３あるいはＱ４のベース
に電流が流れ、この電流値が該トランジスタのコレクタ
電流の数分の１〜数十分の１程度に達すると、トランジ
スタＱ３あるいはＱ４はオンすることがある。例えば電
流Ｉ3が５０μＡなら、数μＡの電流がトランジスタＱ
３あるいはＱ４のベースに流れると該トランジスタはオ
ンしうる。 (ｄ)これにより、Ｆ／Ｆ回路がセットされ、出力Ｑバー
がＨレベルからＬレベルに反転してしまう。これは、本
来のＳet信号によるものではないので、誤動作というこ
とになり、異常が発生していないのに異常を発生する信
号がＡＢＳのマイクロコンピュータに出力され、ＡＢＳ
がアンチロック・ブレーキ制御を中止し、通常のブレー
キ制御に切り換わってしまう。 なお、上記の説明では誤セットを例に挙げて説明した
が、当然、誤リセットもありうる。また、ここで問題に
なるのは、例えばトランジスタがオフ状態からオン状態
になり、このオン状態でラッチがかかるのが問題とされ
ており、ラッチがかからない一過性の変動は問題にする
必要はない。
【０００９】
【発明が解決しようとする課題】従来のバイポーラ形の
フリップフロップ回路を含む半導体集積回路は以上のよ
うに構成されていたので、外来ノイズにより誤動作を起
こす可能性があるという問題点があった。
フリップフロップ回路を含む半導体集積回路は以上のよ
うに構成されていたので、外来ノイズにより誤動作を起
こす可能性があるという問題点があった。
【００１０】この発明は上記のような課題を解消すつた
めになされたもので、外来ノイズにより誤動作すること
のない、あるいは誤動作を極力抑えた半導体集積回路を
得ることを目的とする。
めになされたもので、外来ノイズにより誤動作すること
のない、あるいは誤動作を極力抑えた半導体集積回路を
得ることを目的とする。
【００１１】
【課題を解決するための手段】上記の目的に鑑み、この
発明の第１の発明は、バイポーラ形のフリップフロップ
回路を含む半導体集積回路において、上記フリップフロ
ップ回路のセットおよびリセットの少なくとも一方を行
うトランジスタのベースにＰ型拡散抵抗を直接接続しな
いようにし、上記各トランジスタのベースの電流がノイ
ズにより変動するのを抑えて誤動作を防止した半導体集
積回路にある。
発明の第１の発明は、バイポーラ形のフリップフロップ
回路を含む半導体集積回路において、上記フリップフロ
ップ回路のセットおよびリセットの少なくとも一方を行
うトランジスタのベースにＰ型拡散抵抗を直接接続しな
いようにし、上記各トランジスタのベースの電流がノイ
ズにより変動するのを抑えて誤動作を防止した半導体集
積回路にある。
【００１２】この発明の第２の発明では、セットおよび
リセットの少なくとも一方を行う上記トランジスタのベ
ースに、バイポーラトランジスタからなるインバータ回
路を２段、直列に接続したことを特徴とする請求項１の
半導体集積回路にある。
リセットの少なくとも一方を行う上記トランジスタのベ
ースに、バイポーラトランジスタからなるインバータ回
路を２段、直列に接続したことを特徴とする請求項１の
半導体集積回路にある。
【００１３】この発明の第３の発明では、セットおよび
リセットの少なくとも一方を行う上記トランジスタのう
ち、ベースに同一信号を受けるトランジスタを半導体基
板上に隣接して形成し、バランス抵抗が不要となるよう
にした請求項１の半導体集積回路にある。
リセットの少なくとも一方を行う上記トランジスタのう
ち、ベースに同一信号を受けるトランジスタを半導体基
板上に隣接して形成し、バランス抵抗が不要となるよう
にした請求項１の半導体集積回路にある。
【００１４】この発明の第４の発明は、バイポーラ形の
フリップフロップ回路を含む半導体集積回路において、
上記フリップフロップ回路のセットおよびリセットの少
なくとも一方を行うトランジスタに、ターンオンを抑制
させるターンオン抑制素子を接続し、上記トランジスタ
がノイズにより誤動作するのを防止した半導体集積回路
にある。
フリップフロップ回路を含む半導体集積回路において、
上記フリップフロップ回路のセットおよびリセットの少
なくとも一方を行うトランジスタに、ターンオンを抑制
させるターンオン抑制素子を接続し、上記トランジスタ
がノイズにより誤動作するのを防止した半導体集積回路
にある。
【００１５】この発明の第５の発明は、上記ターンオン
抑制素子が、上記トランジスタのベース−エミッタ間お
よびベース−コレクタ間のいずれかに接続された、ノイ
ズにより生じる電流を吸収するためのコンデンサからな
る請求項４の半導体集積回路にある。
抑制素子が、上記トランジスタのベース−エミッタ間お
よびベース−コレクタ間のいずれかに接続された、ノイ
ズにより生じる電流を吸収するためのコンデンサからな
る請求項４の半導体集積回路にある。
【００１６】この発明の第６の発明は、上記ターンオン
抑制素子が、エミッタ接地の上記トランジスタのベース
に接続された、該トランジスタのスレシホールドレベル
を上げるためのレベルシフト用ダイオードからなり、上
記トランジスタのノイズ耐量を向上させた請求項４の半
導体集積回路にある。
抑制素子が、エミッタ接地の上記トランジスタのベース
に接続された、該トランジスタのスレシホールドレベル
を上げるためのレベルシフト用ダイオードからなり、上
記トランジスタのノイズ耐量を向上させた請求項４の半
導体集積回路にある。
【００１７】この発明の第７の発明は、上記ターンオン
抑制素子が、上記トランジスタのベース−エミッタ間に
接続された、ノイズにより生じた電流をトランジスタに
流れにくくするリークカット用抵抗からなる請求項４の
半導体集積回路にある。
抑制素子が、上記トランジスタのベース−エミッタ間に
接続された、ノイズにより生じた電流をトランジスタに
流れにくくするリークカット用抵抗からなる請求項４の
半導体集積回路にある。
【００１８】この発明の第８の発明は、バイポーラ形の
フリップフロップ回路を含む半導体集積回路において、
半導体基板上の、上記フリップフロップ回路の抵抗がＰ
型拡散抵抗として形成されるＮ型のエピタキシャル層の
電源接続用端子に電位固定電源を接続し、ノイズによる
電源の変動に対して上記エピタキシャル層の電圧を安定
させ、上記Ｐ型拡散抵抗のもつ寄生容量から電流が流れ
にくくした半導体集積回路にある。
フリップフロップ回路を含む半導体集積回路において、
半導体基板上の、上記フリップフロップ回路の抵抗がＰ
型拡散抵抗として形成されるＮ型のエピタキシャル層の
電源接続用端子に電位固定電源を接続し、ノイズによる
電源の変動に対して上記エピタキシャル層の電圧を安定
させ、上記Ｐ型拡散抵抗のもつ寄生容量から電流が流れ
にくくした半導体集積回路にある。
【００１９】この発明の第９の発明は、バイポーラ形の
フリップフロップ回路を含む半導体集積回路において、
複数のトランジスタに均等に信号を供給するためのバラ
ンス抵抗がトランジスタのエミッタ−グランド間に接続
され、またエミッタからの出力にレベルシフト用トラン
ジスタを接続し、エミッタ電位が浮いても次段を確実に
オフできるようにした半導体集積回路にある。
フリップフロップ回路を含む半導体集積回路において、
複数のトランジスタに均等に信号を供給するためのバラ
ンス抵抗がトランジスタのエミッタ−グランド間に接続
され、またエミッタからの出力にレベルシフト用トラン
ジスタを接続し、エミッタ電位が浮いても次段を確実に
オフできるようにした半導体集積回路にある。
【００２０】この発明の第１０の発明は、上記フリップ
フロップ回路のセットおよびリセットの少なくとも一方
を行うトランジスタのコレクタに流す電流のノイズによ
る電流との相対差を大きくし、該トランジスタのノイズ
耐量を向上させた請求項１〜９の半導体集積回路にあ
る。
フロップ回路のセットおよびリセットの少なくとも一方
を行うトランジスタのコレクタに流す電流のノイズによ
る電流との相対差を大きくし、該トランジスタのノイズ
耐量を向上させた請求項１〜９の半導体集積回路にあ
る。
【００２１】
【作用】この発明の第１の発明による半導体集積回路で
は、フリップフロップ回路のセットおよびリセットの少
なくとも一方を行うトランジスタのベースにＰ型拡散抵
抗で形成された抵抗を直接接続しないようにしたので、
ノイズにより上記Ｐ型拡散抵抗のもつ寄生容量から電流
が流れて上記トランジスタのベース電流が変動して誤動
作するのを極力抑制している。
は、フリップフロップ回路のセットおよびリセットの少
なくとも一方を行うトランジスタのベースにＰ型拡散抵
抗で形成された抵抗を直接接続しないようにしたので、
ノイズにより上記Ｐ型拡散抵抗のもつ寄生容量から電流
が流れて上記トランジスタのベース電流が変動して誤動
作するのを極力抑制している。
【００２２】この発明の第２の発明による半導体集積回
路では、第１の発明の半導体集積回路に関し、特に、セ
ットおよびリセットの少なくとも一方を行う上記トラン
ジスタのベースに、バイポーラトランジスタからなるイ
ンバータ回路を２段、直列に接続し、ベースにＰ型拡散
抵抗を直接接続しないようにしている。
路では、第１の発明の半導体集積回路に関し、特に、セ
ットおよびリセットの少なくとも一方を行う上記トラン
ジスタのベースに、バイポーラトランジスタからなるイ
ンバータ回路を２段、直列に接続し、ベースにＰ型拡散
抵抗を直接接続しないようにしている。
【００２３】この発明の第３の発明による半導体集積回
路では、第１の発明の半導体集積回路に関し、特に、ベ
ースに同一信号を受けるトランジスタを半導体基板上に
隣接して形成することで各トランジスタの間で順方向電
圧ＶFのバラツキを最小限にし、これによりバランス抵
抗を不要にしている。
路では、第１の発明の半導体集積回路に関し、特に、ベ
ースに同一信号を受けるトランジスタを半導体基板上に
隣接して形成することで各トランジスタの間で順方向電
圧ＶFのバラツキを最小限にし、これによりバランス抵
抗を不要にしている。
【００２４】この発明の第４の発明による半導体集積回
路では、フリップフロップ回路のセットおよびリセット
の少なくとも一方を行うトランジスタに、ターンオンを
抑制させるようなターンオン抑制素子を接続し、各トラ
ンジスタがノイズにより誤動作するのを極力抑制してい
る。
路では、フリップフロップ回路のセットおよびリセット
の少なくとも一方を行うトランジスタに、ターンオンを
抑制させるようなターンオン抑制素子を接続し、各トラ
ンジスタがノイズにより誤動作するのを極力抑制してい
る。
【００２５】この発明の第５の発明による半導体集積回
路では、第４の発明の半導体集積回路に関し、特に、上
記ターンオン抑制素子として、上記トランジスタのベー
ス−エミッタ間およびベース−コレクタ間のいずれかに
接続されたコンデンサを設け、これによりノイズにより
生じる電流を吸収するようにしている。
路では、第４の発明の半導体集積回路に関し、特に、上
記ターンオン抑制素子として、上記トランジスタのベー
ス−エミッタ間およびベース−コレクタ間のいずれかに
接続されたコンデンサを設け、これによりノイズにより
生じる電流を吸収するようにしている。
【００２６】この発明の第６の発明による半導体集積回
路では、第４の発明の半導体集積回路に関し、特に、上
記ターンオン抑制素子として、エミッタ接地の上記トラ
ンジスタのベースに接続されたレベルシフト用ダイオー
ドを設け、これによりトランジスタのスレシホールドレ
ベルを上げてノイズ耐量を向上させている。
路では、第４の発明の半導体集積回路に関し、特に、上
記ターンオン抑制素子として、エミッタ接地の上記トラ
ンジスタのベースに接続されたレベルシフト用ダイオー
ドを設け、これによりトランジスタのスレシホールドレ
ベルを上げてノイズ耐量を向上させている。
【００２７】この発明の第７の発明による半導体集積回
路では、第４の発明の半導体集積回路に関し、特に、上
記ターンオン抑制素子として、上記トランジスタのベー
ス−エミッタ間に接続されたリークカット用抵抗を設
け、これによりノイズにより生じた電流をトランジスタ
に流れにくくしている。
路では、第４の発明の半導体集積回路に関し、特に、上
記ターンオン抑制素子として、上記トランジスタのベー
ス−エミッタ間に接続されたリークカット用抵抗を設
け、これによりノイズにより生じた電流をトランジスタ
に流れにくくしている。
【００２８】この発明の第８の発明による半導体集積回
路では、半導体基板上の、上記フリップフロップ回路の
抵抗がＰ型拡散抵抗として形成されるＮ型のエピタキシ
ャル層の電源接続用端子に、ノイズによる電源の変動に
対して上記エピタキシャル層の電圧を安定させるため
に、例えば１つ或は複数の電位固定用ダイオードを直列
接続した電位固定電源を接続し、上記Ｐ型拡散抵抗のも
つ寄生容量を介して電流が流れにくくしている。
路では、半導体基板上の、上記フリップフロップ回路の
抵抗がＰ型拡散抵抗として形成されるＮ型のエピタキシ
ャル層の電源接続用端子に、ノイズによる電源の変動に
対して上記エピタキシャル層の電圧を安定させるため
に、例えば１つ或は複数の電位固定用ダイオードを直列
接続した電位固定電源を接続し、上記Ｐ型拡散抵抗のも
つ寄生容量を介して電流が流れにくくしている。
【００２９】この発明の第９の発明による半導体集積回
路では、複数のトランジスタに均等に信号を供給するた
めのバランス抵抗がトランジスタのエミッタ−グランド
間に接続され、またエミッタからの出力にレベルシフト
用トランジスタを接続し、エミッタ電位が浮いても次段
が確実にオフてきるようにしている。
路では、複数のトランジスタに均等に信号を供給するた
めのバランス抵抗がトランジスタのエミッタ−グランド
間に接続され、またエミッタからの出力にレベルシフト
用トランジスタを接続し、エミッタ電位が浮いても次段
が確実にオフてきるようにしている。
【００３０】そしてこの発明の第１０の発明による半導
体集積回路では、上記各半導体集積回路において、上記
フリップフロップ回路のセットおよびリセットの少なく
とも一方を行うトランジスタのコレクタに流す電流のノ
イズによる電流との相対差を大きくし、上記フリップフ
ロップ回路のセットおよびリセットの少なくとも一方を
行うトランジスタのベースにより大きい電流が流れない
と、トランジスタが誤動作に至らないようにしている。
体集積回路では、上記各半導体集積回路において、上記
フリップフロップ回路のセットおよびリセットの少なく
とも一方を行うトランジスタのコレクタに流す電流のノ
イズによる電流との相対差を大きくし、上記フリップフ
ロップ回路のセットおよびリセットの少なくとも一方を
行うトランジスタのベースにより大きい電流が流れない
と、トランジスタが誤動作に至らないようにしている。
【００３１】
【実施例】実施例１．以下、この発明の一実施例を図に
ついて説明する。図１は、この発明の一実施例による半
導体集積回路のバイポーラ形のフリップフロップ回路の
回路図である。図９に示す従来の回路と同一もしくは相
当する部分は同一符号で示す。図１のＦ／Ｆ回路１０ａ
もＲeset優先の回路であり、Ｉ1〜Ｉ7は定電流源(流れ
る電流も示す)、Ｑ１〜Ｑ９はエミッタ接地のバイポー
ラトランジスタ、Ｒ１〜Ｒ６は抵抗である。トランジス
タＱ１〜Ｑ９のうち、トランジスタＱ３、Ｑ４、Ｑ７、
Ｑ８は従来と同様に、Ｆ／Ｆ回路のセットおよびリセッ
トの少なくとも一方を行うトランジスタである。インバ
ータを構成するトランジスタＱ９は、信号Ｑを反転させ
て出力端子ＯＵＴに出力Ｑバーを得る。そしてトランジ
スタＱ１、Ｑ２が、トランジスタＱ３のベースに接続さ
れる２段のインバータを構成し、同様に、トランジスタ
Ｑ５、Ｑ６が、トランジスタＱ４のベースに接続される
２段のインバータを構成する。また抵抗Ｒ３とＲ４はト
ランジスタＱ４、Ｑ９のそれぞれのベースに供給される
信号Ｑのバランスをとるためのバランス抵抗であり、同
様に抵抗Ｒ５とＲ６もＳet端子に入力された信号がトラ
ンジスタＱ３のベースと他のブロックの例えばトランジ
スタ(図示せず)に均等に供給されるようにするためのバ
ランス抵抗である。この回路では、Ｆ／Ｆ回路１０ａの
セットおよびリセットを行うトランジスタＱ３、Ｑ４の
それぞれのベースに、２段のインバータを接続し、トラ
ンジスタＱ３、Ｑ４のベースに、Ｐ型拡散抵抗で形成さ
れる抵抗が直接接続されないようにしている。さらにト
ランジスタＱ３、Ｑ４の前段のインバータを形成するト
ランジスタＱ２、Ｑ５のベースに接続されている抵抗Ｒ
１、Ｒ２(Ｐ型拡散抵抗で形成されている)は、トランジ
スタＱ３およびＱ４を更にオンしにくくする方向に働
く。
ついて説明する。図１は、この発明の一実施例による半
導体集積回路のバイポーラ形のフリップフロップ回路の
回路図である。図９に示す従来の回路と同一もしくは相
当する部分は同一符号で示す。図１のＦ／Ｆ回路１０ａ
もＲeset優先の回路であり、Ｉ1〜Ｉ7は定電流源(流れ
る電流も示す)、Ｑ１〜Ｑ９はエミッタ接地のバイポー
ラトランジスタ、Ｒ１〜Ｒ６は抵抗である。トランジス
タＱ１〜Ｑ９のうち、トランジスタＱ３、Ｑ４、Ｑ７、
Ｑ８は従来と同様に、Ｆ／Ｆ回路のセットおよびリセッ
トの少なくとも一方を行うトランジスタである。インバ
ータを構成するトランジスタＱ９は、信号Ｑを反転させ
て出力端子ＯＵＴに出力Ｑバーを得る。そしてトランジ
スタＱ１、Ｑ２が、トランジスタＱ３のベースに接続さ
れる２段のインバータを構成し、同様に、トランジスタ
Ｑ５、Ｑ６が、トランジスタＱ４のベースに接続される
２段のインバータを構成する。また抵抗Ｒ３とＲ４はト
ランジスタＱ４、Ｑ９のそれぞれのベースに供給される
信号Ｑのバランスをとるためのバランス抵抗であり、同
様に抵抗Ｒ５とＲ６もＳet端子に入力された信号がトラ
ンジスタＱ３のベースと他のブロックの例えばトランジ
スタ(図示せず)に均等に供給されるようにするためのバ
ランス抵抗である。この回路では、Ｆ／Ｆ回路１０ａの
セットおよびリセットを行うトランジスタＱ３、Ｑ４の
それぞれのベースに、２段のインバータを接続し、トラ
ンジスタＱ３、Ｑ４のベースに、Ｐ型拡散抵抗で形成さ
れる抵抗が直接接続されないようにしている。さらにト
ランジスタＱ３、Ｑ４の前段のインバータを形成するト
ランジスタＱ２、Ｑ５のベースに接続されている抵抗Ｒ
１、Ｒ２(Ｐ型拡散抵抗で形成されている)は、トランジ
スタＱ３およびＱ４を更にオンしにくくする方向に働
く。
【００３２】次に、回路の動作について説明する。図１
において、Ｓet信号およびＲeset信号が共にＬレベル、
信号ＱがＬレベル、信号ＱバーがＨレベルの通常の状態
であるとする。このときノイズにより電源ＶCCもしくは
グランドＧＮＤが激しく変動すると、従来例で述べた通
り、Ｐ型拡散抵抗で形成された各抵抗に電源から寄生容
量(図９および図１０参照)を介し電流が供給される。し
かしながら、Ｆ／Ｆ回路を直接セットもしくはリセット
するトランジスタＱ３、Ｑ４、Ｑ７、Ｑ８のベースには
Ｐ型拡散抵抗で形成される抵抗は接続されていないの
で、ノイズによってトランジスタＱ３、Ｑ４、Ｑ７、Ｑ
８が一瞬でもオンすることはなくＦ／回路Ｆの誤動作は
発生しない。また更に、トランジスタＱ３、Ｑ４のそれ
ぞれの前段のトランジスタＱ２、Ｑ５のベースにはＰ型
拡散抵抗で形成された抵抗Ｒ１およびＲ２があり、ノイ
ズによりトランジスタＱ２、Ｑ５がオンすることになる
が、これらのトランジスタＱ２、Ｑ５のオンはむしろ、
トランジスタＱ３、Ｑ４をオンしにくくする方向に働
き、Ｆ／Ｆ回路として更にノイズ耐量の向上が図れる。
なお、上述したようにこの発明では、トランジスタがオ
フ状態からオン状態になり、このオン状態でラッチがか
かることを問題とし、これを解消したもので、ラッチが
かからない一過性の信号の変化は問題にする必要はな
い。
において、Ｓet信号およびＲeset信号が共にＬレベル、
信号ＱがＬレベル、信号ＱバーがＨレベルの通常の状態
であるとする。このときノイズにより電源ＶCCもしくは
グランドＧＮＤが激しく変動すると、従来例で述べた通
り、Ｐ型拡散抵抗で形成された各抵抗に電源から寄生容
量(図９および図１０参照)を介し電流が供給される。し
かしながら、Ｆ／Ｆ回路を直接セットもしくはリセット
するトランジスタＱ３、Ｑ４、Ｑ７、Ｑ８のベースには
Ｐ型拡散抵抗で形成される抵抗は接続されていないの
で、ノイズによってトランジスタＱ３、Ｑ４、Ｑ７、Ｑ
８が一瞬でもオンすることはなくＦ／回路Ｆの誤動作は
発生しない。また更に、トランジスタＱ３、Ｑ４のそれ
ぞれの前段のトランジスタＱ２、Ｑ５のベースにはＰ型
拡散抵抗で形成された抵抗Ｒ１およびＲ２があり、ノイ
ズによりトランジスタＱ２、Ｑ５がオンすることになる
が、これらのトランジスタＱ２、Ｑ５のオンはむしろ、
トランジスタＱ３、Ｑ４をオンしにくくする方向に働
き、Ｆ／Ｆ回路として更にノイズ耐量の向上が図れる。
なお、上述したようにこの発明では、トランジスタがオ
フ状態からオン状態になり、このオン状態でラッチがか
かることを問題とし、これを解消したもので、ラッチが
かからない一過性の信号の変化は問題にする必要はな
い。
【００３３】なお、信号ＱのラインからトランジスタＱ
４のベースに直接接続していないのは、次の２点の理由
による。 (１) 第１の理由は、信号Ｑが２つのトランジスタＱ
４、Ｑ９に供給されるファンアウト２であるため、バラ
ンス抵抗が必要となるからである。(一般にファンアウ
ト２以上であると、信号を均等化するためにバランス抵
抗を入れることが望ましい。なぜならトランジスタの順
方向電圧ＶFのバラツキによっては、ベース電流のバラ
ンスが崩れ、特定のトランジスタにベース電流が集中
し、すべてのトランジスタがオンしないといった問題が
生じる可能性があるからである。)よって、信号Ｑをバ
ランス抵抗をつけたままトランジスタＱ４のベースに直
接接続できないため、トランジスタＱ５、Ｑ６で構成さ
れる２段のインバータを追加し、トランジスタＱ４のベ
ースにはＰ型拡散抵抗が直接付かないようにしている。 (２) 第２の理由は、半導体基板上のパターン配線によ
っては、信号ＱのラインからトランジスタＱ４のベース
まで、クロスオーバー部分(２本の配線パターン同士が
交差する部分)無しに設計できない場合もあり、クロス
オーバー用として抵抗Ｒ３を必要とする場合、やはり２
段のインバータを付加することになる。すなわち、例え
ば図１０に示すような半導体基板では回路の配線パター
ン部分は通常、アルミで形成されており、これらを直接
クロスオーバーさせるとショートする。そこで回路動作
に特に支障がない場合には、クロスオーバー部分の一方
の配線パターンをジャンパとしてのＰ型拡散抵抗で形成
する。このような抵抗として抵抗Ｒ３が形成される場合
があり、この場合も２段のインバータが必要になるとい
う意味である(但し、Ｎ型拡散抵抗を用いてクロスオー
バーすれば本２項は無視でき、主な理由は１項であ
る)。 また、トランジスタＱ１、Ｑ２も同様の理由により２段
のインバータを形成している。一方、トランジスタＱ
７、Ｑ８については、前段のトランジスタの出力がファ
ンアウト１であるため、２段のインバータを設けていな
い。
４のベースに直接接続していないのは、次の２点の理由
による。 (１) 第１の理由は、信号Ｑが２つのトランジスタＱ
４、Ｑ９に供給されるファンアウト２であるため、バラ
ンス抵抗が必要となるからである。(一般にファンアウ
ト２以上であると、信号を均等化するためにバランス抵
抗を入れることが望ましい。なぜならトランジスタの順
方向電圧ＶFのバラツキによっては、ベース電流のバラ
ンスが崩れ、特定のトランジスタにベース電流が集中
し、すべてのトランジスタがオンしないといった問題が
生じる可能性があるからである。)よって、信号Ｑをバ
ランス抵抗をつけたままトランジスタＱ４のベースに直
接接続できないため、トランジスタＱ５、Ｑ６で構成さ
れる２段のインバータを追加し、トランジスタＱ４のベ
ースにはＰ型拡散抵抗が直接付かないようにしている。 (２) 第２の理由は、半導体基板上のパターン配線によ
っては、信号ＱのラインからトランジスタＱ４のベース
まで、クロスオーバー部分(２本の配線パターン同士が
交差する部分)無しに設計できない場合もあり、クロス
オーバー用として抵抗Ｒ３を必要とする場合、やはり２
段のインバータを付加することになる。すなわち、例え
ば図１０に示すような半導体基板では回路の配線パター
ン部分は通常、アルミで形成されており、これらを直接
クロスオーバーさせるとショートする。そこで回路動作
に特に支障がない場合には、クロスオーバー部分の一方
の配線パターンをジャンパとしてのＰ型拡散抵抗で形成
する。このような抵抗として抵抗Ｒ３が形成される場合
があり、この場合も２段のインバータが必要になるとい
う意味である(但し、Ｎ型拡散抵抗を用いてクロスオー
バーすれば本２項は無視でき、主な理由は１項であ
る)。 また、トランジスタＱ１、Ｑ２も同様の理由により２段
のインバータを形成している。一方、トランジスタＱ
７、Ｑ８については、前段のトランジスタの出力がファ
ンアウト１であるため、２段のインバータを設けていな
い。
【００３４】実施例２．図２はこの発明の２番目の実施
例による半導体集積回路のバイポーラ形のＦ／Ｆ回路の
回路図である。この実施例のＦ／Ｆ回路１０ｂでは、図
１の回路１０ａに対してトランジスタＱ３およびＱ４の
ベースに接続されている２段のインバータをそれぞれ取
り除くことで、素子数の低減を図っている。信号Ｑのラ
インからの出力はファンアウト２であるが、この信号Ｑ
につながるトランジスタＱ４およびＱ９を半導体基板上
に隣接して形成し、順方向電圧ＶFのバラッキを最小限
に抑えることでバランス抵抗をなくし、従って２段のイ
ンバータも必要なく、取り外している。なお、図２の信
号Ｑのラインはファンアウト２であるが、ファンアウト
３以上であっても同様である。
例による半導体集積回路のバイポーラ形のＦ／Ｆ回路の
回路図である。この実施例のＦ／Ｆ回路１０ｂでは、図
１の回路１０ａに対してトランジスタＱ３およびＱ４の
ベースに接続されている２段のインバータをそれぞれ取
り除くことで、素子数の低減を図っている。信号Ｑのラ
インからの出力はファンアウト２であるが、この信号Ｑ
につながるトランジスタＱ４およびＱ９を半導体基板上
に隣接して形成し、順方向電圧ＶFのバラッキを最小限
に抑えることでバランス抵抗をなくし、従って２段のイ
ンバータも必要なく、取り外している。なお、図２の信
号Ｑのラインはファンアウト２であるが、ファンアウト
３以上であっても同様である。
【００３５】実施例３．図３はこの発明の３番目の実施
例による半導体集積回路のバイポーラ形のＦ／Ｆ回路の
回路図である。この実施例のＦ／Ｆ回路１０ｃでは、図
９の従来のＦ／Ｆ回路１０に対し、Ｆ／Ｆ回路のセット
およびリセットの少なくとも一方に直接関わるトランジ
スタＱ３、Ｑ４、Ｑ７、Ｑ８のうち、ベースにＰ型拡散
抵抗Ｒ３、Ｒ５が接続されているトランジスタＱ３、Ｑ
４に、ベース−エミッタ間にトランジスタのターンオン
抑制素子であるコンデンサＣ１、Ｃ２(容量)をそれぞれ
付加している。コンデンサ(バイパスコンデンサ)Ｃ１、
Ｃ２はＭＯＳ型コンデンサ、接合コンデンサ、およびチ
ツ化膜を利用したコンデンサのいずれかを半導体基板に
内蔵するか、或は半導体基板とは別体に形成された外付
けの素子として設けてもよい。これによりノイズによっ
て生ずる電流をコンデンサＣ１、Ｃ２が吸収し、トラン
ジスタＱ３、Ｑ４には流れにくくすることができる。
例による半導体集積回路のバイポーラ形のＦ／Ｆ回路の
回路図である。この実施例のＦ／Ｆ回路１０ｃでは、図
９の従来のＦ／Ｆ回路１０に対し、Ｆ／Ｆ回路のセット
およびリセットの少なくとも一方に直接関わるトランジ
スタＱ３、Ｑ４、Ｑ７、Ｑ８のうち、ベースにＰ型拡散
抵抗Ｒ３、Ｒ５が接続されているトランジスタＱ３、Ｑ
４に、ベース−エミッタ間にトランジスタのターンオン
抑制素子であるコンデンサＣ１、Ｃ２(容量)をそれぞれ
付加している。コンデンサ(バイパスコンデンサ)Ｃ１、
Ｃ２はＭＯＳ型コンデンサ、接合コンデンサ、およびチ
ツ化膜を利用したコンデンサのいずれかを半導体基板に
内蔵するか、或は半導体基板とは別体に形成された外付
けの素子として設けてもよい。これによりノイズによっ
て生ずる電流をコンデンサＣ１、Ｃ２が吸収し、トラン
ジスタＱ３、Ｑ４には流れにくくすることができる。
【００３６】実施例４．図４に示すこの発明の４番目の
実施例によるＦ／Ｆ回路１０ｄでは、図３のＦ／Ｆ回路
１０ｃに対して、トランジスタＱ３、Ｑ４のコレクタ−
ベース間にコンデンサＣ３、Ｃ４を接続したもので、ミ
ラー効果が期待でき、コンデンサの容量が図３の実施例
のものに比べて小さくできる。理論からすれば、例えば
トランジスタＱ３、Ｑ４の電流増幅率ｈFEが１００だと
すると、コンデンサの容量が図３のようにトランジスタ
のベース−エミッタ間に接続するのに比べて１／１００
の容量で済むことになり、従ってコンデンサの占有面積
を小さくできる。
実施例によるＦ／Ｆ回路１０ｄでは、図３のＦ／Ｆ回路
１０ｃに対して、トランジスタＱ３、Ｑ４のコレクタ−
ベース間にコンデンサＣ３、Ｃ４を接続したもので、ミ
ラー効果が期待でき、コンデンサの容量が図３の実施例
のものに比べて小さくできる。理論からすれば、例えば
トランジスタＱ３、Ｑ４の電流増幅率ｈFEが１００だと
すると、コンデンサの容量が図３のようにトランジスタ
のベース−エミッタ間に接続するのに比べて１／１００
の容量で済むことになり、従ってコンデンサの占有面積
を小さくできる。
【００３７】実施例５．図５はこの発明の５番目の実施
例による半導体集積回路のバイポーラ形のＦ／Ｆ回路の
回路図である。この実施例のＦ／Ｆ回路１０ｅでは、図
９の従来のＦ／Ｆ回路１０に対し、トランジスタのター
ンオン抑制素子として、トランジスタＱ３、Ｑ４のベー
スに、該トランジスタのスレシホールドレベルＶthを上
げるためのレベルシフト用ダイオードＤ１、Ｄ２を接続
した。また、レベルシフト用ダイオードＤ３およびＤ４
は、それぞれダイオードＤ１、Ｄ２を付加したことでフ
ァンアウト２のバランスを崩さないために付加したもの
である。これにより、エミッタ接地のトランジスタＱ
３、Ｑ４のスレシホールドレベルＶthを約２倍(通常約
０.６５Ｖを約１.３Ｖにする)にでき、ノイズ耐量の向
上が図れる。
例による半導体集積回路のバイポーラ形のＦ／Ｆ回路の
回路図である。この実施例のＦ／Ｆ回路１０ｅでは、図
９の従来のＦ／Ｆ回路１０に対し、トランジスタのター
ンオン抑制素子として、トランジスタＱ３、Ｑ４のベー
スに、該トランジスタのスレシホールドレベルＶthを上
げるためのレベルシフト用ダイオードＤ１、Ｄ２を接続
した。また、レベルシフト用ダイオードＤ３およびＤ４
は、それぞれダイオードＤ１、Ｄ２を付加したことでフ
ァンアウト２のバランスを崩さないために付加したもの
である。これにより、エミッタ接地のトランジスタＱ
３、Ｑ４のスレシホールドレベルＶthを約２倍(通常約
０.６５Ｖを約１.３Ｖにする)にでき、ノイズ耐量の向
上が図れる。
【００３８】実施例６．図６はこの発明の６番目の実施
例による半導体集積回路のバイポーラ形のＦ／Ｆ回路の
回路図である。この実施例のＦ／Ｆ回路１０ｆでは、図
９の従来のＦ／Ｆ回路１０に対し、トランジスタのター
ンオン抑制素子として、トランジスタＱ３、Ｑ４のベー
ス−エミッタ間にリークカット用抵抗Ｒ７、Ｒ８をそれ
ぞれ付加したもので、ノイズにより生じた電流をトラン
ジスタＱ３、Ｑ４に流れにくくできる。これらのリーク
カット用抵抗Ｒ７、Ｒ８を付加したことで、ファンアウ
ト２のバランスが崩れないように、トランジスタＱ９の
ベース−エミッタ間にもリークカット用抵抗Ｒ９を付加
している。
例による半導体集積回路のバイポーラ形のＦ／Ｆ回路の
回路図である。この実施例のＦ／Ｆ回路１０ｆでは、図
９の従来のＦ／Ｆ回路１０に対し、トランジスタのター
ンオン抑制素子として、トランジスタＱ３、Ｑ４のベー
ス−エミッタ間にリークカット用抵抗Ｒ７、Ｒ８をそれ
ぞれ付加したもので、ノイズにより生じた電流をトラン
ジスタＱ３、Ｑ４に流れにくくできる。これらのリーク
カット用抵抗Ｒ７、Ｒ８を付加したことで、ファンアウ
ト２のバランスが崩れないように、トランジスタＱ９の
ベース−エミッタ間にもリークカット用抵抗Ｒ９を付加
している。
【００３９】実施例７．図７はこの発明の７番目の実施
例による半導体集積回路の半導体基板の、Ｐ型拡散抵抗
が形成されるエピタキシャル層の電源接続用端子(例え
ば図１０のエピタキシャル層３の電源接続用端子３ａ参
照)に接続される電位固定電源２０の回路図である。こ
の実施例では、Ｆ／Ｆ回路は図９のＦ／Ｆ回路１０と同
じ構成をとるが、トランジスタＱ３、Ｑ４のベースに接
続された抵抗Ｒ３、Ｒ５が形成されたエピタキシャル層
(Ｐ型拡散の島)に、電源ＶCCではなく、図７で示す電位
固定用素子である電位固定用ダイオードＤ１０、Ｄ１１
の２個分の順方向電圧(約１.３Ｖ)を電源として使用す
るもので、電源Ｖccの変動に対しても、電位固定電源２
０の電源電圧１.３Ｖは安定し、Ｐ型拡散抵抗のもつ寄
生容量から電流が流れにくくした。なお、電位固定用ダ
イオードの数は２個に限定されるものではなく、必要な
電源電圧にあわせて、例えば３個以上としてもよい。
例による半導体集積回路の半導体基板の、Ｐ型拡散抵抗
が形成されるエピタキシャル層の電源接続用端子(例え
ば図１０のエピタキシャル層３の電源接続用端子３ａ参
照)に接続される電位固定電源２０の回路図である。こ
の実施例では、Ｆ／Ｆ回路は図９のＦ／Ｆ回路１０と同
じ構成をとるが、トランジスタＱ３、Ｑ４のベースに接
続された抵抗Ｒ３、Ｒ５が形成されたエピタキシャル層
(Ｐ型拡散の島)に、電源ＶCCではなく、図７で示す電位
固定用素子である電位固定用ダイオードＤ１０、Ｄ１１
の２個分の順方向電圧(約１.３Ｖ)を電源として使用す
るもので、電源Ｖccの変動に対しても、電位固定電源２
０の電源電圧１.３Ｖは安定し、Ｐ型拡散抵抗のもつ寄
生容量から電流が流れにくくした。なお、電位固定用ダ
イオードの数は２個に限定されるものではなく、必要な
電源電圧にあわせて、例えば３個以上としてもよい。
【００４０】実施例８．図８はこの発明の８番目の実施
例による半導体集積回路のバイポーラ形のＦ／Ｆ回路の
回路図である。この実施例のＦ／Ｆ回路１０ｇでは、図
９の従来のＦ／Ｆ回路１０に対し、ファンアウト２以上
の信号Ｑのバランス抵抗として、抵抗Ｒ１０、Ｒ１１を
トランジスタＱ３、Ｑ４のエミッタ−グランド間に接続
した。また、トランジスタＱ９のエミッタ−グランド間
に接続された抵抗Ｒ１２は、トランジスタＱ４とＱ９の
バランスをとるために付加したものである。またさら
に、トランジスタＱ４のコレクタからトランジスタＱ７
のベースにレベルシフト用ダイオードＤ５を付加し、ト
ランジスタＱ３、Ｑ４のエミッタの電位が浮いた場合
に、次段のトランジスタをオフできないといった不具合
を防いでいる。また、出力端子ＯＵＴに接続されたダイ
オードＤ６も同じ目的のためのものである。
例による半導体集積回路のバイポーラ形のＦ／Ｆ回路の
回路図である。この実施例のＦ／Ｆ回路１０ｇでは、図
９の従来のＦ／Ｆ回路１０に対し、ファンアウト２以上
の信号Ｑのバランス抵抗として、抵抗Ｒ１０、Ｒ１１を
トランジスタＱ３、Ｑ４のエミッタ−グランド間に接続
した。また、トランジスタＱ９のエミッタ−グランド間
に接続された抵抗Ｒ１２は、トランジスタＱ４とＱ９の
バランスをとるために付加したものである。またさら
に、トランジスタＱ４のコレクタからトランジスタＱ７
のベースにレベルシフト用ダイオードＤ５を付加し、ト
ランジスタＱ３、Ｑ４のエミッタの電位が浮いた場合
に、次段のトランジスタをオフできないといった不具合
を防いでいる。また、出力端子ＯＵＴに接続されたダイ
オードＤ６も同じ目的のためのものである。
【００４１】実施例９．この発明の９番目の実施例は以
上の実施例に共通に適用可能であるが、Ｆ／Ｆ回路を直
接セットあるいはリセットするトランジスタに接続され
た定電流源Ｉ3およびＩ6の電流、ひいては該トランジス
タのコレクタ電流の、ノイズによる電流に対する相対差
を大きくすることで、ノイズ耐量の向上を図ることがで
きる。例えば、一般に定電流源Ｉ1〜Ｉ7の電流としては
数十μＡの定電流を使うが、定電流源Ｉ3およびＩ6の電
流を数ｍＡにし、ノイズでトランジスタＱ３などのベー
スに数μＡの電流が供給されてもトランジスタＱ３の電
流増幅率ｈFEが１００程度ならオンできないので、Ｆ／
Ｆ回路の誤動作に至らないで済む。
上の実施例に共通に適用可能であるが、Ｆ／Ｆ回路を直
接セットあるいはリセットするトランジスタに接続され
た定電流源Ｉ3およびＩ6の電流、ひいては該トランジス
タのコレクタ電流の、ノイズによる電流に対する相対差
を大きくすることで、ノイズ耐量の向上を図ることがで
きる。例えば、一般に定電流源Ｉ1〜Ｉ7の電流としては
数十μＡの定電流を使うが、定電流源Ｉ3およびＩ6の電
流を数ｍＡにし、ノイズでトランジスタＱ３などのベー
スに数μＡの電流が供給されてもトランジスタＱ３の電
流増幅率ｈFEが１００程度ならオンできないので、Ｆ／
Ｆ回路の誤動作に至らないで済む。
【００４２】また、この発明は上記実施例に限定される
ものではなく、各実施例の組み合わせも当然可能であ
る。さらに、この発明は特に自動車や二輪車に搭載され
る半導体集積回路に限定されるものではなく、激しいノ
イズの影響を受け易い場所で使用されるフリップフロッ
プ回路を含む半導体集積回路の全てに適用でき、同等の
効果が得られる。
ものではなく、各実施例の組み合わせも当然可能であ
る。さらに、この発明は特に自動車や二輪車に搭載され
る半導体集積回路に限定されるものではなく、激しいノ
イズの影響を受け易い場所で使用されるフリップフロッ
プ回路を含む半導体集積回路の全てに適用でき、同等の
効果が得られる。
【００４３】
【発明の効果】以上のように、この発明によれば、バイ
ポーラ形のＦ／Ｆ回路を含む半導体集積回路において、
Ｆ／Ｆ回路のセットおよびリセットの少なくとも一方を
直接行うトランジスタのベースにＰ型拡散抵抗を接続し
ない構成、あるいはＰ型拡散抵抗のもつ寄与容量からの
ノイズにより生ずる電流で該トランジスタがオンしにく
くする構成としたので、ノイズ耐量が向上した、信頼性
の高い半導体集積回路を提供することが可能となる等の
効果が得られる。
ポーラ形のＦ／Ｆ回路を含む半導体集積回路において、
Ｆ／Ｆ回路のセットおよびリセットの少なくとも一方を
直接行うトランジスタのベースにＰ型拡散抵抗を接続し
ない構成、あるいはＰ型拡散抵抗のもつ寄与容量からの
ノイズにより生ずる電流で該トランジスタがオンしにく
くする構成としたので、ノイズ耐量が向上した、信頼性
の高い半導体集積回路を提供することが可能となる等の
効果が得られる。
【図１】この発明の１番目の実施例による半導体集積回
路のフリップフロップ回路の回路図である。
路のフリップフロップ回路の回路図である。
【図２】この発明の２番目の実施例による半導体集積回
路のフリップフロップ回路の回路図である。
路のフリップフロップ回路の回路図である。
【図３】この発明の３番目の実施例による半導体集積回
路のフリップフロップ回路の回路図である。
路のフリップフロップ回路の回路図である。
【図４】この発明の４番目の実施例による半導体集積回
路のフリップフロップ回路の回路図である。
路のフリップフロップ回路の回路図である。
【図５】この発明の５番目の実施例による半導体集積回
路のフリップフロップ回路の回路図である。
路のフリップフロップ回路の回路図である。
【図６】この発明の６番目の実施例による半導体集積回
路のフリップフロップ回路の回路図である。
路のフリップフロップ回路の回路図である。
【図７】この発明の７番目の実施例による半導体集積回
路の半導体基板のエピタキシャル層の電源として接続さ
れる電位固定電源の回路図である。
路の半導体基板のエピタキシャル層の電源として接続さ
れる電位固定電源の回路図である。
【図８】この発明の８番目の実施例による半導体集積回
路のフリップフロップ回路の回路図である。
路のフリップフロップ回路の回路図である。
【図９】従来のこの種の半導体集積回路のフリップフロ
ップ回路の回路図である。
ップ回路の回路図である。
【図１０】この種の半導体集積回路の半導体基板上のＰ
型拡散抵抗の構造を示す断面図である。
型拡散抵抗の構造を示す断面図である。
【図１１】従来のこの種の半導体集積回路のフリップフ
ロップ回路にノイズによる誤動作が発生する時の電源電
圧とフリップフロップ回路の出力の波形図である。
ロップ回路にノイズによる誤動作が発生する時の電源電
圧とフリップフロップ回路の出力の波形図である。
１０ａ フリップフロップ回路(Ｆ／Ｆ回路) １０ｂ フリップフロップ回路(Ｆ／Ｆ回路) １０ｃ フリップフロップ回路(Ｆ／Ｆ回路) １０ｄ フリップフロップ回路(Ｆ／Ｆ回路) １０ｅ フリップフロップ回路(Ｆ／Ｆ回路) １０ｆ フリップフロップ回路(Ｆ／Ｆ回路) １０ｇ フリップフロップ回路(Ｆ／Ｆ回路) Ｉ1 定電流源 Ｉ2 定電流源 Ｉ3 定電流源 Ｉ4 定電流源 Ｉ5 定電流源 Ｉ6 定電流源 Ｒ１ 抵抗 Ｒ２ 抵抗 Ｒ３ 抵抗 Ｒ４ 抵抗 Ｒ５ 抵抗 Ｒ６ 抵抗 Ｒ７ リークカット用抵抗 Ｒ８ リークカット用抵抗 Ｒ９ リークカット用抵抗 Ｒ１０ 抵抗 Ｒ１１ 抵抗 Ｒ１２ 抵抗 Ｑ１ バイポーラトランジスタ(トランジスタ) Ｑ２ バイポーラトランジスタ(トランジスタ) Ｑ３ バイポーラトランジスタ(トランジスタ) Ｑ４ バイポーラトランジスタ(トランジスタ) Ｑ５ バイポーラトランジスタ(トランジスタ) Ｑ６ バイポーラトランジスタ(トランジスタ) Ｑ７ バイポーラトランジスタ(トランジスタ) Ｑ８ バイポーラトランジスタ(トランジスタ) Ｑ９ バイポーラトランジスタ(トランジスタ) Ｃ１ コンデンサ Ｃ２ コンデンサ Ｃ３ コンデンサ Ｃ４ コンデンサ Ｄ１ レベルシフト用ダイオード Ｄ２ レベルシフト用ダイオード Ｄ３ レベルシフト用ダイオード Ｄ４ レベルシフト用ダイオード Ｄ５ レベルシフト用ダイオード Ｄ６ レベルシフト用ダイオード Ｄ１０ 電位固定用ダイオード Ｄ１２ 電位固定用ダイオード ２０ 電位固定電源
Claims (10)
- 【請求項１】 バイポーラ形のフリップフロップ回路を
含む半導体集積回路において、上記フリップフロップ回
路のセットおよびリセットの少なくとも一方を行うトラ
ンジスタのベースにＰ型拡散抵抗を直接接続しないよう
にし、上記トランジスタのベース電流がノイズにより変
動するのを抑えて誤動作を防止した半導体集積回路。 - 【請求項２】 セットおよびリセットの少なくとも一方
を行う上記トランジスタのベースに、バイポーラトラン
ジスタからなるインバータ回路を２段、直列に接続した
ことを特徴とする請求項１の半導体集積回路。 - 【請求項３】 セットおよびリセットの少なくとも一方
を行う上記トランジスタのうち、ベースに同一信号を受
けるトランジスタを半導体基板上に隣接して形成し、バ
ランス抵抗が不要となるようにした請求項１の半導体集
積回路。 - 【請求項４】 バイポーラ形のフリップフロップ回路を
含む半導体集積回路において、上記フリップフロップ回
路のセットおよびリセットの少なくとも一方を行うトラ
ンジスタに、ターンオンを抑制させるためのターンオン
抑制素子を接続し、上記トランジスタがノイズにより誤
動作を防止した半導体集積回路。 - 【請求項５】 上記ターンオン抑制素子が、上記トラン
ジスタのベース−エミッタ間およびベース−コレクタ間
のいずれかに接続された、ノイズにより生じる電流を吸
収するためのコンデンサである請求項４の半導体集積回
路。 - 【請求項６】 上記ターンオン抑制素子が、エミッタ接
地の上記トランジスタのベースに接続された、該トラン
ジスタのスレシホールドレベルを上げるためのレベルシ
フト用ダイオードであり、上記トランジスタのノイズ耐
量を向上させた請求項４の半導体集積回路。 - 【請求項７】 上記ターンオン抑制素子が、上記トラン
ジスタのベース−エミッタ間に接続された、ノイズによ
り生じた電流をトランジスタに流れにくくするためのリ
ークカット用抵抗である請求項４の半導体集積回路。 - 【請求項８】 バイポーラ形のフリップフロップ回路を
含む半導体集積回路において、半導体基板上の、上記フ
リップフロップ回路の抵抗がＰ型拡散抵抗として形成さ
れるＮ型のエピタキシャル層の電源接続用端子に電位固
定電源を接続し、ノイズによる電源の変動に対して上記
エピタキシャル層の電圧を安定させ、上記Ｐ型拡散抵抗
のもつ寄生容量から電流が流れにくくした半導体集積回
路。 - 【請求項９】 バイポーラ形のフリップフロップ回路を
含む半導体集積回路において、複数のトランジスタに均
等に信号を供給するためのバランス抵抗がトランジスタ
のエミッタ−グランド間に接続され、またエミッタから
の出力にレベルシフト用トランジスタを接続し、エミッ
タ電位が浮いても次段を確実にオフできるようにした半
導体集積回路。 - 【請求項１０】 上記フリップフロップ回路のセットお
よびリセットの少なくとも一方を行うトランジスタのコ
レクタに流す電流のノイズによる電流との相対差を大き
くし、該トランジスタのノイズ耐量を向上させた請求項
１〜９の半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5237864A JPH0795015A (ja) | 1993-09-24 | 1993-09-24 | 半導体集積回路 |
| US08/307,464 US5541544A (en) | 1993-09-24 | 1994-09-19 | Bipolar flip-flop circuit with improved noise immunity |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5237864A JPH0795015A (ja) | 1993-09-24 | 1993-09-24 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0795015A true JPH0795015A (ja) | 1995-04-07 |
Family
ID=17021554
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5237864A Pending JPH0795015A (ja) | 1993-09-24 | 1993-09-24 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5541544A (ja) |
| JP (1) | JPH0795015A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5912576A (en) * | 1997-03-21 | 1999-06-15 | Alliedsignal Inc. | Clocked register |
| JP3629939B2 (ja) * | 1998-03-18 | 2005-03-16 | セイコーエプソン株式会社 | トランジスタ回路、表示パネル及び電子機器 |
| US7333156B2 (en) * | 1999-08-26 | 2008-02-19 | Canadian Space Agency | Sequential colour visual telepresence system |
| US6535042B1 (en) * | 2000-02-22 | 2003-03-18 | Linear Technology Corporation | High-speed, current-driven latch |
| DE602004026760D1 (de) * | 2003-10-23 | 2010-06-02 | Nxp Bv | Frequenzteiler |
| CN116829963A (zh) * | 2020-09-17 | 2023-09-29 | 浙江吉利控股集团有限公司 | 一种自锁检测电路、装置及控制方法 |
Family Cites Families (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3066231A (en) * | 1958-07-30 | 1962-11-27 | Ibm | Flip-flop circuit having pulse-forming networks in the cross-coupling paths |
| US3430070A (en) * | 1965-02-17 | 1969-02-25 | Honeywell Inc | Flip-flop circuit |
| US3731119A (en) * | 1969-05-27 | 1973-05-01 | Us Air Force | State retention circuit for radiation hardened flip flop |
| US3700930A (en) * | 1971-04-23 | 1972-10-24 | Us Army | Radiation hardened r-l flip-flop circuit |
| US3818462A (en) * | 1973-06-04 | 1974-06-18 | Sprague Electric Co | Noise immune i.c. memory cell |
| US3914622A (en) * | 1974-02-08 | 1975-10-21 | Fairchild Camera Instr Co | Latch circuit with noise suppression |
| US4785341A (en) * | 1979-06-29 | 1988-11-15 | International Business Machines Corporation | Interconnection of opposite conductivity type semiconductor regions |
| US5144158A (en) * | 1984-11-19 | 1992-09-01 | Fujitsu Limited | ECL latch circuit having a noise resistance circuit in only one feedback path |
| US4868420A (en) * | 1985-01-23 | 1989-09-19 | Hitachi, Ltd. | Flip-flop circuit |
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| JP2845869B2 (ja) * | 1985-03-25 | 1999-01-13 | 株式会社日立製作所 | 半導体集積回路装置 |
| DE3684214D1 (de) * | 1985-09-30 | 1992-04-16 | Honeywell Inc | Strahlungsfeste speicherzelle. |
| JPH0666655B2 (ja) * | 1987-03-31 | 1994-08-24 | 日本電気株式会社 | Ｅｃｌ集積回路 |
| US4791315A (en) * | 1987-06-04 | 1988-12-13 | Cherry Semiconductor Corporation | Cross-coupled latch |
| JPH0226123A (ja) * | 1988-07-14 | 1990-01-29 | Nec Corp | ＧａＡｓ半導体集積回路 |
| US4996445A (en) * | 1989-07-13 | 1991-02-26 | Honeywell Inc. | Disturbance resistant data storage circuit |
| FR2651881B1 (fr) * | 1989-09-12 | 1994-01-07 | Sgs Thomson Microelectronics Sa | Circuit de detection de seuil de temperature. |
| JP2751489B2 (ja) * | 1989-11-21 | 1998-05-18 | 株式会社ノーリツ | 液体燃料燃焼装置 |
| JPH05199080A (ja) * | 1992-01-17 | 1993-08-06 | Sony Corp | 相補型論理回路 |
| JPH066186A (ja) * | 1992-06-18 | 1994-01-14 | Nec Corp | ラッチ回路 |
-
1993
- 1993-09-24 JP JP5237864A patent/JPH0795015A/ja active Pending
-
1994
- 1994-09-19 US US08/307,464 patent/US5541544A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5541544A (en) | 1996-07-30 |
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