JPH066186A - ラッチ回路 - Google Patents
ラッチ回路Info
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- JPH066186A JPH066186A JP4159074A JP15907492A JPH066186A JP H066186 A JPH066186 A JP H066186A JP 4159074 A JP4159074 A JP 4159074A JP 15907492 A JP15907492 A JP 15907492A JP H066186 A JPH066186 A JP H066186A
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- latch circuit
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- supply terminal
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Abstract
(57)【要約】
【目的】クロックドインバータ２段で構成されるラッチ
回路において、クロック信号の波形のなまりによるデー
タ突き抜け現象を防止する。 【構成】１段目のクロックドインバターの出力端（節点
３）に近い方のＰＭＯＳトランジスタＰ２とＮＭＯＳト
ランジスタＮ２に入力信号ＩＮを入力し、電源端子１お
よび接地端子２に近い方のＰＭＯＳトランジスタＰ１と
ＮＭＯＳトランジスタＮ１にクロック信号φ，▽φをそ
れぞれ入力する。
回路において、クロック信号の波形のなまりによるデー
タ突き抜け現象を防止する。 【構成】１段目のクロックドインバターの出力端（節点
３）に近い方のＰＭＯＳトランジスタＰ２とＮＭＯＳト
ランジスタＮ２に入力信号ＩＮを入力し、電源端子１お
よび接地端子２に近い方のＰＭＯＳトランジスタＰ１と
ＮＭＯＳトランジスタＮ１にクロック信号φ，▽φをそ
れぞれ入力する。
Description
【０００１】
【産業上の利用分野】本発明はラッチ回路に関し、特
に、ＭＯＳ電界効果トランジスタを用いたＤタイプフリ
ップフロップ型のラッチ回路に関する。
に、ＭＯＳ電界効果トランジスタを用いたＤタイプフリ
ップフロップ型のラッチ回路に関する。
【０００２】
【従来の技術】この種の従来のラッチ回路の一例の回路
図を図４に示す。図４を参照すると、このラッチ回路
は、クロックドインバータを２段直列に接続した構成と
なっている。図４において、Ｐ１，Ｐ２，Ｐ３，Ｐ４は
Ｐチャネル型ＭＯＳ電界効果トランジスタ（以後、ＰＭ
ＯＳトランジスタと記す）である。Ｎ１，Ｎ２，Ｎ３，
Ｎ４はＮチャネル型ＭＯＳ電界効果トランジスタ（以
後、ＮＭＯＳトランジスタと記す）である。また、ＶDD
は高位電源端子１の電位を示し、ＶSSは接地端子２の電
位を示す。φ，▽φ（▽は、反転を示す上バーの代用。
以下同じ）は、互いに反転関係にあるクロック信号であ
る。
図を図４に示す。図４を参照すると、このラッチ回路
は、クロックドインバータを２段直列に接続した構成と
なっている。図４において、Ｐ１，Ｐ２，Ｐ３，Ｐ４は
Ｐチャネル型ＭＯＳ電界効果トランジスタ（以後、ＰＭ
ＯＳトランジスタと記す）である。Ｎ１，Ｎ２，Ｎ３，
Ｎ４はＮチャネル型ＭＯＳ電界効果トランジスタ（以
後、ＮＭＯＳトランジスタと記す）である。また、ＶDD
は高位電源端子１の電位を示し、ＶSSは接地端子２の電
位を示す。φ，▽φ（▽は、反転を示す上バーの代用。
以下同じ）は、互いに反転関係にあるクロック信号であ
る。
【０００３】ここで、このラッチ回路を構成するそれお
れのＰＭＯＳトランジスタおよびＮＭＯＳトランジスタ
は、通常、しきい値電圧が回路に供給される電源電圧に
比較して十分低くなるように構成されている。このラッ
チ回路は、クロック信号φ，▽φの位相が、正確に反転
関係にない場合でも誤動作しないという特長を持ってい
る。
れのＰＭＯＳトランジスタおよびＮＭＯＳトランジスタ
は、通常、しきい値電圧が回路に供給される電源電圧に
比較して十分低くなるように構成されている。このラッ
チ回路は、クロック信号φ，▽φの位相が、正確に反転
関係にない場合でも誤動作しないという特長を持ってい
る。
【０００４】
【発明が解決しようとする課題】上述した従来のラッチ
回路では、クロック信号φの立ち上り時間またはクロッ
ク信号▽φの立ち下り時間が大きい場合、即ち、クロッ
ク信号の変化がなだらかな場合に、入力信号ＩＮが出力
側に抜ける（ラッチされない）という現象が起りやす
い。以下にその誤動作について、図４および図１（ｂ）
を用いて説明する。図１（ｂ）は、ラッチ回路の動作時
における各信号の波形を示すタイミングチャートであ
る。図１（ｂ）において、いま、出力信号ＯＵＴがロ
ウ、節点３の電位Ｖ3 がハイ、入力信号ＩＮがハイの状
態で、クロック信号φがロウからハイに変化する場合を
考える。ＮＭＯＳトランジスタＮ１はすでにオンしてい
る。クロック信号φがＮＭＯＳトランジスタＮ２のしき
い値ＶTNを超えたとき、すなわち時刻ｔ1 からＮＭＯＳ
トランジスタＮ２がオンするので、節点３にある電荷が
ディスチャージされ、電位Ｖ3 が図１（ｂ）中にで示
すように低下し始める。この節点３の電位Ｖ3 がＰＭＯ
ＳトランジスタＰ３のしきい値分だけ電位ＶDDより低下
した時、ＰＭＯＳトランジスタＰ３がオンする。これが
時刻ｔ2 である。
回路では、クロック信号φの立ち上り時間またはクロッ
ク信号▽φの立ち下り時間が大きい場合、即ち、クロッ
ク信号の変化がなだらかな場合に、入力信号ＩＮが出力
側に抜ける（ラッチされない）という現象が起りやす
い。以下にその誤動作について、図４および図１（ｂ）
を用いて説明する。図１（ｂ）は、ラッチ回路の動作時
における各信号の波形を示すタイミングチャートであ
る。図１（ｂ）において、いま、出力信号ＯＵＴがロ
ウ、節点３の電位Ｖ3 がハイ、入力信号ＩＮがハイの状
態で、クロック信号φがロウからハイに変化する場合を
考える。ＮＭＯＳトランジスタＮ１はすでにオンしてい
る。クロック信号φがＮＭＯＳトランジスタＮ２のしき
い値ＶTNを超えたとき、すなわち時刻ｔ1 からＮＭＯＳ
トランジスタＮ２がオンするので、節点３にある電荷が
ディスチャージされ、電位Ｖ3 が図１（ｂ）中にで示
すように低下し始める。この節点３の電位Ｖ3 がＰＭＯ
ＳトランジスタＰ３のしきい値分だけ電位ＶDDより低下
した時、ＰＭＯＳトランジスタＰ３がオンする。これが
時刻ｔ2 である。
【０００５】一方、ＰＭＯＳトランジスタＰ４は、クロ
ック信号φが電位ＶDDよりそのしきい値分だけ低下した
電位になるまで、すなわち時刻ｔ4 までオンしているの
で、このラッチ回路の出力信号ＯＵＴは、図１（ｂ）中
にで示すように、電位が上昇する。このラッチ回路の
出力はダイナミック保持型であるので、一度上昇した電
位が能動的に回復することはない。
ック信号φが電位ＶDDよりそのしきい値分だけ低下した
電位になるまで、すなわち時刻ｔ4 までオンしているの
で、このラッチ回路の出力信号ＯＵＴは、図１（ｂ）中
にで示すように、電位が上昇する。このラッチ回路の
出力はダイナミック保持型であるので、一度上昇した電
位が能動的に回復することはない。
【０００６】したがって、この出力信号ＯＵＴの電位上
昇が次段の回路（図示せず）の論理しきい値を超えると
誤動作が起る。又、たとえ次段の論理しきい値を超えな
くとも、回路構成によっては、トランジスタのしきい値
を超えただけで貫通電流が流れてしまう。
昇が次段の回路（図示せず）の論理しきい値を超えると
誤動作が起る。又、たとえ次段の論理しきい値を超えな
くとも、回路構成によっては、トランジスタのしきい値
を超えただけで貫通電流が流れてしまう。
【０００７】以上、クロック信号φがロウからハイに変
化する場合を例にとって説明したが、出力信号ＯＵＴが
ハイ、節点３の電位Ｖ3 がロウ、入力信号ＩＮがロウの
状態で、クロック信号▽φがハイからロウに変化する場
合にも同様のデータ突き抜け現象が起りやすい。
化する場合を例にとって説明したが、出力信号ＯＵＴが
ハイ、節点３の電位Ｖ3 がロウ、入力信号ＩＮがロウの
状態で、クロック信号▽φがハイからロウに変化する場
合にも同様のデータ突き抜け現象が起りやすい。
【０００８】本発明は、上述のような従来のラッチ回路
における問題点に鑑みてなされたものであって、クロッ
ク信号の波形なまりに起因するデータ突き抜け現象の起
り難い、動作の確実なラッチ回路を提供することを目的
とする。
における問題点に鑑みてなされたものであって、クロッ
ク信号の波形なまりに起因するデータ突き抜け現象の起
り難い、動作の確実なラッチ回路を提供することを目的
とする。
【０００９】
【課題を解決するための手段】本発明のラッチ回路は、
第１の電源端子と出力端との間に第１導電型ＭＯＳトラ
ンジスタを２つ以上直列に接続し、第２の電源端子と前
記出力端との間に第２の導電型ＭＯＳトランジスタを２
つ以上直列に接続してなる出力保持状態のある反転回路
を少なくとも２つ以上直列に接続して構成されるＤタイ
プフリップフロップ型のラッチ回路において、少なくと
も、前段の前記反転回路の前記出力端に近い第１および
第２それぞれの導電型ＭＯＳトランジスタのゲートに外
部からの入力信号を入力し、電源端子に近い方の第１お
よび第２それぞれの導電型ＭＯＳトランジスタのゲート
に互いに反転関係のクロック信号を入力する構成となっ
ている。
第１の電源端子と出力端との間に第１導電型ＭＯＳトラ
ンジスタを２つ以上直列に接続し、第２の電源端子と前
記出力端との間に第２の導電型ＭＯＳトランジスタを２
つ以上直列に接続してなる出力保持状態のある反転回路
を少なくとも２つ以上直列に接続して構成されるＤタイ
プフリップフロップ型のラッチ回路において、少なくと
も、前段の前記反転回路の前記出力端に近い第１および
第２それぞれの導電型ＭＯＳトランジスタのゲートに外
部からの入力信号を入力し、電源端子に近い方の第１お
よび第２それぞれの導電型ＭＯＳトランジスタのゲート
に互いに反転関係のクロック信号を入力する構成となっ
ている。
【００１０】又、本発明のラッチ回路は少なくとも、ク
ロック信号が入力される第１導電型ＭＯＳ電界効果トラ
ンジスタおよび第２導電型ＭＯＳ電界効果トランジスタ
は、第１導電型のＭＯＳ電界効果トランジスタのしきい
値電圧の絶対値と第２導電型のＭＯＳ電界効果トランジ
スタのしきい値電圧の絶対値との和が、第１の電源端子
と第２の電源端子の電位差の絶対値以上に設定されてい
る。
ロック信号が入力される第１導電型ＭＯＳ電界効果トラ
ンジスタおよび第２導電型ＭＯＳ電界効果トランジスタ
は、第１導電型のＭＯＳ電界効果トランジスタのしきい
値電圧の絶対値と第２導電型のＭＯＳ電界効果トランジ
スタのしきい値電圧の絶対値との和が、第１の電源端子
と第２の電源端子の電位差の絶対値以上に設定されてい
る。
【００１１】
【実施例】次に本発明の好適な実施例について図面を参
照して説明する。図１（ａ）は本発明の第１の実施例の
回路図である。図１（ａ）を参照すると、本実施例で
は、１段目のクロックインバータはＭＯＳトランジスタ
Ｐ１及びＰ２並びにＮＭＯＳトランジスタＮ１及びＮ２
から構成されている。入力信号ＩＮがＰＭＯＳトランジ
スタＰ２とＮＭＯＳトランジスタＮ２のゲートに入力さ
れる。クロック信号φは、ＮＭＯＳトランジスタＮ１の
ゲートに入力され、クロック信号▽φは、ＰＭＯＳトラ
ンジスタＰ１のゲートに入力されている。出力端は節点
３で、ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジス
タＮ２のドレインが接続されている。
照して説明する。図１（ａ）は本発明の第１の実施例の
回路図である。図１（ａ）を参照すると、本実施例で
は、１段目のクロックインバータはＭＯＳトランジスタ
Ｐ１及びＰ２並びにＮＭＯＳトランジスタＮ１及びＮ２
から構成されている。入力信号ＩＮがＰＭＯＳトランジ
スタＰ２とＮＭＯＳトランジスタＮ２のゲートに入力さ
れる。クロック信号φは、ＮＭＯＳトランジスタＮ１の
ゲートに入力され、クロック信号▽φは、ＰＭＯＳトラ
ンジスタＰ１のゲートに入力されている。出力端は節点
３で、ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジス
タＮ２のドレインが接続されている。
【００１２】２段目のクロックドインバータは、ＰＭＯ
ＳトランジスタＰ３およびＰ４並びにＮＭＯＳトランジ
スタＮ３およびＮ４から構成されている。入力端は節点
３で、ＰＭＯＳトランジスタＰ３とＮＭＯＳトランジス
タＮ３のゲートが接続されている。ＰＭＯＳトランジス
タＰ４のゲートにはクロック信号φが入力され、ＮＭＯ
ＳトランジスタＮ４のゲートにはクロック信号▽φが入
力されている。出力信号ＯＵＴはＰＭＯＳトランジスタ
Ｐ４とＮＭＯＳトランジスタＮ４の共通のドレインから
取り出される。
ＳトランジスタＰ３およびＰ４並びにＮＭＯＳトランジ
スタＮ３およびＮ４から構成されている。入力端は節点
３で、ＰＭＯＳトランジスタＰ３とＮＭＯＳトランジス
タＮ３のゲートが接続されている。ＰＭＯＳトランジス
タＰ４のゲートにはクロック信号φが入力され、ＮＭＯ
ＳトランジスタＮ４のゲートにはクロック信号▽φが入
力されている。出力信号ＯＵＴはＰＭＯＳトランジスタ
Ｐ４とＮＭＯＳトランジスタＮ４の共通のドレインから
取り出される。
【００１３】本実施例の回路構成によれば、１段目のク
ロックドインバータの出力Ｖ3 の変化は、ＮＭＯＳトラ
ンジスタＮ２のソース・ドレイン容量をもディスチャー
ジする必要から、図１（ｂ）中にで示すとおり遅くな
る。したがって、ＰＭＯＳトランジスタＰ３がオンする
時刻（ｔ3 ）が遅くなり、図１（ｂ）中にで示すよう
に、出力信号ＯＵＴの電位が上昇する度合が、従来のラ
ッチ回路におけるよりも少なくなる。
ロックドインバータの出力Ｖ3 の変化は、ＮＭＯＳトラ
ンジスタＮ２のソース・ドレイン容量をもディスチャー
ジする必要から、図１（ｂ）中にで示すとおり遅くな
る。したがって、ＰＭＯＳトランジスタＰ３がオンする
時刻（ｔ3 ）が遅くなり、図１（ｂ）中にで示すよう
に、出力信号ＯＵＴの電位が上昇する度合が、従来のラ
ッチ回路におけるよりも少なくなる。
【００１４】図２に、本発明の第２の実施例の回路図を
示す。図２を参照すると、本実施例と第１の実施例との
相異は、１段目のクロックドインバータの出力端（節点
３）と２段目のクロックドインバータの入力端との間に
２段のインバータを挿入したことである。この２段のイ
ンバータにより、第１段目のクロックドインバータから
第２段目のクロックドインバータへの信号伝達を遅延さ
せているので、より確実にデータ突き抜け現象による誤
動作を防止することができる。本実施例では、従来のラ
ッチ回路に同様のインバータ２段を挿入した構成に比較
しても、１段目のクロックドインバータの容量が増加し
ている分より確実に誤動作を防止することができる。
示す。図２を参照すると、本実施例と第１の実施例との
相異は、１段目のクロックドインバータの出力端（節点
３）と２段目のクロックドインバータの入力端との間に
２段のインバータを挿入したことである。この２段のイ
ンバータにより、第１段目のクロックドインバータから
第２段目のクロックドインバータへの信号伝達を遅延さ
せているので、より確実にデータ突き抜け現象による誤
動作を防止することができる。本実施例では、従来のラ
ッチ回路に同様のインバータ２段を挿入した構成に比較
しても、１段目のクロックドインバータの容量が増加し
ている分より確実に誤動作を防止することができる。
【００１５】図４に示されるラッチ回路において、第１
段目のクロックドインバータのＭＯＳトランジスタ（例
えば、ＮＭＯＳトランジスタＮ２）と第２段目のクロッ
クドインバータのＭＯＳトランジスタ（例えば、ＰＭＯ
ＳトランジスタＰ３）のオンするタイミングをずらすた
めの構成は、上に述べた第１の実施例および第２の実施
例の構成に限られるものではない。以下に述べる第３の
実施例のように、ラッチ回路の回路接続を、図４に示す
従来のラッチ回路の回路接続と同一にしておいて、これ
を構成する各ＭＯＳトランジスタのしきい値電圧を変え
ることによっても、ＮＭＯＳトランジスタとＰＭＯＳト
ランジスタの状態変化のタイミングをずらすことができ
る。
段目のクロックドインバータのＭＯＳトランジスタ（例
えば、ＮＭＯＳトランジスタＮ２）と第２段目のクロッ
クドインバータのＭＯＳトランジスタ（例えば、ＰＭＯ
ＳトランジスタＰ３）のオンするタイミングをずらすた
めの構成は、上に述べた第１の実施例および第２の実施
例の構成に限られるものではない。以下に述べる第３の
実施例のように、ラッチ回路の回路接続を、図４に示す
従来のラッチ回路の回路接続と同一にしておいて、これ
を構成する各ＭＯＳトランジスタのしきい値電圧を変え
ることによっても、ＮＭＯＳトランジスタとＰＭＯＳト
ランジスタの状態変化のタイミングをずらすことができ
る。
【００１６】第３の実施例では、図４に示されるラッチ
回路において、ＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ
３，Ｐ４のしきい値の絶対値と、ＮＭＯＳトランジスタ
Ｎ１，Ｎ２，Ｎ３，Ｎ４のしきい値の絶対値とを、それ
ぞれ、｜ＶDD−ＶSS｜／２となるようにする。このよう
に構成されたラッチ回路の動作時における各信号のタイ
ミングチャートを図３に示す。図３を参照すると、本実
施例では、クロック信号φの電位がＶDD／２に達した
時、即ち、時刻ｔ1 から、ＮＭＯＳトランジスタＮ２が
オンし始め、第１段目のクロックドインバータの出力Ｖ
3 （節点３の電位）が低下し始める。そして、この出力
Ｖ3 の電位がＶDD／２になった時、即ち、時刻ｔ2 にな
った時、ＰＭＯＳトランジスタＰ３がオンする。しか
し、この時すでに、ＰＭＯＳトランジスタＰ４が時刻ｔ
1 でオフしているので、出力信号ＯＵＴの電位が上昇す
ることはない。
回路において、ＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ
３，Ｐ４のしきい値の絶対値と、ＮＭＯＳトランジスタ
Ｎ１，Ｎ２，Ｎ３，Ｎ４のしきい値の絶対値とを、それ
ぞれ、｜ＶDD−ＶSS｜／２となるようにする。このよう
に構成されたラッチ回路の動作時における各信号のタイ
ミングチャートを図３に示す。図３を参照すると、本実
施例では、クロック信号φの電位がＶDD／２に達した
時、即ち、時刻ｔ1 から、ＮＭＯＳトランジスタＮ２が
オンし始め、第１段目のクロックドインバータの出力Ｖ
3 （節点３の電位）が低下し始める。そして、この出力
Ｖ3 の電位がＶDD／２になった時、即ち、時刻ｔ2 にな
った時、ＰＭＯＳトランジスタＰ３がオンする。しか
し、この時すでに、ＰＭＯＳトランジスタＰ４が時刻ｔ
1 でオフしているので、出力信号ＯＵＴの電位が上昇す
ることはない。
【００１７】尚、本実施例では、ラッチ回路を形成する
全てのＰＭＯＳトランジスタおよびＮＭＯＳトランジス
タのしきい値の絶対値が、｜ＶDD−ＶSS｜／２である場
合について説明したが、クロック信号φまたは▽φがゲ
ートに入力されるトランジスタ（図４におけるＮＭＯＳ
トランジスタＮ２とＰＭＯＳトランジスタＰ４およびＰ
ＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ４）
に限って、それらのしきい値の絶対値を｜ＶDD−ＶSS｜
／２になるようにしても、本実施例と同様の効果が得ら
れる。
全てのＰＭＯＳトランジスタおよびＮＭＯＳトランジス
タのしきい値の絶対値が、｜ＶDD−ＶSS｜／２である場
合について説明したが、クロック信号φまたは▽φがゲ
ートに入力されるトランジスタ（図４におけるＮＭＯＳ
トランジスタＮ２とＰＭＯＳトランジスタＰ４およびＰ
ＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ４）
に限って、それらのしきい値の絶対値を｜ＶDD−ＶSS｜
／２になるようにしても、本実施例と同様の効果が得ら
れる。
【００１８】
【発明の効果】以上説明したように、本発明は、１段目
のクロックドインバータの出力端に近い方のＭＯＳトラ
ンジスタに入力信号を入力し、電源端子に近い方のＭＯ
Ｓトランジスタにクロック信号をそれぞれ入力している
ので、出力容量が増大し、２段目のクロックドインバー
タの出力端、すなわちラッチ回路の出力端子の電位が、
本来あるべき値より上昇したり下降したりするのを緩和
し、データ突き抜けを防ぐことができるという効果を有
する。
のクロックドインバータの出力端に近い方のＭＯＳトラ
ンジスタに入力信号を入力し、電源端子に近い方のＭＯ
Ｓトランジスタにクロック信号をそれぞれ入力している
ので、出力容量が増大し、２段目のクロックドインバー
タの出力端、すなわちラッチ回路の出力端子の電位が、
本来あるべき値より上昇したり下降したりするのを緩和
し、データ突き抜けを防ぐことができるという効果を有
する。
【００１９】又、本発明は、ラッチを構成する相対する
ＭＯＳトランジスタのしきい値の絶対値の和が回路の電
源電圧よりも大きいかあるいは等しくすることにより、
入力信号が出力に抜け、ラッチされないという現象を防
ぐ効果を有する。
ＭＯＳトランジスタのしきい値の絶対値の和が回路の電
源電圧よりも大きいかあるいは等しくすることにより、
入力信号が出力に抜け、ラッチされないという現象を防
ぐ効果を有する。
【００２０】本発明を、特に大規模な集積回路に用いる
と、クロック信号波形が配線の引き回しなどによってな
まった場合でも、次段の回路の誤動作が起り難いので、
その効果は著しい。
と、クロック信号波形が配線の引き回しなどによってな
まった場合でも、次段の回路の誤動作が起り難いので、
その効果は著しい。
【図１】分図（ａ）は、本発明の第１の実施例の回路図
である。分図（ｂ）は、ラッチ回路の動作時における各
信号の波形を示すタイミングチャート図である。
である。分図（ｂ）は、ラッチ回路の動作時における各
信号の波形を示すタイミングチャート図である。
【図２】本発明の第２の実施例の回路図である。
【図３】本発明の第３の実施例の動作時における各信号
の波形を示すタイミングチャート図である。
の波形を示すタイミングチャート図である。
【図４】従来のラッチ回路の一例の回路図である。
１ 高位電源端子 ２ 接地端子 ３ 節点
Claims (2)
- 【請求項１】 第１の電源端子と出力端との間に第１導
電型ＭＯＳトランジスタを２つ以上直列に接続し、第２
の電源端子と前記出力端との間に第２の導電型ＭＯＳト
ランジスタを２つ以上直列に接続してなる出力保持状態
のある反転回路を少なくとも２つ以上直列に接続して構
成されるＤタイプフリップフロップ型のラッチ回路にお
いて、 少なくとも、前段の前記反転回路の前記出力端に近い第
１および第２それぞれの導電型ＭＯＳトランジスタのゲ
ートに外部からの入力信号を入力し、 電源端子に近い方の第１および第２それぞれの導電型Ｍ
ＯＳトランジスタのゲートに互いに反転関係のクロック
信号を入力することを特徴とするラッチ回路。 - 【請求項２】 第１の電源端子と出力端との間に第１導
電型ＭＯＳトランジスタを２つ以上直列に接続し、第２
の電源端子と前記出力端との間に第２の導電型ＭＯＳト
ランジスタを２つ以上直列に接続してなる出力保持状態
のある反転回路を少なくとも２つ以上直列に接続して構
成されるＤタイプフリップフロップ型のラッチ回路にお
いて、 少なくとも、クロック信号が入力される第１導電型ＭＯ
Ｓ電界効果トランジスタおよび第２導電型ＭＯＳ電界効
果トランジスタは、第１導電型のＭＯＳ電界効果トラン
ジスタのしきい値電圧の絶対値と第２導電型のＭＯＳ電
界効果トランジスタのしきい値電圧の絶対値との和が、
第１の電源端子と第２の電源端子の電位差の絶対値以上
に設定されていることを特徴とするＤタイプフリップフ
ロップ型のラッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4159074A JPH066186A (ja) | 1992-06-18 | 1992-06-18 | ラッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4159074A JPH066186A (ja) | 1992-06-18 | 1992-06-18 | ラッチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH066186A true JPH066186A (ja) | 1994-01-14 |
Family
ID=15685654
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4159074A Withdrawn JPH066186A (ja) | 1992-06-18 | 1992-06-18 | ラッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH066186A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5541544A (en) * | 1993-09-24 | 1996-07-30 | Mitsubishi Denki Kabushiki Kaisha | Bipolar flip-flop circuit with improved noise immunity |
| JP2006333105A (ja) * | 2005-05-26 | 2006-12-07 | Toshiba Microelectronics Corp | データラッチ回路およびそれを用いた液晶表示装置 |
| JP2009105967A (ja) * | 2009-02-06 | 2009-05-14 | Japan Aerospace Exploration Agency | シングルイベント耐性のラッチ回路 |
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1992
- 1992-06-18 JP JP4159074A patent/JPH066186A/ja not_active Withdrawn
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