JP3713881B2 - 半導体集積回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路に関するものであり、特に半導体集積回路の入力端子に外部から印加される上向きノイズおよび下向きノイズを除去し、内部回路に伝達されないようにするノイズ除去回路に関するものである。
【０００２】
【従来の技術】
半導体集積回路に対して外部から入力端子にごく短い幅のパルスがノイズとして入力され、誤動作を引き起こす場合がある。この問題を避けるため、入力端子に印加されるごく短時間のパルスを内部回路に伝達しないようにするノイズ除去回路が使用される。
【０００３】
この種のノイズ除去回路は、入力信号を遅延する遅延素子を設け、入力信号とその遅延信号が論理的に一致した場合に限って、その入力信号に応じたハイレベルまたはローレベルの出力信号を出力し、両者が不一致の間は出力を高インピーダンス状態にし、ラッチ回路で以前の状態を保持するよう構成される。この構成によって、遅延素子の遅延時間よりも短い短時間のパルスが入力しても、出力は一時的に高インピーダンス状態になるのみであり、レベル変化は生じない。したがって、入力信号に乗った短時間のノイズパルスが内部回路まで伝達されず、ノイズが除去されたことになる。
【０００４】
従来のノイズ除去回路では、入力信号を遅延するための回路が１系統のみであり、上向きのノイズパルスに対しても、下向きのノイズパルスに対しても、この１系統の遅延回路を用いてノイズの除去を行うのが一般的であった。
【０００５】
ただし、上向きのノイズを除去するための遅延回路と下向きのノイズを除去するための遅延回路がそれぞれ別個に設けられる場合もある。特開平６−２１６７２３号公報にはこのような例が示されている。
【０００６】
以下、図３を用いて、このような従来のノイズ除去回路を用いた半導体集積回路について説明する。図中、Ａは外部入力端子、１１はノイズ除去回路、１２はラッチ回路、１３は内部回路である。ここでｅ、ｆ、ｇ、ｈ、ｉ、ｊはノイズ除去回路１１の内部ノード、ＩＶ５は入力端子からの信号のレベルを反転して伝達するＣＭＯＳインバータ回路、Ｐ３は内部ノードｅが入力されているｐチャンネルＭＯＳ型トランジスタ、Ｃ２はコンデンサであり、電源と内部ノードｅの間に直列接続され挿入されている。Ｎ３は内部ノードｅが入力されているｎチャンネルＭＯＳ型トランジスタ、Ｃ３はコンデンサであり、接地電源と内部ノードｅの間に直列接続され挿入されている。Ｐ４、Ｐ５は電源と内部ノードｉの間に直列接続され挿入されているｐチャンネルＭＯＳ型トランジスタであり、Ｐ４には内部ノードｇが、Ｐ５には内部ノードｈが入力している。Ｎ４，Ｎ５は接地電源と内部ノードｉの間に直列接続され挿入されているｎチャンネルＭＯＳ型トランジスタであり、Ｎ４には内部ノードｆが、Ｎ５には内部ノードｈが入力している。ここでｐチャンネルＭＯＳ型トランジスタＰ４、Ｐ５及び、ｎチャンネルＭＯＳ型トランジスタＮ４、Ｎ５は波形整形回路を構成している。ＩＶ６、ＩＶ７はＣＯＭＳインバータであり、ＩＶ７はＣＭＯＳインバータＩＶ６の出力ノードｊと入力ノードｉの間に帰還接続されている。
【０００７】
以上のように構成された半導体集積回路について、図３及び、図４を参照しながら説明する。
【０００８】
図４は図３の回路における主要信号の動作波形を示す。Ｔ１の期間において、内部ノードｅは”Ｈ”レベルである場合を示している。この場合、ｐチャンネルＭＯＳ型トランジスタＰ３は非導通状態、ｎチャンネルＭＯＳ型トランジスタＮ３は導通状態となり、内部ノードｇは”Ｌ”レベルとなる。また、コンデンサＣ２の電荷保存により、内部ノードｆは”Ｈ”レベルとなる。一方、前記内部ノードｆが入力するｎチャンネルＭＯＳ型トランジスタＮ４は導通状態、前記内部ノードｇが入力するｐチャンネルＭＯＳ型トランジスタＰ４は導通状態、また、ＣＭＯＳインバータＩＶ５の出力端子である内部ノードｈは”Ｌ”レベルであるので、前記内部ノードｈが入力するｐチャンネルＭＯＳ型トランジスタＰ５は導通状態、ｎチャンネルＭＯＳ型トランジスタＮ５は非導通状態となるので、内部ノードｉは”Ｈ”レベルとなり、内部回路１３に伝達される。
【０００９】
Ｔ２の期間は、内部ノードｅが”Ｈ”レベルから”Ｌ”レベルへ遷移した場合を示している。この場合には、コンデンサＣ２及び、Ｃ３の容量結合効果によって、内部ノードｆは”Ｌ”レベルに引き下げられる。また、内部ノードｇは接地電位より低い電位まで、一瞬過昇圧されるが、ｎチャンネルＭＯＳ型トランジスタＮ３を通してＧＮＤから電流が流入するため、ＧＮＤ−Ｖｔｎ（ＶｔｎはｎチャンネルＭＯＳ型トランジスタＮ３のしきい値電圧）となる。この時、内部ノードｆが入力するｎチャンネルＭＯＳ型トランジスタＮ４は非導通状態、内部ノードｇが入力するｐチャンネルＭＯＳ型トランジスタＰ４は導通状態となる。また、ＣＭＯＳインバータＩＶ５の出力ノードｈの電位が”Ｈ”レベルに遷移するので、内部ノードｈが入力するｐチャンネルＭＯＳ型トランジスタＰ４は非導通状態になり、ｎチャンネルＭＯＳ型トランジスタＮ４は導通状態になるので、出力ノードｉは高インピーダンス状態になるが、次段のラッチ回路１２によって、それまでの状態（”Ｈ”）が保持されることになる。
【００１０】
内部ノードｅの”Ｌ”状態がしばらく続くと、Ｔ３の期間が示す様に、ｐチャンネルＭＯＳ型トランジスタＰ３を介してコンデンサＣ２が充電されるため、内部ノードｆの電位は”Ｈ”レベルに近づいて行き、次段のｎチャンネルＭＯＳ型トランジスタＮ４のしきい値電圧を超えた時点で、ｎチャンネルＭＯＳ型トランジスタＮ４が導通状態となり、内部ノードｉの電位は”Ｌ”レベルとなる。つまり内部ノードｅの変化よりも遅れて、”Ｈ”から”Ｌ”に変化する信号が内部回路１３に伝達される。この時、コンデンサＣ２の端子間電圧はＶｄｄ−ＧＮＤであり、内部ノードｆは”Ｈ”レベルを保持し、コンデンサＣ３の電荷保存により、内部ノードｇは”Ｌ”レベルを保持する。
【００１１】
Ｔ４は内部ノードｅに”Ｌ”→”Ｈ”→”Ｌ”のレベル変化（即ち上向きノイズ）が発生した場合を示している。まず”Ｌ”から”Ｈ”へと変化した場合、コンデンサＣ２及び、Ｃ３の容量結合効果により、内部ノードｇは”Ｈ”レベルに引き上げられる。また内部ノードｆはＶｄｄより高い電位レベルまで、一瞬昇圧されるが、ｐチャンネルＭＯＳ型トランジスタＰ３を介してＶｄｄに電流が流出するため、Ｖｄｄ＋Ｖｔｐ（ｐチャンネルＭＯＳ型トランジスタＰ３のしきい値電圧）となる。この時、ｐチャンネルＭＯＳ型トランジスタＰ４は非導通状態、ｎチャンネルＭＯＳ型トランジスタＮ４は導通状態となる。また内部ノードｈが”Ｌ”となるため、ｐチャンネルＭＯＳ型トランジスタＰ５は導通状態、ｎチャンネルＭＯＳ型トランジスタＮ５は非導通状態となり、内部ノードｉは高インピーダンス状態になるが、ラッチ回路１２によって、それまでの電位状態（”Ｌ”）を保持する。
【００１２】
この時、ｎチャンネルＭＯＳ型トランジスタＮ３のオン抵抗とコンデンサＣ３の時定数により、内部ノードｇは”Ｌ”レベルに近づいていき、ｐチャンネルＭＯＳ型トランジスタＰ４のしきい値電圧を超えると導通状態になり、内部ノードｉは”Ｌ”から”Ｈ”へと変化してしまう。しかし、ｎチャンネルＭＯＳ型トランジスタＮ３とコンデンサＣ３の時定数を、上向きノイズの電位変化幅より長く設定しておけば、内部ノードｇの電位がｐチャンネルＭＯＳ型トランジスタＰ４を導通状態にする以前に、上向きノイズが”Ｈ”から”Ｌ”へと再び変化し、内部ノードｉが変化することはない。
【００１３】
上向きノイズが”Ｈ”から”Ｌ”へと変化すると、内部ノードｈが”Ｌ”から”Ｈ”へと変化する。この時、コンデンサＣ２の端子間電圧はＶｔｐ程度であり、内部ノードｆは”Ｌ”レベルに近づく。その結果、内部ノードｉは再び高インピーダンス状態になり、ラッチ回路１２により内部ノードｉの電位は”Ｌ”レベルで保持することができる。
【００１４】
Ｔ５は内部ノードｅの”Ｌ”期間が十分長い場合であり、内部ノードｆはｐチャンネルＭＯＳトランジスタＰ３を介して充電され、”Ｈ”レベル（Ｖｄｄ）となり、内部ノードｆが入力しているｎチャンネルＭＯＳ型トランジスタＮ４は導通状態となり、内部ノードｇは”Ｌ”レベルを保持しているため、内部ノードｇが入力しているｐチャンネルＭＯＳ型トランジスタＰ４は導通状態となる。また、内部ノードｈは”Ｈ”レベルであるのでｎチャンネルＭＯＳ型トランジスタＮ５は導通状態であり、内部ノードｉは”Ｌ”レベルである。
【００１５】
Ｔ６は内部ノードｅが”Ｌ”から”Ｈ”に遷移した場合である。この時、コンデンサＣ２及び、Ｃ３の容量結合効果により、内部ノードｆは”Ｈ”レベル（Ｖｄｄ＋Ｖｔｐ）まで昇圧され、ｎチャンネルＭＯＳ型トランジスタＮ４は導通状態、内部ノードｇは”Ｈ”レベルに引き上げられ、ｐチャンネルＭＯＳ型トランジスタＰ４は非導通状態となる。また内部ノードｈは”Ｈ”から”Ｌ”と変化するので、ｎチャンネルＭＯＳ型トランジスタＮ５は非導通状態、ｐチャンネルＭＯＳ型トランジスタＰ５は導通状態となる。その結果、内部ノードｉは高インピーダンス状態になるが、ラッチ回路１２によってそれまでの電位状態（”Ｌ”）を保持する。
【００１６】
内部ノードｅの”Ｈ”期間が十分長い（Ｔ７期間）場合、ｎチャンネルＭＯＳ型トランジスタＮ３が導通状態になっているので、時定数によって内部ノードｇの電位は”Ｌ”レベルに近づいていき、ｐチャンネルＭＯＳ型トランジスタＰ４のしきい値電圧を超えた時点で、ｐチャンネルＭＯＳ型トランジスタＰ４は導通状態となり、内部ノードｉは”Ｈ”レベルに遷移する。即ち、内部ノードｅの”Ｌ”から”Ｈ”への遷移より遅れて”Ｌ”から”Ｈ”に変化する信号が内部回路に伝達される。
【００１７】
Ｔ８は内部ノードｅに”Ｈ”→”Ｌ”→”Ｈ”なる電位変化（下向きノイズ）が発生した場合を示している。まず”Ｈ”から”Ｌ”へと変化した場合、コンデンサＣ２及び、Ｃ３の容量結合効果により、内部ノードｆは”Ｌ”レベルに引き下げられ、ｎチャンネルＭＯＳ型トランジスタＮ４は非導通状態になり、内部ノードｇは”Ｌ”レベル（ＧＮＤ−Ｖｔｎ）となるため、ｐチャンネルＭＯＳ型トランジスタＰ４は導通状態になる。また、内部ノードｈは”Ｌ”から”Ｈ”へと変化するため、ｎチャンネルＭＯＳトランジスタＮ５が導通状態、ｐチャンネルＭＯＳトランジスタＰ５が非導通状態になる。その結果、内部ノードｉは高インピーダンス状態になり、ラッチ回路にて”Ｈ”レベルを保持することになる。
【００１８】
この時、ｐチャンネルＭＯＳ型トランジスタＰ３のオン抵抗とコンデンサＣ２の時定数により、内部ノードｆは”Ｈ”レベルに近づいて行き、ｎチャンネルＭＯＳ型トランジスタＮ４のしきい値を超えると、導通状態になり、内部ノードｉは”Ｈ”から”Ｌ”へと変化してしまう。しかし、ｐチャンネルＭＯＳ型トランジスタＰ３とコンデンサＣ２の時定数を、下向きノイズの電位変化幅より長く設定しておけば、内部ノードｆの電位がｎチャンネルＭＯＳ型トランジスタＮ４を導通状態にする以前に、下向きノイズが”Ｌ”から”Ｈ”へと再び変化し、内部ノードｉが変化することはない。
【００１９】
下向きノイズが”Ｌ”から”Ｈ”へと変化すると、内部ノードｈが”Ｈ”から”Ｌ”へと、内部ノードｇが”Ｌ”から”Ｈ”へと変化するため、内部ノードｉは再び高インピーダンス状態になり、ラッチ回路１２により内部ノードｉの電位は”Ｈ”レベルで保持することができる。
【００２０】
【発明が解決しようとする課題】
以上説明した、図３の例の場合、上向きノイズを除去するための遅延回路の遅延量と下向きノイズを除去するための遅延回路の遅延量とは、例えばコンデンサＣ２、Ｃ３の容量を調整することによって、それぞれ独立に調整することは可能であるが、内部ノードｆ及び、内部ノードｇがそれぞれ、一瞬、過昇圧される場合があり、信頼性上の問題を引き起こす可能性がある。また、トランジスタのオン抵抗とコンデンサの時定数によって遅延した信号により、波形整形回路内部のトランジスタを導通状態にすることで、ノイズを除去しているが、半導体拡散プロセスのバラツキにより、前記波形整形回路内部のトランジスタのしきい値電圧が変動した場合、安定したノイズ除去特性を得ることができない。
【００２１】
また、従来の一般的な半導体集積回路のノイズ除去回路では、上向きノイズを除去するための遅延回路と下向きノイズを除去するための遅延回路が共通になっているため、それぞれの遅延量を独立して最適値に調整することができない。
【００２２】
【課題を解決するための手段】
請求項１に記載の発明の半導体集積回路は、第１の信号を入力して第１の出力を出力し、第１の遅延素子により前記第１の信号に乗った短時間の上向きノイズパルスを吸収する第１のノイズ吸収手段と、前記第１の信号を入力して第２の出力を出力し、第２の遅延素子により前記第１の信号に乗った短時間の下向きノイズパルスを吸収する第２のノイズ吸収手段と、前記第１の出力と前記第２の出力とを入力して第３の出力を出力し、前記第１の出力と前記第２の出力とが論理的に一致した場合に、前記第３の出力として前記一致した論理に応じたハイレベルまたはローレベルの出力を出力し、前記第１の出力と前記第２の出力が論理的に不一致の場合に、前記第３の出力を高インピーダンスとする波形整形手段と、前記第３の出力が高インピーダンスのとき、前記第３の出力のレベルを保持する保持手段とを備え、前記波形整形手段は、電源と第３の出力との間に直列接続された第１のｐチャンネルＭＯＳトランジスタおよび第２のｐチャンネルＭＯＳトランジスタと、第３の出力と基準電位との間に接続された第１のｎチャンネルＭＯＳトランジスタおよび第２のｎチャンネルＭＯＳトランジスタとを備え、前記第１のｐチャンネルＭＯＳトランジスタおよび前記第１のｎチャンネルＭＯＳトランジスタのゲートに第１の出力が入力され、前記第２のｐチャンネルＭＯＳトランジスタおよび前記第２のｎチャンネルＭＯＳトランジスタのゲートに第２の出力が入力されることを特徴とする。
【００２７】
以上の構成により、請求項１に記載の発明では、下向きノイズ吸収回路と上向きノイズ吸収回路とを独立に設け、両者を波形整形回路に接続することで、上向きノイズに対しても、下向きノイズに対しても、それぞれ独立して、ノイズ除去のための最適の遅延量を設定することができる。
【００２９】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００３０】
図１は、本実施の形態におけるノイズ除去回路の概略図である。図中、１は下向きノイズ吸収回路、２は上向きノイズ吸収回路、１０は内部回路である。３、４、５、６、７、１１、１２、及び１３は内部ノードである。図示していないが、内部ノード７には外部入力端子から入力された信号が入力バッファを介して結合される。１ａ、１ｂ、１ｄ、２ａ、２ｂ、及び２ｄはＣＭＯＳインバータ回路、１ｃ及び２ｃはコンデンサ、１ｅ及び２ｅはＮＡＮＤ回路である。ＣＭＯＳインバータ１ｂ、１ｄ及びコンデンサ１ｃと、ＣＭＯＳインバータ２ｂ、２ｄ及びコンデンサ２ｃとは、それぞれ、通常の論理遅延を利用した論理遅延素子を構成している。Ｑ１、Ｑ２は、電源と内部ノード５の間に直列接続にて挿入されているｐチャンネルＭＯＳ型トランジスタ、Ｑ３、Ｑ４は接地電源と内部ノード５の間に直列接続にて挿入されているｎチャンネルＭＯＳ型トランジスタであり、波形整形回路を構成している。８、９はＣＭＯＳインバータであり、ラッチ回路を構成している。また、下向きノイズ除去回路１の出力端子である内部ノード３は、ｐチャンネルＭＯＳ型トランジスタＱ１及びｎチャンネルＭＯＳ型トランジスタＱ３のゲートに入力され、上向きノイズ除去回路２の出力端子である内部ノード４は、ｐチャンネルＭＯＳ型トランジスタＱ２及びｎチャンネルＭＯＳ型トランジスタＱ４のゲートに入力されている。
【００３１】
以上の様に構成された半導体装置について、図２を参照しながら動作を説明する。図２は本発明の実施の形態おける主要信号の動作波形図である。
【００３２】
Ｔ１の期間は、内部ノード７が”Ｈ”レベルである場合を示す。内部ノード１１は、ＣＭＯＳインバータ回路１ａの出力であるため”Ｌ”レベルである。同様に内部ノード１２は、内部ノード１１との間にＣＭＯＳインバータ回路１ｂ及び１ｄが直列に接続されているため”Ｌ”レベルであり、ＮＡＮＤ回路１ｅの出力である内部ノード３は”Ｈ”レベルとなる。また、内部ノード１３は、内部ノード７との間にＣＭＯＳインバータ回路２ｂ及び２ｄが直列に接続されているため”Ｈ”レベルとなり、ＮＡＮＤ回路２ｅ及びＣＭＯＳインバータ回路２ａによって、内部ノード４は”Ｈ”レベルとなっている。この時、ｐチャンネルＭＯＳ型トランジスタＱ１及び、Ｑ２は非導通状態、ｎチャンネルＭＯＳ型トランジスタＱ３及び、Ｑ４は導通状態であるので、内部ノード５は”Ｌ”レベルであり、ＣＭＯＳインバータ回路８によって、内部ノード６は”Ｈ”レベルとなる。
【００３３】
Ｔ２は内部ノード７が”Ｈ”から”Ｌ”に遷移した場合を示している。この時、内部ノード１１はＣＭＯＳインバータ１ａによって”Ｌ”から”Ｈ”に変化する。ここで内部ノード１２は、ＣＭＯＳインバータ回路１ｂ、１ｄ及びコンデンサ１ｃによる論理遅延により、内部ノード１１より遅れて”Ｌ”から”Ｈ”へと変化し、内部ノード３は、内部ノード１１及び１２の”Ｈ”レベルが重なった時点で、”Ｈ”から”Ｌ”へと変化する。また内部ノード１３は、ＣＭＯＳインバータ回路２ｂ、２ｄ及びコンデンサ２ｃによって論理遅延するため、内部ノード７より遅れて”Ｈ”から”Ｌ”へと変化するが、内部ノード４は、内部ノード７と内部ノード１３が”Ｈ”レベル同士で重ならなくなった時点で変化するので、内部ノード７とほぼ同時に”Ｈ”から”Ｌ”へとすでに変化している。その結果、内部ノード３が”Ｌ”レベルになった時点で、ｐチャンネルＭＯＳ型トランジスタＱ１及びＱ２がそれぞれ導通状態になるので、内部ノード５は”Ｌ”から”Ｈ”へと変化し、それをＣＭＯＳインバータ８によって反転した内部ノード６の”Ｈ”から”Ｌ”への変化が内部回路１０に信号伝達される。
【００３４】
Ｔ３は、外部入力端子から上向きノイズパルスが入力され、内部ノード７の信号に短時間の上向きノイズパルスが重なり、その電圧レベルが”Ｌ”→”Ｈ”→”Ｌ”と短時間に変化した場合を示している。内部ノード１１には、ＣＭＯＳインバータ１ａにて論理反転した”Ｈ”、”Ｌ”、”Ｈ”なる電圧変化が転送され、内部ノード１２には内部ノード１１と同じ極性で、論理遅延した電圧変化が発生する。ここで内部ノード３は、内部ノード１１及び１２が”Ｈ”レベルで重なった期間のみ”Ｌ”レベルになる。即ち内部ノード１１が”Ｈ”から”Ｌ”へと電圧変化してから内部ノード１２が”Ｌ”から”Ｈ”へと変化するまでの間において、内部ノード３は”Ｈ”レベルになり得る。
【００３５】
次に、この時の、上向きノイズ吸収回路２の動作を説明する。内部ノード１３には、内部ノード７よりも遅れて”Ｌ”→”Ｈ”→”Ｌ”なる電圧変化が伝達される。この遅延時間が十分であれば、内部ノード７と１３は”Ｈ”レベルが重なる期間が存在しないので、内部ノード４は”Ｌ”レベルを保持する。このように、インバータ２ａ、２ｂ及び容量２ｃからなる論理遅延素子の遅延量を、除去すべき上向きノイズパルスのパルス幅に合わせて調整し、最適値を選ぶことができる。
【００３６】
内部ノード３および内部ノード４はｐチャンネルＭＯＳトランジスタＱ１、Ｑ２およびｎチャンネルＭＯＳトランジスタＱ３、Ｑ４からなる波形整形回路に入力される。波形整形回路は、内部ノード３、４が”Ｈ”レベルで一致した場合に”Ｌ”を出力し、内部ノード３、４が”Ｌ”レベルで一致した場合に”Ｈ”を出力し、内部ノード３、４のレベルが異なる場合には出力が高インピーダンス状態になるように構成されている。
【００３７】
外部入力端子から上向きノイズパルスが入力され、内部ノード７が”Ｌ”→”Ｈ”→”Ｌ”と短時間に変化する場合、内部ノード７が”Ｌ”から”Ｈ”へと電圧変化し、ほぼ同時に内部ノード３が”Ｌ”から”Ｈ”へと電圧変化しても、内部ノード４は、上向きノイズ吸収回路の働きにより”Ｌ”レベルを維持する。この時、ｐチャンネルＭＯＳ型トランジスタＱ１は非導通状態、ｐチャンネルＭＯＳ型トランジスタＱ２は導通状態、ｎチャンネルＭＯＳ型トランジスタＱ３は導通状態、ｎチャンネルＭＯＳ型トランジスタＱ４は非導通状態となり、内部ノード５は高インピーダンス状態となり、ラッチ回路によってそれまでの電圧状態（”Ｈ”）が保持される。内部回路１０に入力される内部ノード６の電圧も保持され、変化しないので、内部ノード７に発生した上向きノイズが除去されたことになる。
【００３８】
Ｔ４は、内部ノード７が”Ｌ”から”Ｈ”へと電圧変化する場合を示している。この時、内部ノード１１は”Ｈ”から”Ｌ”へと電圧変化する。内部ノード１２は、遅延して”Ｈ”から”Ｌ”へと電圧変化するが、内部ノード３は内部ノード７の電圧変化とほぼ同時に”Ｌ”から”Ｈ”へと電圧変化し、ｎチャンネルＭＯＳ型トランジスタＱ３が導通状態となる。また内部ノード１３は、内部ノード７に対して遅延して”Ｌ”から”Ｈ”へと電圧変化し、内部ノード４は内部ノード１３の遅延した電圧変化とほぼ同時に”Ｌ”から”Ｈ”へと変化し、ｎチャンネルＭＯＳ型トランジスタＱ４が導通状態になる。この時点で、内部ノード５は”Ｌ”レベルとなる。
【００３９】
次に、外部入力端子から下向きノイズパルスが入力され、内部ノード７の信号に短時間の下向きノイズパルスが重なり、その電圧レベルが”Ｈ”→”Ｌ”→”Ｈ”と短時間に変化した場合をＴ５に示す。まず下向きノイズ吸収回路１の動作を説明する。内部ノード１１には”Ｌ”→”Ｈ”→”Ｌ”なる電圧変化が伝達され、内部ノード１２には同じ極性で、遅延した電圧変化が伝達されることになる。この時、その遅延量が適正であれば、内部ノード１１及び、１２は”Ｈ”レベルが重なる期間が存在しないので、内部ノード３は”Ｈ”レベルを保持する。このように、インバータ１ａ、１ｂ及び容量１ｃからなる論理遅延素子の遅延量を、除去すべき下向きノイズパルスのパルス幅に合わせて調整し、最適値を選ぶことができる。
【００４０】
この時、内部ノード１３には内部ノード７よりも遅れて、”Ｈ”→”Ｌ”→”Ｈ”なる電圧変化が伝達されるため、内部ノード４は、内部ノード７が”Ｈ”から”Ｌ”へと変化してから内部ノード１３が”Ｌ”から”Ｈ”へと変化するまでの間、”Ｌ”レベルとなり得る。内部ノード４が”Ｌ”レベルになると、波形整形回路にて、ｐチャンネルＭＯＳ型トランジスタＱ１が非導通状態、ｐチャンネルＭＯＳ型トランジスタＱ２が導通状態、ｎチャンネルＭＯＳ型トランジスタＱ３が導通状態、ｎチャンネルＭＯＳ型トランジスタＱ４が非導通状態となり、内部ノード５が高インピーダンス状態になる。この時ラッチ回路にてそれまでの状態（”Ｌ”レベル）が保持される。内部回路１０に入力される内部ノード６の電圧も保持され、変化しないので、内部ノード７の下向きノイズは除去されたことになる。
【００４１】
以上の説明から分かるように、本実施の形態によれば、外部入力端子から内部ノード７に入力される上向きノイズに対しては、上向きノイズ吸収回路中の論理遅延素子の遅延量を調整することによって、除去すべきノイズパルスのパルス幅との関連で最適の遅延量を設定することができる。また外部入力端子から内部ノード７に入力される下向きノイズに対しては、下向きノイズ吸収回路中の論理遅延素子の遅延量を調整することによって、上向きノイズに対するものとは独立に、最適の遅延量を設定することができる。
【００４２】
【発明の効果】
以上説明したように、本発明では、下向きノイズ吸収回路と上向きノイズ吸収回路とを独立に設け、両者を波形整形回路に接続することで、上向きノイズに対しても、下向きノイズに対しても、それぞれ独立して、ノイズ除去のための最適の遅延量を設定することができる。
【００４３】
また、ノイズ吸収手段中の遅延素子として、通常の論理遅延が利用でき、したがって、過昇圧ノードが存在せず、信頼性が高く、また、半導体拡散プロセスがバラついた場合でも、安定したノイズ除去特性を得ることができる。更に、通常の論理遅延素子を利用することにより、ノイズ除去回路の入力に直接遅延用のコンデンサを接続する必要がないのでノイズ除去回路の入力容量が小さくなる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を示す回路図
【図２】図１における主要信号の動作波形を示す波形図
【図３】従来のノイズ除去回路の一例を示す回路図
【図４】図３における主要信号の動作波形を示す波形図
【符号の説明】
１ 下向きノイズ吸収回路
１ａ、１ｂ、１ｄ インバータ
１ｃ コンデンサ
１ｅ ＮＡＮＤ回路
２ 上向きノイズ吸収回路
２ａ、２ｂ、２ｄ インバータ
２ｃ コンデンサ
２ｅ ＮＡＮＤ回路
３、４、５、６、７ 内部ノード
Ｑ１、Ｑ２ ｐチャンネルＭＯＳトランジスタ
Ｑ３、Ｑ４ ｎチャンネルＭＯＳトランジスタ
８、９ インバータ
１０ 内部回路
【発明の属する技術分野】
本発明は、半導体集積回路に関するものであり、特に半導体集積回路の入力端子に外部から印加される上向きノイズおよび下向きノイズを除去し、内部回路に伝達されないようにするノイズ除去回路に関するものである。
【０００２】
【従来の技術】
半導体集積回路に対して外部から入力端子にごく短い幅のパルスがノイズとして入力され、誤動作を引き起こす場合がある。この問題を避けるため、入力端子に印加されるごく短時間のパルスを内部回路に伝達しないようにするノイズ除去回路が使用される。
【０００３】
この種のノイズ除去回路は、入力信号を遅延する遅延素子を設け、入力信号とその遅延信号が論理的に一致した場合に限って、その入力信号に応じたハイレベルまたはローレベルの出力信号を出力し、両者が不一致の間は出力を高インピーダンス状態にし、ラッチ回路で以前の状態を保持するよう構成される。この構成によって、遅延素子の遅延時間よりも短い短時間のパルスが入力しても、出力は一時的に高インピーダンス状態になるのみであり、レベル変化は生じない。したがって、入力信号に乗った短時間のノイズパルスが内部回路まで伝達されず、ノイズが除去されたことになる。
【０００４】
従来のノイズ除去回路では、入力信号を遅延するための回路が１系統のみであり、上向きのノイズパルスに対しても、下向きのノイズパルスに対しても、この１系統の遅延回路を用いてノイズの除去を行うのが一般的であった。
【０００５】
ただし、上向きのノイズを除去するための遅延回路と下向きのノイズを除去するための遅延回路がそれぞれ別個に設けられる場合もある。特開平６−２１６７２３号公報にはこのような例が示されている。
【０００６】
以下、図３を用いて、このような従来のノイズ除去回路を用いた半導体集積回路について説明する。図中、Ａは外部入力端子、１１はノイズ除去回路、１２はラッチ回路、１３は内部回路である。ここでｅ、ｆ、ｇ、ｈ、ｉ、ｊはノイズ除去回路１１の内部ノード、ＩＶ５は入力端子からの信号のレベルを反転して伝達するＣＭＯＳインバータ回路、Ｐ３は内部ノードｅが入力されているｐチャンネルＭＯＳ型トランジスタ、Ｃ２はコンデンサであり、電源と内部ノードｅの間に直列接続され挿入されている。Ｎ３は内部ノードｅが入力されているｎチャンネルＭＯＳ型トランジスタ、Ｃ３はコンデンサであり、接地電源と内部ノードｅの間に直列接続され挿入されている。Ｐ４、Ｐ５は電源と内部ノードｉの間に直列接続され挿入されているｐチャンネルＭＯＳ型トランジスタであり、Ｐ４には内部ノードｇが、Ｐ５には内部ノードｈが入力している。Ｎ４，Ｎ５は接地電源と内部ノードｉの間に直列接続され挿入されているｎチャンネルＭＯＳ型トランジスタであり、Ｎ４には内部ノードｆが、Ｎ５には内部ノードｈが入力している。ここでｐチャンネルＭＯＳ型トランジスタＰ４、Ｐ５及び、ｎチャンネルＭＯＳ型トランジスタＮ４、Ｎ５は波形整形回路を構成している。ＩＶ６、ＩＶ７はＣＯＭＳインバータであり、ＩＶ７はＣＭＯＳインバータＩＶ６の出力ノードｊと入力ノードｉの間に帰還接続されている。
【０００７】
以上のように構成された半導体集積回路について、図３及び、図４を参照しながら説明する。
【０００８】
図４は図３の回路における主要信号の動作波形を示す。Ｔ１の期間において、内部ノードｅは”Ｈ”レベルである場合を示している。この場合、ｐチャンネルＭＯＳ型トランジスタＰ３は非導通状態、ｎチャンネルＭＯＳ型トランジスタＮ３は導通状態となり、内部ノードｇは”Ｌ”レベルとなる。また、コンデンサＣ２の電荷保存により、内部ノードｆは”Ｈ”レベルとなる。一方、前記内部ノードｆが入力するｎチャンネルＭＯＳ型トランジスタＮ４は導通状態、前記内部ノードｇが入力するｐチャンネルＭＯＳ型トランジスタＰ４は導通状態、また、ＣＭＯＳインバータＩＶ５の出力端子である内部ノードｈは”Ｌ”レベルであるので、前記内部ノードｈが入力するｐチャンネルＭＯＳ型トランジスタＰ５は導通状態、ｎチャンネルＭＯＳ型トランジスタＮ５は非導通状態となるので、内部ノードｉは”Ｈ”レベルとなり、内部回路１３に伝達される。
【０００９】
Ｔ２の期間は、内部ノードｅが”Ｈ”レベルから”Ｌ”レベルへ遷移した場合を示している。この場合には、コンデンサＣ２及び、Ｃ３の容量結合効果によって、内部ノードｆは”Ｌ”レベルに引き下げられる。また、内部ノードｇは接地電位より低い電位まで、一瞬過昇圧されるが、ｎチャンネルＭＯＳ型トランジスタＮ３を通してＧＮＤから電流が流入するため、ＧＮＤ−Ｖｔｎ（ＶｔｎはｎチャンネルＭＯＳ型トランジスタＮ３のしきい値電圧）となる。この時、内部ノードｆが入力するｎチャンネルＭＯＳ型トランジスタＮ４は非導通状態、内部ノードｇが入力するｐチャンネルＭＯＳ型トランジスタＰ４は導通状態となる。また、ＣＭＯＳインバータＩＶ５の出力ノードｈの電位が”Ｈ”レベルに遷移するので、内部ノードｈが入力するｐチャンネルＭＯＳ型トランジスタＰ４は非導通状態になり、ｎチャンネルＭＯＳ型トランジスタＮ４は導通状態になるので、出力ノードｉは高インピーダンス状態になるが、次段のラッチ回路１２によって、それまでの状態（”Ｈ”）が保持されることになる。
【００１０】
内部ノードｅの”Ｌ”状態がしばらく続くと、Ｔ３の期間が示す様に、ｐチャンネルＭＯＳ型トランジスタＰ３を介してコンデンサＣ２が充電されるため、内部ノードｆの電位は”Ｈ”レベルに近づいて行き、次段のｎチャンネルＭＯＳ型トランジスタＮ４のしきい値電圧を超えた時点で、ｎチャンネルＭＯＳ型トランジスタＮ４が導通状態となり、内部ノードｉの電位は”Ｌ”レベルとなる。つまり内部ノードｅの変化よりも遅れて、”Ｈ”から”Ｌ”に変化する信号が内部回路１３に伝達される。この時、コンデンサＣ２の端子間電圧はＶｄｄ−ＧＮＤであり、内部ノードｆは”Ｈ”レベルを保持し、コンデンサＣ３の電荷保存により、内部ノードｇは”Ｌ”レベルを保持する。
【００１１】
Ｔ４は内部ノードｅに”Ｌ”→”Ｈ”→”Ｌ”のレベル変化（即ち上向きノイズ）が発生した場合を示している。まず”Ｌ”から”Ｈ”へと変化した場合、コンデンサＣ２及び、Ｃ３の容量結合効果により、内部ノードｇは”Ｈ”レベルに引き上げられる。また内部ノードｆはＶｄｄより高い電位レベルまで、一瞬昇圧されるが、ｐチャンネルＭＯＳ型トランジスタＰ３を介してＶｄｄに電流が流出するため、Ｖｄｄ＋Ｖｔｐ（ｐチャンネルＭＯＳ型トランジスタＰ３のしきい値電圧）となる。この時、ｐチャンネルＭＯＳ型トランジスタＰ４は非導通状態、ｎチャンネルＭＯＳ型トランジスタＮ４は導通状態となる。また内部ノードｈが”Ｌ”となるため、ｐチャンネルＭＯＳ型トランジスタＰ５は導通状態、ｎチャンネルＭＯＳ型トランジスタＮ５は非導通状態となり、内部ノードｉは高インピーダンス状態になるが、ラッチ回路１２によって、それまでの電位状態（”Ｌ”）を保持する。
【００１２】
この時、ｎチャンネルＭＯＳ型トランジスタＮ３のオン抵抗とコンデンサＣ３の時定数により、内部ノードｇは”Ｌ”レベルに近づいていき、ｐチャンネルＭＯＳ型トランジスタＰ４のしきい値電圧を超えると導通状態になり、内部ノードｉは”Ｌ”から”Ｈ”へと変化してしまう。しかし、ｎチャンネルＭＯＳ型トランジスタＮ３とコンデンサＣ３の時定数を、上向きノイズの電位変化幅より長く設定しておけば、内部ノードｇの電位がｐチャンネルＭＯＳ型トランジスタＰ４を導通状態にする以前に、上向きノイズが”Ｈ”から”Ｌ”へと再び変化し、内部ノードｉが変化することはない。
【００１３】
上向きノイズが”Ｈ”から”Ｌ”へと変化すると、内部ノードｈが”Ｌ”から”Ｈ”へと変化する。この時、コンデンサＣ２の端子間電圧はＶｔｐ程度であり、内部ノードｆは”Ｌ”レベルに近づく。その結果、内部ノードｉは再び高インピーダンス状態になり、ラッチ回路１２により内部ノードｉの電位は”Ｌ”レベルで保持することができる。
【００１４】
Ｔ５は内部ノードｅの”Ｌ”期間が十分長い場合であり、内部ノードｆはｐチャンネルＭＯＳトランジスタＰ３を介して充電され、”Ｈ”レベル（Ｖｄｄ）となり、内部ノードｆが入力しているｎチャンネルＭＯＳ型トランジスタＮ４は導通状態となり、内部ノードｇは”Ｌ”レベルを保持しているため、内部ノードｇが入力しているｐチャンネルＭＯＳ型トランジスタＰ４は導通状態となる。また、内部ノードｈは”Ｈ”レベルであるのでｎチャンネルＭＯＳ型トランジスタＮ５は導通状態であり、内部ノードｉは”Ｌ”レベルである。
【００１５】
Ｔ６は内部ノードｅが”Ｌ”から”Ｈ”に遷移した場合である。この時、コンデンサＣ２及び、Ｃ３の容量結合効果により、内部ノードｆは”Ｈ”レベル（Ｖｄｄ＋Ｖｔｐ）まで昇圧され、ｎチャンネルＭＯＳ型トランジスタＮ４は導通状態、内部ノードｇは”Ｈ”レベルに引き上げられ、ｐチャンネルＭＯＳ型トランジスタＰ４は非導通状態となる。また内部ノードｈは”Ｈ”から”Ｌ”と変化するので、ｎチャンネルＭＯＳ型トランジスタＮ５は非導通状態、ｐチャンネルＭＯＳ型トランジスタＰ５は導通状態となる。その結果、内部ノードｉは高インピーダンス状態になるが、ラッチ回路１２によってそれまでの電位状態（”Ｌ”）を保持する。
【００１６】
内部ノードｅの”Ｈ”期間が十分長い（Ｔ７期間）場合、ｎチャンネルＭＯＳ型トランジスタＮ３が導通状態になっているので、時定数によって内部ノードｇの電位は”Ｌ”レベルに近づいていき、ｐチャンネルＭＯＳ型トランジスタＰ４のしきい値電圧を超えた時点で、ｐチャンネルＭＯＳ型トランジスタＰ４は導通状態となり、内部ノードｉは”Ｈ”レベルに遷移する。即ち、内部ノードｅの”Ｌ”から”Ｈ”への遷移より遅れて”Ｌ”から”Ｈ”に変化する信号が内部回路に伝達される。
【００１７】
Ｔ８は内部ノードｅに”Ｈ”→”Ｌ”→”Ｈ”なる電位変化（下向きノイズ）が発生した場合を示している。まず”Ｈ”から”Ｌ”へと変化した場合、コンデンサＣ２及び、Ｃ３の容量結合効果により、内部ノードｆは”Ｌ”レベルに引き下げられ、ｎチャンネルＭＯＳ型トランジスタＮ４は非導通状態になり、内部ノードｇは”Ｌ”レベル（ＧＮＤ−Ｖｔｎ）となるため、ｐチャンネルＭＯＳ型トランジスタＰ４は導通状態になる。また、内部ノードｈは”Ｌ”から”Ｈ”へと変化するため、ｎチャンネルＭＯＳトランジスタＮ５が導通状態、ｐチャンネルＭＯＳトランジスタＰ５が非導通状態になる。その結果、内部ノードｉは高インピーダンス状態になり、ラッチ回路にて”Ｈ”レベルを保持することになる。
【００１８】
この時、ｐチャンネルＭＯＳ型トランジスタＰ３のオン抵抗とコンデンサＣ２の時定数により、内部ノードｆは”Ｈ”レベルに近づいて行き、ｎチャンネルＭＯＳ型トランジスタＮ４のしきい値を超えると、導通状態になり、内部ノードｉは”Ｈ”から”Ｌ”へと変化してしまう。しかし、ｐチャンネルＭＯＳ型トランジスタＰ３とコンデンサＣ２の時定数を、下向きノイズの電位変化幅より長く設定しておけば、内部ノードｆの電位がｎチャンネルＭＯＳ型トランジスタＮ４を導通状態にする以前に、下向きノイズが”Ｌ”から”Ｈ”へと再び変化し、内部ノードｉが変化することはない。
【００１９】
下向きノイズが”Ｌ”から”Ｈ”へと変化すると、内部ノードｈが”Ｈ”から”Ｌ”へと、内部ノードｇが”Ｌ”から”Ｈ”へと変化するため、内部ノードｉは再び高インピーダンス状態になり、ラッチ回路１２により内部ノードｉの電位は”Ｈ”レベルで保持することができる。
【００２０】
【発明が解決しようとする課題】
以上説明した、図３の例の場合、上向きノイズを除去するための遅延回路の遅延量と下向きノイズを除去するための遅延回路の遅延量とは、例えばコンデンサＣ２、Ｃ３の容量を調整することによって、それぞれ独立に調整することは可能であるが、内部ノードｆ及び、内部ノードｇがそれぞれ、一瞬、過昇圧される場合があり、信頼性上の問題を引き起こす可能性がある。また、トランジスタのオン抵抗とコンデンサの時定数によって遅延した信号により、波形整形回路内部のトランジスタを導通状態にすることで、ノイズを除去しているが、半導体拡散プロセスのバラツキにより、前記波形整形回路内部のトランジスタのしきい値電圧が変動した場合、安定したノイズ除去特性を得ることができない。
【００２１】
また、従来の一般的な半導体集積回路のノイズ除去回路では、上向きノイズを除去するための遅延回路と下向きノイズを除去するための遅延回路が共通になっているため、それぞれの遅延量を独立して最適値に調整することができない。
【００２２】
【課題を解決するための手段】
請求項１に記載の発明の半導体集積回路は、第１の信号を入力して第１の出力を出力し、第１の遅延素子により前記第１の信号に乗った短時間の上向きノイズパルスを吸収する第１のノイズ吸収手段と、前記第１の信号を入力して第２の出力を出力し、第２の遅延素子により前記第１の信号に乗った短時間の下向きノイズパルスを吸収する第２のノイズ吸収手段と、前記第１の出力と前記第２の出力とを入力して第３の出力を出力し、前記第１の出力と前記第２の出力とが論理的に一致した場合に、前記第３の出力として前記一致した論理に応じたハイレベルまたはローレベルの出力を出力し、前記第１の出力と前記第２の出力が論理的に不一致の場合に、前記第３の出力を高インピーダンスとする波形整形手段と、前記第３の出力が高インピーダンスのとき、前記第３の出力のレベルを保持する保持手段とを備え、前記波形整形手段は、電源と第３の出力との間に直列接続された第１のｐチャンネルＭＯＳトランジスタおよび第２のｐチャンネルＭＯＳトランジスタと、第３の出力と基準電位との間に接続された第１のｎチャンネルＭＯＳトランジスタおよび第２のｎチャンネルＭＯＳトランジスタとを備え、前記第１のｐチャンネルＭＯＳトランジスタおよび前記第１のｎチャンネルＭＯＳトランジスタのゲートに第１の出力が入力され、前記第２のｐチャンネルＭＯＳトランジスタおよび前記第２のｎチャンネルＭＯＳトランジスタのゲートに第２の出力が入力されることを特徴とする。
【００２７】
以上の構成により、請求項１に記載の発明では、下向きノイズ吸収回路と上向きノイズ吸収回路とを独立に設け、両者を波形整形回路に接続することで、上向きノイズに対しても、下向きノイズに対しても、それぞれ独立して、ノイズ除去のための最適の遅延量を設定することができる。
【００２９】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００３０】
図１は、本実施の形態におけるノイズ除去回路の概略図である。図中、１は下向きノイズ吸収回路、２は上向きノイズ吸収回路、１０は内部回路である。３、４、５、６、７、１１、１２、及び１３は内部ノードである。図示していないが、内部ノード７には外部入力端子から入力された信号が入力バッファを介して結合される。１ａ、１ｂ、１ｄ、２ａ、２ｂ、及び２ｄはＣＭＯＳインバータ回路、１ｃ及び２ｃはコンデンサ、１ｅ及び２ｅはＮＡＮＤ回路である。ＣＭＯＳインバータ１ｂ、１ｄ及びコンデンサ１ｃと、ＣＭＯＳインバータ２ｂ、２ｄ及びコンデンサ２ｃとは、それぞれ、通常の論理遅延を利用した論理遅延素子を構成している。Ｑ１、Ｑ２は、電源と内部ノード５の間に直列接続にて挿入されているｐチャンネルＭＯＳ型トランジスタ、Ｑ３、Ｑ４は接地電源と内部ノード５の間に直列接続にて挿入されているｎチャンネルＭＯＳ型トランジスタであり、波形整形回路を構成している。８、９はＣＭＯＳインバータであり、ラッチ回路を構成している。また、下向きノイズ除去回路１の出力端子である内部ノード３は、ｐチャンネルＭＯＳ型トランジスタＱ１及びｎチャンネルＭＯＳ型トランジスタＱ３のゲートに入力され、上向きノイズ除去回路２の出力端子である内部ノード４は、ｐチャンネルＭＯＳ型トランジスタＱ２及びｎチャンネルＭＯＳ型トランジスタＱ４のゲートに入力されている。
【００３１】
以上の様に構成された半導体装置について、図２を参照しながら動作を説明する。図２は本発明の実施の形態おける主要信号の動作波形図である。
【００３２】
Ｔ１の期間は、内部ノード７が”Ｈ”レベルである場合を示す。内部ノード１１は、ＣＭＯＳインバータ回路１ａの出力であるため”Ｌ”レベルである。同様に内部ノード１２は、内部ノード１１との間にＣＭＯＳインバータ回路１ｂ及び１ｄが直列に接続されているため”Ｌ”レベルであり、ＮＡＮＤ回路１ｅの出力である内部ノード３は”Ｈ”レベルとなる。また、内部ノード１３は、内部ノード７との間にＣＭＯＳインバータ回路２ｂ及び２ｄが直列に接続されているため”Ｈ”レベルとなり、ＮＡＮＤ回路２ｅ及びＣＭＯＳインバータ回路２ａによって、内部ノード４は”Ｈ”レベルとなっている。この時、ｐチャンネルＭＯＳ型トランジスタＱ１及び、Ｑ２は非導通状態、ｎチャンネルＭＯＳ型トランジスタＱ３及び、Ｑ４は導通状態であるので、内部ノード５は”Ｌ”レベルであり、ＣＭＯＳインバータ回路８によって、内部ノード６は”Ｈ”レベルとなる。
【００３３】
Ｔ２は内部ノード７が”Ｈ”から”Ｌ”に遷移した場合を示している。この時、内部ノード１１はＣＭＯＳインバータ１ａによって”Ｌ”から”Ｈ”に変化する。ここで内部ノード１２は、ＣＭＯＳインバータ回路１ｂ、１ｄ及びコンデンサ１ｃによる論理遅延により、内部ノード１１より遅れて”Ｌ”から”Ｈ”へと変化し、内部ノード３は、内部ノード１１及び１２の”Ｈ”レベルが重なった時点で、”Ｈ”から”Ｌ”へと変化する。また内部ノード１３は、ＣＭＯＳインバータ回路２ｂ、２ｄ及びコンデンサ２ｃによって論理遅延するため、内部ノード７より遅れて”Ｈ”から”Ｌ”へと変化するが、内部ノード４は、内部ノード７と内部ノード１３が”Ｈ”レベル同士で重ならなくなった時点で変化するので、内部ノード７とほぼ同時に”Ｈ”から”Ｌ”へとすでに変化している。その結果、内部ノード３が”Ｌ”レベルになった時点で、ｐチャンネルＭＯＳ型トランジスタＱ１及びＱ２がそれぞれ導通状態になるので、内部ノード５は”Ｌ”から”Ｈ”へと変化し、それをＣＭＯＳインバータ８によって反転した内部ノード６の”Ｈ”から”Ｌ”への変化が内部回路１０に信号伝達される。
【００３４】
Ｔ３は、外部入力端子から上向きノイズパルスが入力され、内部ノード７の信号に短時間の上向きノイズパルスが重なり、その電圧レベルが”Ｌ”→”Ｈ”→”Ｌ”と短時間に変化した場合を示している。内部ノード１１には、ＣＭＯＳインバータ１ａにて論理反転した”Ｈ”、”Ｌ”、”Ｈ”なる電圧変化が転送され、内部ノード１２には内部ノード１１と同じ極性で、論理遅延した電圧変化が発生する。ここで内部ノード３は、内部ノード１１及び１２が”Ｈ”レベルで重なった期間のみ”Ｌ”レベルになる。即ち内部ノード１１が”Ｈ”から”Ｌ”へと電圧変化してから内部ノード１２が”Ｌ”から”Ｈ”へと変化するまでの間において、内部ノード３は”Ｈ”レベルになり得る。
【００３５】
次に、この時の、上向きノイズ吸収回路２の動作を説明する。内部ノード１３には、内部ノード７よりも遅れて”Ｌ”→”Ｈ”→”Ｌ”なる電圧変化が伝達される。この遅延時間が十分であれば、内部ノード７と１３は”Ｈ”レベルが重なる期間が存在しないので、内部ノード４は”Ｌ”レベルを保持する。このように、インバータ２ａ、２ｂ及び容量２ｃからなる論理遅延素子の遅延量を、除去すべき上向きノイズパルスのパルス幅に合わせて調整し、最適値を選ぶことができる。
【００３６】
内部ノード３および内部ノード４はｐチャンネルＭＯＳトランジスタＱ１、Ｑ２およびｎチャンネルＭＯＳトランジスタＱ３、Ｑ４からなる波形整形回路に入力される。波形整形回路は、内部ノード３、４が”Ｈ”レベルで一致した場合に”Ｌ”を出力し、内部ノード３、４が”Ｌ”レベルで一致した場合に”Ｈ”を出力し、内部ノード３、４のレベルが異なる場合には出力が高インピーダンス状態になるように構成されている。
【００３７】
外部入力端子から上向きノイズパルスが入力され、内部ノード７が”Ｌ”→”Ｈ”→”Ｌ”と短時間に変化する場合、内部ノード７が”Ｌ”から”Ｈ”へと電圧変化し、ほぼ同時に内部ノード３が”Ｌ”から”Ｈ”へと電圧変化しても、内部ノード４は、上向きノイズ吸収回路の働きにより”Ｌ”レベルを維持する。この時、ｐチャンネルＭＯＳ型トランジスタＱ１は非導通状態、ｐチャンネルＭＯＳ型トランジスタＱ２は導通状態、ｎチャンネルＭＯＳ型トランジスタＱ３は導通状態、ｎチャンネルＭＯＳ型トランジスタＱ４は非導通状態となり、内部ノード５は高インピーダンス状態となり、ラッチ回路によってそれまでの電圧状態（”Ｈ”）が保持される。内部回路１０に入力される内部ノード６の電圧も保持され、変化しないので、内部ノード７に発生した上向きノイズが除去されたことになる。
【００３８】
Ｔ４は、内部ノード７が”Ｌ”から”Ｈ”へと電圧変化する場合を示している。この時、内部ノード１１は”Ｈ”から”Ｌ”へと電圧変化する。内部ノード１２は、遅延して”Ｈ”から”Ｌ”へと電圧変化するが、内部ノード３は内部ノード７の電圧変化とほぼ同時に”Ｌ”から”Ｈ”へと電圧変化し、ｎチャンネルＭＯＳ型トランジスタＱ３が導通状態となる。また内部ノード１３は、内部ノード７に対して遅延して”Ｌ”から”Ｈ”へと電圧変化し、内部ノード４は内部ノード１３の遅延した電圧変化とほぼ同時に”Ｌ”から”Ｈ”へと変化し、ｎチャンネルＭＯＳ型トランジスタＱ４が導通状態になる。この時点で、内部ノード５は”Ｌ”レベルとなる。
【００３９】
次に、外部入力端子から下向きノイズパルスが入力され、内部ノード７の信号に短時間の下向きノイズパルスが重なり、その電圧レベルが”Ｈ”→”Ｌ”→”Ｈ”と短時間に変化した場合をＴ５に示す。まず下向きノイズ吸収回路１の動作を説明する。内部ノード１１には”Ｌ”→”Ｈ”→”Ｌ”なる電圧変化が伝達され、内部ノード１２には同じ極性で、遅延した電圧変化が伝達されることになる。この時、その遅延量が適正であれば、内部ノード１１及び、１２は”Ｈ”レベルが重なる期間が存在しないので、内部ノード３は”Ｈ”レベルを保持する。このように、インバータ１ａ、１ｂ及び容量１ｃからなる論理遅延素子の遅延量を、除去すべき下向きノイズパルスのパルス幅に合わせて調整し、最適値を選ぶことができる。
【００４０】
この時、内部ノード１３には内部ノード７よりも遅れて、”Ｈ”→”Ｌ”→”Ｈ”なる電圧変化が伝達されるため、内部ノード４は、内部ノード７が”Ｈ”から”Ｌ”へと変化してから内部ノード１３が”Ｌ”から”Ｈ”へと変化するまでの間、”Ｌ”レベルとなり得る。内部ノード４が”Ｌ”レベルになると、波形整形回路にて、ｐチャンネルＭＯＳ型トランジスタＱ１が非導通状態、ｐチャンネルＭＯＳ型トランジスタＱ２が導通状態、ｎチャンネルＭＯＳ型トランジスタＱ３が導通状態、ｎチャンネルＭＯＳ型トランジスタＱ４が非導通状態となり、内部ノード５が高インピーダンス状態になる。この時ラッチ回路にてそれまでの状態（”Ｌ”レベル）が保持される。内部回路１０に入力される内部ノード６の電圧も保持され、変化しないので、内部ノード７の下向きノイズは除去されたことになる。
【００４１】
以上の説明から分かるように、本実施の形態によれば、外部入力端子から内部ノード７に入力される上向きノイズに対しては、上向きノイズ吸収回路中の論理遅延素子の遅延量を調整することによって、除去すべきノイズパルスのパルス幅との関連で最適の遅延量を設定することができる。また外部入力端子から内部ノード７に入力される下向きノイズに対しては、下向きノイズ吸収回路中の論理遅延素子の遅延量を調整することによって、上向きノイズに対するものとは独立に、最適の遅延量を設定することができる。
【００４２】
【発明の効果】
以上説明したように、本発明では、下向きノイズ吸収回路と上向きノイズ吸収回路とを独立に設け、両者を波形整形回路に接続することで、上向きノイズに対しても、下向きノイズに対しても、それぞれ独立して、ノイズ除去のための最適の遅延量を設定することができる。
【００４３】
また、ノイズ吸収手段中の遅延素子として、通常の論理遅延が利用でき、したがって、過昇圧ノードが存在せず、信頼性が高く、また、半導体拡散プロセスがバラついた場合でも、安定したノイズ除去特性を得ることができる。更に、通常の論理遅延素子を利用することにより、ノイズ除去回路の入力に直接遅延用のコンデンサを接続する必要がないのでノイズ除去回路の入力容量が小さくなる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を示す回路図
【図２】図１における主要信号の動作波形を示す波形図
【図３】従来のノイズ除去回路の一例を示す回路図
【図４】図３における主要信号の動作波形を示す波形図
【符号の説明】
１ 下向きノイズ吸収回路
１ａ、１ｂ、１ｄ インバータ
１ｃ コンデンサ
１ｅ ＮＡＮＤ回路
２ 上向きノイズ吸収回路
２ａ、２ｂ、２ｄ インバータ
２ｃ コンデンサ
２ｅ ＮＡＮＤ回路
３、４、５、６、７ 内部ノード
Ｑ１、Ｑ２ ｐチャンネルＭＯＳトランジスタ
Ｑ３、Ｑ４ ｎチャンネルＭＯＳトランジスタ
８、９ インバータ
１０ 内部回路
Claims (1)
- 第１の信号を入力して第１の出力を出力し、第１の遅延素子により前記第１の信号に乗った短時間の上向きノイズパルスを吸収する第１のノイズ吸収手段と、前記第１の信号を入力して第２の出力を出力し、第２の遅延素子により前記第１の信号に乗った短時間の下向きノイズパルスを吸収する第２のノイズ吸収手段と、前記第１の出力と前記第２の出力とを入力して第３の出力を出力し、前記第１の出力と前記第２の出力とが論理的に一致した場合に、前記第３の出力として前記一致した論理に応じたハイレベルまたはローレベルの出力を出力し、前記第１の出力と前記第２の出力が論理的に不一致の場合に、前記第３の出力を高インピーダンスとする波形整形手段と、前記第３の出力が高インピーダンスのとき、前記第３の出力のレベルを保持する保持手段とを備え、
前記波形整形手段は、電源と第３の出力との間に直列接続された第１のｐチャンネルＭＯＳトランジスタおよび第２のｐチャンネルＭＯＳトランジスタと、第３の出力と基準電位との間に接続された第１のｎチャンネルＭＯＳトランジスタおよび第２のｎチャンネルＭＯＳトランジスタとを備え、前記第１のｐチャンネルＭＯＳトランジスタおよび前記第１のｎチャンネルＭＯＳトランジスタのゲートに第１の出力が入力され、前記第２のｐチャンネルＭＯＳトランジスタおよび前記第２のｎチャンネルＭＯＳトランジスタのゲートに第２の出力が入力されることを特徴とする半導体集積回路。
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